TW201836061A - 非對稱階梯結構及其製造方法 - Google Patents
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Abstract
一種非對稱階梯結構，包括：堆疊的多層單元層及m個（m³2）區域，其中每個區域中有不同部分的單元層其各自有一部分未被上方相鄰之單元層覆蓋，且該不同部分的單元層其兩兩間隔為m層單元層，而形成階差為m層單元層的階梯，並且任兩區域中的兩不同部分的單元層不重複。
Description
本發明是有關於一種適用於積體電路的結構及其製造方法，特別是有關於一種非對稱階梯結構，以及其製造方法。
多層元件結構，例如三維（3D）元件陣列（例如3D記憶體）的各層元件的導線皆需要電性連接，所以其接觸區中各層導電層皆需露出以供電性連接，從而形成階梯狀的接觸墊結構。
在先前技術中，上述階梯結構是藉由先後形成且漸次縮小的多個光阻層，以及其間交替進行的多次一層蝕刻步驟及至少一次光阻削減步驟而形成。圖1繪示使用4道光罩先後形成4個圖案化光阻層，每一光阻層形成後交替進行4次蝕刻一層單元層102的步驟及3次光阻削減步驟的例子，其中以第一/二/三/四光阻層為罩幕時所蝕去的部分為112/114/116/118，最後形成16個梯級。
然而，如此定義出的對稱階梯結構很寬，其中每一單元層都有兩部分分別被暴露在階梯結構的兩個半部，而該兩部分中有一個部分即一半的面積用不到，所以會造成晶片面積的浪費。
本發明提供一種非對稱階梯結構，其至少可將階梯結構的寬度減少一半，而可避免晶片面積的浪費。
本發明並提供一種非對稱階梯結構的製造方法，其可用來製造本發明之非對稱階梯結構。
本發明的非對稱階梯結構包括：堆疊的多層單元層及m個（m³2）區域，其中每個區域中有不同部分的單元層其各自有一部分未被上方相鄰之單元層覆蓋，且該不同部分的單元層其兩兩間隔為m層單元層，而形成階差為m層單元層的階梯，並且任兩區域中的兩不同部分的單元層不重複。例如，m=2時其中一區露出奇數層單元層，另一區露出偶數層單元層。
在一實施例中，單元層的總層數為N（N³16），且當該些單元層由下至上編號為第1至第N單元層時，第i（i=1~m）區域中的該不同部分的單元層的編號為N-(i-1)-0´m、N-(i-1)-1´m … N-(i-1)-ki
´m，其中ki
為不使N-(i-1)-ki
´m小於1的最大整數。
在一實施例中，所述m個區域的階梯排列形成峰狀。在另一實施例中，所述m個區域的階梯排列形成谷狀。
在一實施例中，所述m個區域中至少有兩個區域的階梯的由低至高的走向不同或相反。在另一實施例中，所述m個區域中至少有兩個區域的階梯的由低至高的走向相同。
在一實施例中，每一單元層包括第一材料層及第二材料層，且該些單元層的該些第一材料層及該些第二材料層交替堆疊。在一相關實施例中，該些單元層堆疊在一基底上，每一單元層中第二材料層位於第一材料層上，且最低的單元層與基底之間還有一層第二材料層，其覆蓋基底或者未覆蓋基底的一部分，其中基底的該部分位於該m個區域中的至少一個區域中。
在一實施例中，單元層的總層數或N值為m值的整數倍。
本發明的非對稱階梯結構的製造方法包括：於基底上形成包括多層單元層的堆疊結構；階形產生程序，包括微影、罩幕削減及蝕刻操作，以於m個（m³2）區域各自中產生階差為m層單元層的階梯形狀；以及m-1次局部蝕刻程序，分別對第2至第m區域進行，其中對第i區域（i=2~m）進行之局部蝕刻程序除去第i區域中的i-1層單元層。其中，所述階差產生步驟與m-1次局部蝕刻程序這m個程序的順序為任意。
在一實施例中，於經過局部蝕刻程序的所述第2至第m區域中，至少有一個區域在經過階差產生步驟及對應之局部蝕刻程序之後會有所述基底的一部分暴露出來。
在本發明之非對稱階梯結構中，由於任兩區域所露出的兩部分單元層不重複，故階梯結構所佔面積至少比先前技術少一半，且m值（m³2）愈大節省的面積愈多。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下將藉由實施方式對本發明作進一步說明，但該等實施方式僅為例示說明之用，而非用以限制本發明之範圍。
例如，單元層的總層數N可為區域數m的整數倍，但本發明不限於此。當N/m為整數時，前述不使N-(i-1)-ki
´m小於1的最大整數ki
即為N/m-1，其推導過程如下：N-(i-1)-ki
´m³1 ® ki
£N/m-i/m；當i=m時N/m-i/m為N/m-1，其為整數，故ki
為N/m-1；當i＜m時則i/m＜1而使N/m-i/m大於N/m-1但小於N/m，故ki
仍為N/m-1。當N/m不為整數時，ki
即非定數。
圖2為本發明一實施例之m=2的谷狀非對稱階梯結構的剖面圖，並有標示其製程中以不同光阻層為罩幕時所去除的部分。
請參照圖2，此非對稱階梯結構20有兩區（m=2），且單元層102的層數為16（N=16）。當該些單元層102由下至上編號為第1至第16單元層時，第1區域（i=1）露出第16（=16-(1-1)-0´2）、第14（=16-(1-1)-1´2）、第12、第10、第8、第6、第4及第2（=16-(1-1)-7´2）單元層102（i=1時不使N-(i-1)-ki
´m小於1的最大整數ki
為7，等於16/2-1=N/m-1），亦即偶數層的單元層102，而形成階差為2（=m）層單元層102的階梯；第2區域（i=2）露出第15（=16-(2-1)-0´2）、第13（=16-(2-1)-1´2）、第11、第9、第7、第5、第3及第1（=16-(2-1)-7´2）單元層102（i=2時不使N-(i-1)-ki
´m小於1的最大整數ki
亦為7），亦即奇數層的單元層102，而形成另一個階差為2（=m）層單元層102的階梯。第1區域所露出的偶數層的單元層102與第2區域所露出的奇數層的單元層102之間當無重複，且這兩個區域的階梯排列形成谷狀。
另外，此處所謂第1、第2區域之編號只是為了符合前述規則，並無排列順序等方面的特別意義。在其他m=2的實施例中，亦可改將露出奇數層單元層者稱為第1區域，露出偶數層單元層者稱為第2區域。
每一單元層102例如包括第一材料層104及其上的第二材料層106，且該些第一材料層104及該些第二材料層106交替堆疊。最低的單元層102之下還可以有一層第二材料層106，可作為最低單元層102的第一材料層104的蝕刻中止層。第一材料層104與第二材料層106的材質組合例如為氮化矽與氧化矽、複晶矽與氧化矽、鎢與氧化矽、矽化鈷與氧化矽，或矽化鎳與氧化矽等等。
上述階梯結構20可利用前述階形產生程序以及1（=m-1）次局部蝕刻程序來製造，其製程例如圖3A~3F所示，階形產生程序使用2道光罩先後形成2個圖案化光阻層212及214，其中每一光阻層形成後交替進行4次蝕刻2（=m）層單元層102的步驟及3次罩幕削減步驟，以對稱地於2（=m）個區域各自中定義出4個梯級，而藉由兩輪微影-蝕刻-削減循環對稱地於2個區域各自中產生階差為2層單元層102的8梯級階梯形狀。僅進行1（=m-1）次的局部蝕刻程序則使用第3道光罩形成另一圖案化光阻層216遮住1個區域，而除去另1個區域中的1（=m-1）層單元層102。分別以光阻層212、214、216為罩幕時所去除的三個部分亦以箭號及虛線標示於圖2中，三者以粗實線作為區隔。
上述階形產生程序及局部蝕刻程序進一步說明如下。其中階形產生程序請見圖3A~3E，局部蝕刻程序請見圖3E~3F。
請參照圖3A，於基底100上形成16層單元層102的堆疊結構。基底100例如為矽基底，且基底100與最低單元層102之間還可以有一層第二材料層106。接著形成圖案化光阻層212露出堆疊的一部分，其寬度即為成品之谷狀的谷底部寬度，可為埃至微米的數量級。接著進行一次蝕刻步驟220除去暴露出的2層單元層102，而定義出高度為2層單元層102的1階。第一第二材料之間較佳有足夠的蝕刻選擇性，以使任一第一材料層104可以作為其上相鄰之第二材料層106的蝕刻中止層，並使任一第二材料層106可以作為其上相鄰之第一材料層104的蝕刻中止層。例如，可能第一材料為氮化矽，第二材料為氧化矽。
請參照圖3B，接著進行一次罩幕削減步驟，使光阻層212減少w的寬度，此w值即一個梯級的寬度，此時光阻層212的厚度也會減少。然後以削減之光阻層212a為罩幕，進行一次蝕刻步驟222除去暴露出的2層單元層102，而左右對稱地定義出高度為2層單元層102的再1階，同時使先前定義的那1階降低2層單元層102之高度。
接著交替進行2次罩幕削減步驟與2次前述除去暴露出之2層單元層102的蝕刻步驟，而左右對稱地定義出再2階，連同先前定義之2階總共4階，每階高度為2層單元層102，如圖3C所示，其中224為第4次蝕刻。此時光阻層212b因先前之削減及蝕刻而過薄，禁不起再一次削減，故須去除。
請參照圖3D，接著形成圖案化光阻層214，其邊界比前一階的邊界後退w的寬度即一個梯級的寬度，之後再交替進行4次蝕刻2層單元層102的步驟及3次罩幕削減步驟，而左右對稱地定義出再4階，連同先前定義之4階總共8階，每階高度為2層單元層102，如圖3E所示。此時最底層的第二材料層106會被暴露出來。
接著進行一次局部蝕刻程序，亦即形成圖案化光阻層216遮住左邊的區域，如圖3E所示，再除去右區中的1層單元層102，如圖3F所示。此實施例中光阻層216的邊界對準右區最下一階的邊界，故最底層的第二材料層106不會被蝕刻。
然而，使光阻層的邊界完全對準右區最下一階的邊界不易辦到，所以光阻層的邊界通常預設在左區最下一階的邊界與右區最下一階的邊界之間，如圖4A之光阻層216’所示，以免減少成品之左區最下一階或右區最下一階的梯面寬度。此情形下最底層的第二材料層106會因為局部蝕刻程序而有一部分被去除，而露出下方基底100的位於右區中的一部分，如圖4B所示，從而形成非對稱階梯結構20’。
另外，在第一材料層104、第二材料層106分別為氮化矽層與氧化矽層的一實施例中，於形成前述非對稱階梯結構之後，可以使用已知方法將氮化矽替換成複晶矽、鎢、矽化鈷或矽化鎳等導體材料，而得到由氧化矽層和導體材料層堆疊而成的非對稱階梯結構。
雖然上述實施例之非對稱階梯結構20或20’為谷狀，但本發明不限於此，其非對稱階梯結構亦可為峰狀，如圖5所示。此非對稱階梯結構22的峰頂部的寬度，即最高單元層102的寬度可為埃至微米的數量級。峰狀非對稱階梯結構22之製程與谷狀非對稱階梯結構20或20’的主要差異在於其階形產生程序中圖案化光阻層的邊界是由階梯結構形成區的兩側朝中間漸縮。
另外，雖然上述實施例中階形產生程序是在局部蝕刻程序之前進行，但本發明不限於此，其他實施例中亦可先進行局部蝕刻程序後進行階形產生程序。
請參照圖6，在一實施例中，上述峰狀之非對稱階梯結構22形成在記憶陣列區600，谷狀之非對稱階梯結構20/20’則形成在周邊區602，其中剖面線610對應剖面圖3F/4B及5。
另一方面，雖然上述實施例之谷狀非對稱階梯結構20或20’及峰狀非對稱階梯結構22都是2個區域的階梯由低至高的走向相反，但本發明不限於此，2個區域的階梯由低至高的走向亦可為相同，例如圖7所示之非對稱階梯結構30。此谷狀非對稱階梯結構30的兩區域是對於與階梯走向平行之一垂直面為非對稱，對於切過谷底中央且與前述垂直面垂直的另一垂直面則為對稱。
另外，谷狀非對稱階梯結構30之製程與谷狀非對稱階梯結構20或20’的主要差異在於局部蝕刻程序所形成之光阻層的邊界面是與階梯走向平行的。如此形成之非對稱階梯結構30的另一特點是最底層的第二材料層106必然會因為局部蝕刻程序而有一部分被去除，從而露出下方基底100的一部分。
雖然上述實施例之非對稱階梯結構皆是區域數m為2者，但本發明不限於此，區域數m亦可為大於2的其他整數，但通常為總階數N者的整數分之一。當N=16時，大於2的整數m例如為4，此種非對稱階梯結構的製程例如為以下實施例所述者。
請參照圖8，此實施例形成的是谷狀的N=16、m=4的非對稱階梯結構，其中階形產生程序中的每一次蝕刻步驟皆去除4層單元層102，故進行4次蝕刻步驟即可蝕刻到最低的單元層。因此，罩幕削減步驟同樣只需3次，使得階形產生程序只要形成一次圖案化光阻層就足夠。以此階形產生用圖案化光阻層為罩幕時被蝕刻的區域為區域802，其中各階區中被去除的層數用小數字標示。局部蝕刻程序則須進行3（=m-1）次，分別對各自與區域802的不同部分重疊的區域804、806、808進行，而分別除去其中1層、2層、3層單元層，其中各階區中被去除的層數用小數字1、2、3標示。對有經受局部蝕刻程序的任一階區而言，將階形產生程序中該階區的去除層數與該階區經受之局部蝕刻程序的去除層數加總即為總去除層數。對所有階區而言，總層數減去總去除層數即為該階區中暴露出之單元層的編號（在由最低單元層開始編號的情況下）。
由圖8標示之去除層數亦可看出，上述階形產生程序與3（=m-1）次局部蝕刻程序這4個程序可以任意順序進行，各階區的總去除層數並不會改變。
圖9繪示以上所得之非對稱階梯結構40的不同剖面，其中標示出對區域802、804、806、808各自進行之蝕刻所去除的部分，以及各階區中暴露出之單元層102的編號（在由最低單元層102開始編號的情況下）。如套用前述第i個（i=1~m）區域露出第N-(i-1)-0´m、第N-(i-1)-1´m…第N-(i-1)-ki
´m單元層的規則，則第1區域（i=1）露出第16（=16-(1-1)-0´4）、第12（=16-(1-1)-1´4）、第8及第4（=16-(1-1)-3´4）單元層，第2區域（i=2）露出第15（=16-(2-1)-0´4）、第11（=16-(2-1)-1´4）、第7及第3（=16-(2-1)-3´4）單元層，第3區域（i=3）露出第14（=16-(3-1)-0´4）、第10（=16-(3-1)-1´4）、第6及第2（=16-(3-1)-3´4）單元層，且第4區域（i=4）露出第13（=16-(4-1)-0´4）、第9（=16-(4-1)-1´4）、第5及第1（=16-(4-1)-3´4）單元層，其中i=1~4時不使N-(i-1)-ki
´m小於1的最大整數ki
皆為3，等於16/4-1=N/m-1。
雖然以上實施例形成的是谷狀的m=4的非對稱階梯結構，但m=4的非對稱階梯結構亦可為峰狀，例如圖10所示之峰狀的m=4的非對稱階梯結構50，其不同剖面被繪於圖中。此峰狀非對稱階梯結構50之製程與谷狀非對稱階梯結構40之製程的差異主要在於其階形產生程序中圖案化光阻層的邊界是由階梯結構形區的周圍朝中間漸縮。
此外，雖然上述實施例中區域數m為2或4，但本發明中區域數m亦可為其他大於1的整數，只要劃分出各自皆與階m-1形產生程序將定義的各階區重疊的共m-1個經受局部蝕刻程序的區域即可。又，雖然上述實施例中總單元層數N皆為區域數m的整數倍，但本發明中N/m非整數亦可。綜合舉例來說，當N=17且m=3時，可以是僅經受階形產生程序的第1區露出第17、14、11、8、5、2單元層（i=1時ki
為5），經受去除1層單元層之局部蝕刻程序的第2區露出第16、13、10、7、4、1單元層（i=2時ki
為5），且經受去除2層單元層之局部蝕刻程序的第3區露出第15、12、9、6、3單元層（i=3時ki
為4）。同樣地，此處所謂第1、第2、第3區域之編號只是為了符合前述規則，並無排列順序等方面的特別意義，如同先前m=2的例子。
在本發明之非對稱階梯結構中，由於任兩區域所露出的兩部分單元層不重複，故階梯結構所佔面積至少比先前技術少一半，且m值（m³2）愈大節省的面積愈多。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
20、20’、22、30、40、50‧‧‧非對稱階梯結構
100‧‧‧基底
102‧‧‧單元層
104‧‧‧第一材料層
106‧‧‧第二材料層
112、114、116、118‧‧‧以不同光阻層為罩幕時所去除的部分
212、212a、212b、214、216、216’‧‧‧光阻層
220、222、224‧‧‧蝕刻
600‧‧‧陣列區
602‧‧‧周邊區
610‧‧‧剖面線
802、804、806、808‧‧‧以不同光阻層為罩幕時所蝕刻的部分
w‧‧‧寬度
圖1為先前技術之對稱階梯結構的剖面圖，並標示出其製程中以不同圖案化光阻層為罩幕時所去除的部分。 圖2為本發明一實施例之m=2的谷狀非對稱階梯結構的剖面圖，並標示其製程中以不同圖案化光阻層為罩幕時所去除的部分。 圖3A~3F繪示本發明一實施例之如圖2所示之m=2的谷狀非對稱階梯結構的製造方法的剖面圖。 圖4A~4B繪示本發明另一實施例之m=2的谷狀非對稱階梯結構的製造方法中的局部蝕刻程序的剖面圖，此另一實施例之階形產生程序可與圖3A~3D所示者相同。 圖5繪示本發明一實施例之m=2的峰狀非對稱階梯結構的剖面圖。 圖6繪示本發明一實施例中，谷狀非對稱階梯結構與峰狀非對稱階梯結構各自所在的位置。 圖7繪示本發明一實施例之2個區域的階梯由低至高的走向相同的m=2的谷狀非對稱階梯結構。 圖8繪示本發明一實施例之m=4的谷狀非對稱階梯結構的製程中，m個區域中的各個階區中所去除的單元層層數。 圖9繪示本發明一實施例之m=4的谷狀非對稱階梯結構的不同剖面的剖面圖，並標示出其製程中以不同圖案化光阻層為罩幕時所去除的部分。 圖10繪示本發明一實施例之m=4的峰狀非對稱階梯結構的剖面圖。
Claims (10)
- 一種非對稱階梯結構，包括： 堆疊的多層單元層及m個（m³2）區域，其中 每個區域中有不同部分的單元層其各自有一部分未被上方相鄰之單元層覆蓋，且該不同部分的單元層其兩兩間隔為m層單元層，而形成階差為m層單元層的階梯，並且 任兩區域中的兩不同部分的單元層不重複。
- 如申請專利範圍第1項所述的非對稱階梯結構，其中該些單元層的總層數為N（N³16），且當該些單元層由下至上編號為第1至第N單元層時，第i（i=1~m）區域中的該不同部分的單元層的編號為N-(i-1)-0´m、N-(i-1)-1´m … N-(i-1)-ki ´m，其中ki 為不使N-(i-1)-ki ´m小於1的最大整數。
- 如申請專利範圍第1或2項所述的非對稱階梯結構，其中所述m個區域的階梯排列形成峰狀或谷狀。
- 如申請專利範圍第1或2項所述的非對稱階梯結構，其中所述m個區域中至少有兩個區域的階梯的由低至高的走向不同或相反。
- 如申請專利範圍第1或2項所述的非對稱階梯結構，其中所述m個區域中至少有兩個區域的階梯的由低至高的走向相同。
- 如申請專利範圍第1或2項所述的非對稱階梯結構，其中每一單元層包括第一材料層及第二材料層，且該些單元層的該些第一材料層及該些第二材料層交替堆疊。
- 如申請專利範圍第6項所述的非對稱階梯結構，其中該些單元層堆疊在一基底上，每一單元層中第二材料層位於第一材料層上，且最低的單元層與該基底之間還有一層第二材料層，其覆蓋該基底或者未覆蓋該基底的一部分，其中該基底的該部分位於所述m個區域中的至少一個區域中。
- 如申請專利範圍第1或2項所述的非對稱階梯結構，其中該些單元層的總層數或N值為m值的整數倍。
- 一種非對稱階梯結構的製造方法，包括： 於基底上形成包括多層單元層的堆疊結構； 階形產生程序，包括微影、罩幕削減，以及每次蝕刻m層單元層的多次蝕刻步驟，以於m個（m³2）區域各自中產生階差為m層單元層的階梯形狀；以及 m-1次局部蝕刻程序，分別對第2至第m區域進行，其中對第i區域（i=2~m）進行之局部蝕刻程序除去第i區域中的i-1層單元層， 其中所述階差產生步驟與m-1次局部蝕刻程序這m個程序的順序為任意。
- 如申請專利範圍第9項所述的非對稱階梯結構的製造方法，其中於經過局部蝕刻程序的所述第2至第m區域中，至少有一個區域在經過所述階差產生步驟及對應的局部蝕刻程序之後會有所述基底的一部分暴露出來。
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Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI656601B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111403391A (zh) * | 2020-03-25 | 2020-07-10 | 长江存储科技有限责任公司 | 一种形成阶梯区的方法和一种半导体器件及3d nand |
| TWI707457B (zh) * | 2019-01-31 | 2020-10-11 | 大陸商長江存儲科技有限責任公司 | 三維記憶體元件中的階梯形成 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021127980A1 (en) * | 2019-12-24 | 2021-07-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional nand memory device and method of forming the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011073789A2 (en) * | 2009-12-18 | 2011-06-23 | Schlumberger Technology B.V. | Immersion probe using ultraviolet and infrared radiation for multi-phase flow analysis |
| US8928149B2 (en) * | 2013-03-12 | 2015-01-06 | Macronix International Co., Ltd. | Interlayer conductor and method for forming |
| US9099538B2 (en) * | 2013-09-17 | 2015-08-04 | Macronix International Co., Ltd. | Conductor with a plurality of vertical extensions for a 3D device |
| US20160020119A1 (en) * | 2014-07-16 | 2016-01-21 | Macronix International Co., Ltd. | Method of Controlling Recess Depth and Bottom ECD in Over-Etching |
| US9589979B2 (en) * | 2014-11-19 | 2017-03-07 | Macronix International Co., Ltd. | Vertical and 3D memory devices and methods of manufacturing the same |
-
2017
- 2017-03-23 TW TW106109669A patent/TWI656601B/zh active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI707457B (zh) * | 2019-01-31 | 2020-10-11 | 大陸商長江存儲科技有限責任公司 | 三維記憶體元件中的階梯形成 |
| US10896844B2 (en) | 2019-01-31 | 2021-01-19 | Yangtze Memory Technologies Co., Ltd. | Staircase formation in three-dimensional memory device |
| US11361988B2 (en) | 2019-01-31 | 2022-06-14 | Yangtze Memory Technologies Co., Ltd. | Staircase formation in three-dimensional memory device |
| US11545388B2 (en) | 2019-01-31 | 2023-01-03 | Yangtze Memory Technologies Co., Ltd. | Staircase formation in three-dimensional memory device |
| US11961760B2 (en) | 2019-01-31 | 2024-04-16 | Yangtze Memory Technologies Co., Ltd. | Staircase formation in three-dimensional memory device |
| CN111403391A (zh) * | 2020-03-25 | 2020-07-10 | 长江存储科技有限责任公司 | 一种形成阶梯区的方法和一种半导体器件及3d nand |
| CN111403391B (zh) * | 2020-03-25 | 2022-11-01 | 长江存储科技有限责任公司 | 一种形成阶梯区的方法和一种半导体器件及3d nand |
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| Publication number | Publication date |
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