CN106876336B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种用于制造半导体结构的方法包括在衬底上形成多个伪半导体鳍。伪半导体鳍彼此邻近并且分组为多个鳍组。每次一组地凹进鳍组的伪半导体鳍。本发明实施例涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)产业已经经历了指数级增长。在IC材料和设计上的技术进步已经产生了一代又一代IC，其中每一代都具有比上一代更小，更复杂的电路。在IC演化过程中，功能密度(即，单位芯片面积上互连器件的数量)已经增加，而几何尺寸(即，使用制造工艺可以创建的最小组件(或线))已经下降。这种按比例缩放的工艺提供了不断提高的生产效率和不断降低的相关成本。
这样的按比例缩放也增加了处理和制造IC的复杂性并且提供了在IC处理和制造上类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替代平面晶体管。鳍晶体管具有与顶面和相对的侧壁相关的沟道(简称鳍沟道)。鳍沟道具有被顶面和相对侧壁限定的总沟道宽度。
发明内容
根据本发明的一个实施例，提供了一种用于制造半导体结构的方法，包括：在衬底上形成多个伪半导体鳍，其中，所述伪半导体鳍彼此邻近并且分组成多个鳍组；以及每次一组地凹进所述鳍组的所述伪半导体鳍。
根据本发明的另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上形成第一鳍组和第二鳍组，其中，所述第一鳍组设置为邻近所述第二鳍组，所述第一鳍组包括至少两个邻近的第一伪半导体鳍，以及所述第二鳍组包括至少两个邻近的第二伪半导体鳍；以及凹进所述第一鳍组的所述第一伪半导体鳍；以及凹进所述第二鳍组的所述第二伪半导体鳍，其中，分开地实施凹进所述第一鳍组的所述第一伪半导体鳍和凹进所述第二鳍组的所述第二伪半导体鳍。
根据本发明的又一实施例，还提供了一种半导体结构，包括：衬底；至少一个有源结构，设置在所述衬底上；以及多个伪半导体鳍，设置在所述衬底上并且邻近所述有源结构，其中，所述伪半导体鳍比所述有源结构更短，并且所述伪半导体鳍具有小于5nm的高度变化。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图1H是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。
图2A至图2E是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。
图3A至图3E是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。
图4A至图4E是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。
图5A至图5D是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
可以从本发明的一个或多个实施例提高的器件的实例是半导体器件。这样的器件，例如，是FinFET器件。以下公开的内容将继续与FinFET实例一起说明本发明的各个实施例。然而，可以理解的是，本发明不应当限于特定类型的器件。
图1A至图1H是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。参照图1A。提供了衬底110。衬底110具有至少一个隔离区102和至少一个有源区104。例如，在图1A中，衬底110具有一个隔离区102和一个有源区104。在一些实施例中，衬底110包括硅。可选地，衬底110可以包括锗、硅锗、砷化镓或其它合适的半导体材料。同样可选地，衬底110可以包括外延层。例如，衬底110可具有位于块状半导体上面的外延层。此外，衬底110可以是应变的以增强性能。例如，外延层可以包括不同于块状半导体的半导体材料的半导体材料，诸如位于块状硅上面的硅锗层或位于块状硅锗上面的硅层。可通过选择性外延生长(SEG)来形成这样的应变的衬底。此外，衬底110可以包括绝缘体上的半导体(SOI)结构。同样可选地，衬底110可以包括诸如埋氧(BOX)层的掩埋介电层，诸如通过诸如注氧隔离(SIMOX)技术、晶圆接合、SEG或其他适当的方法形成的埋氧(BOX)层。
在衬底110的隔离区102上形成多个伪半导体鳍112。伪半导体鳍112彼此邻近并分为多个鳍组。更详细地，在图1A中有三个鳍组G1、G2、G3。然而，在一些其它实施例中，鳍组的数量并不限于这个方面。鳍组G1、G2、G3彼此邻近。例如，在图1A中，鳍组G1设置在鳍组G2和G3之间。鳍组G1、G2、G3分别包括至少两个邻近的伪半导体鳍112。例如，在图1A中，鳍组G1、G2、G3分别包括两个邻近的伪半导体鳍112。值得注意的是，在图1A中伪半导体鳍112的数量是说明性的，并且不限制本发明所要求保护的范围。本领域的普通技术人员可以根据实际情况为伪半导体鳍112选择合适的数目。
在一些实施例中，伪半导体鳍112包括硅。例如，可以通过使用光刻技术图案化并蚀刻衬底110来形成伪半导体鳍112。在一些实施例中，在衬底110上方沉积光刻胶材料层(未示出)。根据期望的图案(在这种情况下的伪半导体鳍112)照射(曝光)光刻胶材料层并且显影光刻胶材料层以去除部分光刻胶材料。保留的光刻胶材料保护下面的材料免受诸如蚀刻的后续处理步骤的损害。应当注意，在蚀刻工艺中也可以使用诸如氧化物或氮化硅掩模的其它掩模。
在一些实施例中，在衬底110的有源区104上形成至少一个有源半导体鳍114。例如，在图1A中，存在三个有源半导体鳍114。有源半导体鳍114在半导体器件中具有功能，而伪半导体鳍112在半导体器件中不具有功能但是可以使器件工艺更均匀、更具有可重复以及更具有可制造性。
有源半导体鳍114可以与伪半导体鳍112一起形成。在一些实施例中，伪半导体鳍112的高度H1和有源半导体鳍114的高度H2可以是从约100nm至约160nm，并且所要求保护的范围并不限于这个方面。
在一些实施例中，在衬底110的有源区104上可以形成氧化物限定(OD)图案116。在图1A中，OD图案116设置在有源半导体鳍114和伪半导体鳍112之间以限定有源区，并且本发明所要求保护的范围并不限于这个方面。OD图案116可以与伪半导体鳍112和有源半导体鳍114一起形成。在图1A中，有源半导体鳍114和OD图案116是有源结构。
为了形成伪半导体鳍112，可预先在衬底110上形成有源半导体鳍114、和OD图案116、衬垫层122和掩模层124。衬垫层122包括诸如氧化硅、氮化硅、氮氧化硅或任何其它合适的介电材料的介电材料。掩模层124包括诸如氧化硅、氮化硅、氮氧化硅或任何其它合适的介电材料的介电材料。在一些实施例中，掩模层124是硬掩模层。在一些实施例中，衬垫层122是沉积在衬底110上的氧化硅层以及掩模层124是沉积在衬垫层122上的氮化硅层。可以通过热氧化、化学氧化、原子层沉积(ALD)或任何其它适当的方法来形成衬垫层122和掩模层124。在一些实施例中，衬垫层122的厚度可以是介于约100埃至800埃之间，以及掩模层124的厚度可以是介于约200埃至2000埃之间。随后，实施光刻工艺以限定半导体衬底110上的伪半导体鳍112、有源半导体鳍114和OD图案116。
参考图1B。可以使用三层光刻胶130，其包括作为顶部或最上部的光刻胶(PR)层132、中间层134和底层136。三层光刻胶130覆盖伪半导体鳍112、有源半导体鳍114和OD图案116。三层光刻胶130提供了PR层132、包括抗反射层或背侧抗反射层以帮助PR处理中的曝光和焦距的中间层134以及可以是硬掩模材料(例如，氮化物)的底层136。
然后图案化三层光刻胶130的PR层132。图案化的PR层132暴露了中间层134的设置在鳍组G1的伪半导体鳍112上的部分。同时，PR层132仍然覆盖中间层134的设置在鳍组G2和G3的伪半导体鳍112上的另外部分、有源半导体鳍114和OD图案116。为了图案化三层光刻胶130，PR层132使用掩模被图案化、暴露于诸如光或准分子激光的辐射，例如，烘烤或固化操作以硬化光刻胶，以及使用显影剂以去除暴露的或未暴露的部分光刻胶(依据使用正性光刻胶或负性光刻胶)，以在PR层132中从掩模形成图案。然后，使用图案化的PR层132蚀刻下面的中间层134和底层136以形成用于特定部件的蚀刻掩模；这里是鳍组G1的伪半导体鳍112。
参考图1C。使用图案化的PR层132(见图1B)作为掩模，通过包括干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻结合的多种方法蚀刻三层光刻胶130(见图1B)的中间层134和底层136。然后，去除(或蚀刻)掩模层124和衬垫层122的设置在鳍组G1的伪半导体鳍112上的部分(见图1B)。接着，使鳍组G1的伪半导体鳍112的至少部分凹进(或蚀刻或去除)。干蚀刻工艺可以使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，C12、CHCl3、CCl4和/或BC13)、含溴气体(例如，HBr和/或CHBR3)、含氧气体、含碘气体、其它合适的气体和/或等离子体或其组合。蚀刻工艺可以包括多步骤蚀刻以获得蚀刻选择性、柔韧性和所需的蚀刻轮廓。鳍组G1的伪半导体鳍112部分地凹进后，例如通过灰化去除三层光刻胶130的PR层132、中间层134和底层136。诸如等离子体灰化的灰化操作去除了保留的三层光刻胶，并且可以实施湿清洗以清洗蚀刻残留物。
在图1C中，鳍组G1的凹进的伪半导体鳍112的高度H1a可以是约15nm至约30nm。鳍组G1的至少一个伪半导体鳍112具有顶面113a。顶面113a可以是凹面。在一些实施例中，鳍组G1的伪半导体鳍112的顶面113a向内弯曲。此外，在一些实施例中，鳍组G1的两个凹进的伪半导体鳍112的高度H1a基本相同。这里所用术语“基本”也可以用于修饰可允许的变化不导致相关基本功能改变的任何定量表示。
参考图1D。可以使用另外的三层光刻胶140，其包括作为顶部或最上部的PR层142、中间层144和底层146。三层光刻胶140覆盖伪半导体鳍112、有源半导体鳍114和OD图案116。三层光刻胶140提供了PR层142、包括抗反射层或背侧抗反射层以帮助PR处理的曝光和焦距的中间层144以及可以是硬掩模材料(例如，氮化物)的底层146。
然后图案化三层光刻胶140的PR层142。图案化的PR层142暴露中间层144的设置在鳍组G2的伪半导体鳍112上的部分。同时，PR层142仍然覆盖中间层144的设置在鳍组G1和G3的伪半导体鳍112上的另外部分、有源半导体鳍114和OD图案116。为了图案化三层光刻胶140，PR层142使用掩模被图案化、暴露于诸如光或准分子激光的辐射，例如，烘烤或固化操作以硬化光刻胶，以及使用显影剂以去除暴露的或未暴露的部分光刻胶(依据使用正性抗蚀剂或负性抗蚀剂)，以在PR层142中从掩模形成图案。然后，使用图案化的PR层142蚀刻下面的中间层144和底层146以形成用于特定部件的蚀刻掩模；这里是鳍组G2的伪半导体鳍112。
参考图1E。使用图案化的PR层142(见图1D)作为掩模，通过包括干蚀刻、湿蚀刻或干蚀刻和湿蚀刻组合的各种方法蚀刻三层光刻胶140(见图1D)的中间层144和底层146。然后，去除(或蚀刻)掩模层124和衬垫层122的设置在鳍组G2的伪半导体鳍112上的部分(见图1D)。接着，使鳍组G2的伪半导体鳍112的至少部分凹进(或蚀刻或去除)。干蚀刻工艺可以使用含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C2F6)、含氯气体(例如，C12、CHCl3、CCl4、和/或BC13)、含溴气体(例如，HBr和/或CHBR3)、含氧气体、含碘气体、其它合适的气体和/或等离子体或其组合。蚀刻工艺可以包括多步骤蚀刻以获得蚀刻选择性、柔韧性和所期望的蚀刻轮廓。部分地去除鳍组G2的伪半导体鳍112后，例如，通过灰化，去除三层光刻胶140的PR层142、中间层144和底层146。通过诸如等离子体灰化的灰化操作去除三层光刻胶140，并且实施湿清洗以清洗蚀刻残留物。
在图1E中，鳍组G2的凹进的伪半导体鳍112的高度H1b可以是约15nm至约30nm。此外，鳍组G2和G1凹进的伪半导体鳍112之间的高度差异小于5nm，或小于有源半导体鳍114(见图1A)的高度H2的2％。换言之，伪半导体鳍112具有小于约5nm的高度变化。或高度H1a和H1b大致相同。这里所用术语“基本”也可以用于修饰可允许的变化不导致相关基本功能改变的任何定量表示。
鳍组G2的伪半导体鳍112分别有顶面113b。顶面113b可以是非凹的，例如，凸的或基本平的。即，鳍组G2的凹进的伪半导体鳍112的顶面113b向外弯曲。鳍组G1的凹进的伪半导体鳍112的至少一个顶面113a和鳍组G2的凹进的伪半导体鳍112的至少一个顶面113b在不同的方向弯曲。例如，鳍组G1的凹进的伪半导体鳍112的顶面113a是凹的(或向内弯曲的)以及鳍组G2的凹进的伪半导体鳍112的顶面113b是非凹的，例如凸的(或向外弯曲的)或基本平坦的。
参考图1F。仍然可以使用另外的三层光刻胶150，其包括作为顶部或最上部的光刻胶(PR)层152、中间层154和底层156。三层光刻胶150覆盖伪半导体鳍112、有源半导体鳍114和OD图案116。三层光刻胶150提供了PR层152、包括抗反射层或背侧抗反射层以帮助PR处理的曝光和焦距的中间层154以及可以是硬掩模材料(例如，氮化物)的底层156。
然后图案化三层光刻胶150的PR层152。图案化的PR层152暴露中间层154的设置在鳍组G3的伪半导体鳍112上的部分。同时，PR层152仍然覆盖中间层154的设置在鳍组G1和G2的伪半导体鳍112上的另外部分、有源半导体鳍114和OD图案116。为了图案化三层光刻胶150，PR层152使用掩模被图案化、暴露于诸如光或准分子激光的辐射、例如，烘烤或固化操作以硬化光刻胶，以及使用显影剂以去除暴露的或未暴露的部分光刻胶(依据使用正性光刻胶或负性光刻胶)，以在PR层152中从掩模形成图案。然后，使用图案化的PR层152蚀刻下面的中间层154和底层156以形成用于特定部件的蚀刻掩模；这里是鳍组G3的伪半导体鳍112。
参考图1G。使用图案化的PR层152(见图1F)作为掩模，通过包括干蚀刻、湿蚀刻或干蚀刻和湿蚀刻组合的各种方法蚀刻三层光刻胶150(见图1D)的中间层154和的底层156。去除(或蚀刻)掩模层124和衬垫层122的设置在鳍组G3的伪半导体鳍112上的部分(见图1F)。接着，使鳍组G3的至少部分伪半导体鳍112凹进(或蚀刻或去除)。干蚀刻工艺可以使用含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C2F6)、含氯气体(例如，C12、CHCl3、CCl4、和/或BC13)、含溴气体(例如，HBr和/或CHBR3)，含氧气体、含碘气体、其它合适的气体和/或等离子体或其组合。蚀刻工艺可以包括多步骤蚀刻以获得蚀刻选择性、柔韧性和所期望的蚀刻轮廓。部分地去除鳍组G3的伪半导体鳍112后，例如，通过灰化，去除三层光刻胶150的PR层152、中间层154和底层156。通过诸如等离子体灰化的灰化操作去除保留的三层光刻胶150，以及实施湿清洗以清洗蚀刻残留物。
因此，在图1A至图1G中，凹进设置在隔离区102(例如鳍组G1)的中间部M(见图1H)处鳍组的伪半导体鳍112后，凹进设置在隔离区102的边缘部E(见图1H)处的鳍组的伪半导体鳍112(例如鳍组G2或G3)。
在图1G中，鳍组的G3凹进的伪半导体鳍112的高度H1c可以是约15nm至约30nm。此外，鳍组G2、G2和G3的凹进的伪半导体鳍112之间的高度差异小于5nm，或小于有源半导体鳍114(见图1A)的高度H2的2％。或高度H1a、H1b和H1c基本相同。这里所用术语“基本”也可以用于修饰可允许的变化不导致相关基本功能改变的任何定量表示。
鳍组G3的伪半导体鳍112分别具有顶面113c。顶面113c可以是非凹的，例如，凸的或基本平坦的。即，鳍组G3的凹进的伪半导体鳍112的顶面113c向外弯曲。鳍组G1的凹进的伪半导体鳍112的至少一个顶面113a和鳍组G3的凹进的伪半导体鳍112的至少一个顶面113c在不同的方向弯曲。例如，鳍组G1凹进的伪半导体鳍112的顶面113a是凹的(或向内弯曲的)，以及鳍组G3的凹进的伪半导体鳍112的顶面113c是非凹的，例如凸的(或向外弯曲的)或基本平坦的。
根据上述实施例，每次去除(蚀刻或切割)一组不同鳍组的伪半导体鳍。此外，每次去除至少两个伪半导体鳍。在伪半导体鳍的去除工艺期间，这样的工艺可以保护设置在衬底的有源区上(例如有源半导体鳍和OD图案)的部件免受损害。而且这样的工艺可以得到具有基本相同高度的凹进的伪半导体鳍。此外，应当注意，尽管在图1A至图1G，实施三蚀刻工艺以每次凹进一组伪半导体鳍，即，伪半导体鳍分组(或分割)成三个鳍组，本发明所要求保护的范围并不局限于此。在一些其它实施例中，只要伪半导体鳍分组(或分割)成至少两个鳍组，实施例将落入所要求保护的范围内，其中每个包括至少两个邻近的伪半导体鳍，并且每次凹进一组鳍组。
参考图1H。在一些实施例中，至少形成一个隔离结构160以覆盖凹进的伪半导体鳍112，同时保留有源半导体鳍114和OD图案116未被覆盖。即，凹进的伪半导体鳍112嵌入隔离结构160下面。有源半导体鳍114可以是至少一个鳍场效应晶体管(finFET)的源极/漏极部件。
在一些实施例中，隔离结构160包括氧化硅、氮化硅、氮氧化硅、其它合适的材料或它们的组合。通过合适的工艺形成隔离结构160。例如，通过使用化学汽相沉积(CVD)用一种或多种介电材料填充位于半导体部件(即，伪半导体鳍112、有源半导体鳍114和OD图案116)之间的沟槽来形成隔离结构160。在一些实施例中，隔离结构160可具有诸如填充有氮化硅或氧化硅的热氧化衬垫层的多层结构。隔离结构160形成之后可以实施至少一次退火工艺。在一些实施例中，在隔离结构160的形成工艺期间，可以去除衬垫层122和掩模层124(见图1G)。
形成隔离结构160后，半导体器件可以经历进一步的CMOS或MOS技术处理以形成各种部件或区域。除了别的之外，例如，进一步的制造工艺可以包括在衬底110上(包括在有源半导体鳍116的部分上)形成栅极结构，以及在栅极结构的相对两侧上(包括在有源半导体鳍116的另外部分上)形成源极和漏极(S/D)区。栅极结构的形成可以包括沉积、图案化和蚀刻工艺。通过沉积和蚀刻技术可在栅极结构的侧壁上形成栅极间隔件。通过凹进、外延生长和注入技术可形成S/D区。在上述工艺前，期间或后可以提供额外的工艺，并且描述的一些工艺可以替代或消除本方法的其它实施例。
后续处理也可以在衬底110上形成各种接触/通孔/线和多层互连部件(例如，金属层和间层电介质)，配置为连接半导体器件的各个部件或结构。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件，以及诸如金属线的平行互连件。各个互连部件可以实现包括铜、钨和/或硅化物的各种导电材料。在一些实施例中，使用镶嵌和/或双镶嵌工艺以形成与铜有关的多层互连结构。
图2A至图2E是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。参考图2A。提供了衬底110。衬底110具有一个隔离区102和两个有源区104，其中隔离区102设置在两个有源区104之间。
在衬底110的伪区102上形成三个鳍组G1、G2和G3。鳍组G1、G2和G3彼此邻近。例如，在图2A中，鳍组G1设置在鳍组G2和G3之间。鳍组G1、G2和G3分别包括两个邻近的伪半导体鳍112。此外，在衬底110的有源区104上分别形成至少两个有源半导体鳍114。即，伪半导体鳍112设置在两个有源半导体鳍114之间。有源半导体鳍114可以与伪半导体鳍112一起形成。
参考图2B。凹进鳍组G1的伪半导体鳍112。凹进的细节相似于图1B-至图1C的工艺，并且，因此下文中不再重复这方面的描述。
参考图2C。凹进鳍组G2的伪半导体鳍112。凹进的细节相似于图1D-至图1C的工艺，并且，因此下文中不再重复这方面的描述。
参考图2D。凹进鳍组G3的伪半导体鳍112。凹进的细节相似于图1F-至图1G的工艺，并且，因此下文中不再重复这方面的描述。因此，在图2A至图2D中，凹进设置在隔离区102的中间部(见图2D)处的鳍组(即，鳍组G1)的伪半导体鳍112后，凹进设置在隔离区102的边缘部E(见图2D)处的鳍组(即，鳍组G2或G3)的伪半导体鳍112。
参考图2E。形成至少一个隔离结构160以覆盖凹进的伪半导体鳍112而留下有源半导体鳍114未被覆盖。即，凹进的半导体鳍112嵌入隔离结构160下面。有源半导体鳍114可以是至少一个鳍场效应晶体管(finFET)的源极/漏极部件。形成细节类似于图1H的工艺，以及，因此，关于这方面的描述将不在下文重复。图2A至图2E的半导体器件的其他相关结构细节类似于图1A至图1H的半导体器件，并且，因此下文中不再重复这方面的描述。
图3A至图3E是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。参考图3A。提供了衬底110。在衬底110的伪区102上形成三个鳍组G1、G2和G3。由于衬底和鳍组G1、G2和G3的结构细节类似于图2A，并且，因此下文中不再重复这方面的描述。
参考图3B。凹进鳍组G2的伪半导体鳍112。凹进的细节类似于图1D-至图1E的工艺，并且，因此下文中不再重复这方面的描述。
参考图3C。凹进鳍组G3的伪半导体鳍112。凹进的细节类似于图1F-至图1G的工艺，并且，因此下文中不再重复这方面的描述。
参考图3D。凹进鳍组G1的伪半导体鳍112。凹进的细节类似于图1B-至图1C的工艺，并且，因此下文中不再重复这方面的描述。因此，凹进设置在隔离区102的中间部M(见图3D)处的鳍组(即，鳍组G1)的伪半导体鳍112后，凹进设置在隔离区102的边缘部E(参考图3D)处的鳍组(即，鳍组G2或G3)的伪半导体鳍112。
参考图3E。形成至少一个隔离结构160以覆盖凹进的伪半导体鳍112而留下未覆盖的有源半导体鳍114。即，凹进的伪半导体鳍112嵌入隔离结构160下面。有源半导体鳍114可以是至少一个鳍场效应晶体管(finFET)的源极/漏极部件。形成细节类似于图1H的工艺，并且，因此下文中不再重复这方面的描述。图3A至图3E的半导体器件的其它相关结构细节类似于图1A-至图1H的半导体器件，并且，因此下文中不再重复这方面的描述。
图4A至图4E是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。参考图4A。提供了衬底110。在衬底110的伪区102上形成三个鳍组G1、G2和G3。由于衬底和鳍组G1、G2和G3的结构细节类似于图2A，并且，因此下文中不再重复这方面的描述。
参考图4B。凹进鳍组G2的伪半导体鳍112。凹进的细节类似于图1D-至图1E的工艺，并且，因此下文中不再重复这方面的描述。
参考图4C。凹进鳍组G1的伪半导体鳍112。凹进的细节类似于图1B-至图1C的工艺，并且，因此下文中不再重复这方面的描述。
参考图4D。凹进鳍组G3的伪半导体鳍112。凹进的细节类似于图1F-至图1G的工艺，并且，因此下文中不再重复这方面的描述。
参考图4E。形成至少一个隔离结构160以覆盖凹进的伪半导体鳍112而留下有源半导体鳍114未被覆盖。换言之，凹进的伪半导体鳍112嵌入隔离结构160下面。有源半导体鳍114可以是至少一个鳍场效应晶体管(finFET)的源极/漏极部件。形成细节类似于图1H的工艺，并且，因此下文中不再重复这方面的描述。图4A至图4E的半导体器件的其它相关结构细节类似于图1A至图1H的半导体器件，并且，因此下文中不再重复这方面的描述。
图5A至图5D是根据本发明的一些实施例的制造半导体器件的方法在各个阶段的截面图。参考图5A。提供了半导体衬底110。衬底110具有一个隔离区102和两个有源区104，其中在两个有源区104之间设置隔离区102。
在衬底110的伪区102上形成两个鳍组G1和G2。鳍组G1和G2彼此邻近。鳍组G1和G2分别包括至少两个邻近的伪半导体鳍112。例如，鳍组G1包括三个伪半导体鳍112，以及鳍组G2包括两个伪半导体鳍112。此外，在衬底110的有源区104上分别形成两个有源半导体鳍114。即，在两个有源半导体鳍114之间设置伪半导体鳍112。有源半导体鳍114可以与伪半导体鳍112形成。
参考图5B。凹进鳍组G1的伪半导体鳍112。凹进的细节类似于图1B-至图1C的工艺，并且，因此下文中不再重复这方面的描述。
参考图5C。凹进鳍组G2的伪半导体鳍112。凹进的细节类似于图1D-至图1E的工艺，并且，因此下文中不再重复这方面的描述。
参考图5D。形成至少一个隔离结构160以覆盖凹进的伪半导体鳍112而留下有源半导体鳍114未被覆盖。即，凹进的伪半导体鳍112嵌入隔离结构160下面。有源半导体鳍114可以是至少一个鳍场效应晶体管(finFET)的源极/漏极部件。形成细节类似于图1H的工艺，并且，因此下文中不再重复这方面的描述。图5A至图5D的半导体器件的其它相关结构细节类似于图1A至图1H的半导体器件，并且，因此下文中不再重复这方面的描述。
根据一些实施例，一种用于制造半导体结构的方法包括在衬底上形成多个伪半导体鳍。伪半导体鳍彼此邻近并且组成多个鳍组。每次一组地凹进鳍组的伪半导体鳍。
根据一些实施例，一种用于制造半导体结构的方法包括在衬底上形成第一鳍组和第二鳍组。第一鳍组与第二鳍组邻近设置。第一鳍组包括至少两个邻近的第一伪半导体鳍，并且第二鳍组包括至少两个邻近的第二伪半导体鳍。凹进第一鳍组的第一伪半导体鳍。凹进第二鳍组的第二伪半导体鳍。分开地实施凹进第一鳍组的第一伪半导体鳍和凹进第二鳍组的第二伪半导体鳍。
根据一些实施例，一种半导体衬底包括衬底、至少一个有源结构以及多个伪半导体鳍。在衬底上设置有源结构。伪半导体鳍设置在衬底上并且与有源结构邻近。伪半导体鳍比有源结构更短，并且伪半导体鳍具有小于约5nm的高度变化。
根据本发明的一个实施例，提供了一种用于制造半导体结构的方法，包括：在衬底上形成多个伪半导体鳍，其中，所述伪半导体鳍彼此邻近并且分组成多个鳍组；以及每次一组地凹进所述鳍组的所述伪半导体鳍。
在上述方法中，还包括：形成绝缘结构以覆盖凹进的所述伪半导体鳍。
在上述方法中，所述凹进包括：形成抗反射层以覆盖所述伪半导体鳍；在所述抗反射层上形成图案化掩模，其中，所述图案化掩模暴露所述抗反射层的设置在所述鳍组的一个上的部分；以及凹进所述抗反射层的所述部分并且通过所述图案化掩模暴露所述鳍组的所述一个的所述伪半导体鳍。
在上述方法中，实施所述凹进从而使得不同所述鳍组的凹进的所述伪半导体鳍具有相同的高度。
在上述方法中，所述鳍组设置在所述衬底的隔离区中，以及所述凹进包括：凹进所述鳍组的设置在所述衬底的所述隔离区的边缘部处的一个所述鳍组的所述伪半导体鳍；以及在凹进所述鳍组的设置在所述衬底的所述隔离区的所述边缘部处的一个所述鳍组的所述伪半导体鳍之后，凹进所述鳍组的设置在所述衬底的所述隔离区的中间部处的另一个所述鳍组的所述伪半导体鳍。
在上述方法中，所述鳍组设置在所述衬底的隔离区中，以及所述凹进包括：凹进所述鳍组的设置在所述衬底的所述隔离区的中间部处的一个所述鳍组的所述伪半导体鳍；以及在凹进所述鳍组的设置在所述衬底的所述隔离区的所述中间部处的一个所述鳍组的所述伪半导体鳍之后，凹进所述鳍组的设置在所述衬底的所述隔离区的边缘部处的另一个所述鳍组的所述伪半导体鳍。
根据本发明的另一实施例，还提供了一种用于制造半导体结构的方法，包括：在衬底上形成第一鳍组和第二鳍组，其中，所述第一鳍组设置为邻近所述第二鳍组，所述第一鳍组包括至少两个邻近的第一伪半导体鳍，以及所述第二鳍组包括至少两个邻近的第二伪半导体鳍；以及凹进所述第一鳍组的所述第一伪半导体鳍；以及凹进所述第二鳍组的所述第二伪半导体鳍，其中，分开地实施凹进所述第一鳍组的所述第一伪半导体鳍和凹进所述第二鳍组的所述第二伪半导体鳍。
在上述方法中，还包括：形成绝缘结构以覆盖凹进的所述第一伪半导体鳍和凹进的所述第二伪半导体鳍。
在上述方法中，所述形成还包括：在所述衬底上并且邻近所述第一鳍组形成至少一个有源半导体鳍，其中，所述第一鳍组设置在所述有源半导体鳍和所述第二鳍组之间。
在上述方法中，在凹进所述第二鳍组的所述第二伪半导体鳍之前，凹进所述第一鳍组的所述第一伪半导体鳍。
在上述方法中，在凹进所述第二鳍组的所述第二伪半导体鳍之后，凹进所述第一鳍组的所述第一伪半导体鳍。
在上述方法中，所述形成还包括：在所述衬底上并且邻近所述第一鳍组形成第三鳍组，其中，所述第三鳍组包括至少两个邻近的第三伪半导体鳍，所述第一鳍组设置在所述第三鳍组和所述第二鳍组之间，以及所述方法还包括：凹进所述第三鳍组的所述第三伪半导体鳍，其中，分开地实施凹进所述第一鳍组的所述第一伪半导体鳍、凹进所述第二鳍组的所述第二伪半导体鳍和凹进所述第三鳍组的所述第三伪半导体鳍。
在上述方法中，在凹进所述第三鳍组的所述第三伪半导体鳍之前，凹进所述第一鳍组的所述第一伪半导体鳍。
在上述方法中，在凹进所述第二鳍组的所述第二伪半导体鳍之后，凹进所述第一鳍组的所述第一伪半导体鳍。
在上述方法中，在凹进所述第三鳍组的所述第三伪半导体鳍之后，凹进所述第一鳍组的所述第一伪半导体鳍。
根据本发明的又一实施例，还提供了一种半导体结构，包括：衬底；至少一个有源结构，设置在所述衬底上；以及多个伪半导体鳍，设置在所述衬底上并且邻近所述有源结构，其中，所述伪半导体鳍比所述有源结构更短，并且所述伪半导体鳍具有小于5nm的高度变化。
在上述半导体结构中，还包括：隔离结构，覆盖所述伪半导体鳍。
在上述半导体结构中，所述伪半导体鳍的彼此邻近的至少两个具有非凹顶面。
在上述半导体结构中，所述伪半导体鳍的彼此邻近的至少另两个具有凹顶面。
在上述半导体结构中，所述伪半导体鳍的彼此邻近的至少又另两个具有非凹顶面，其中，具有所述凹顶面的所述伪半导体鳍设置在具有所述非凹顶面的所述伪半导体鳍之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种用于制造半导体结构的方法，包括：
在衬底上形成多个伪半导体鳍，其中，所述伪半导体鳍彼此邻近并且分组成多个鳍组，并且每个所述鳍组包括至少两个邻近的所述伪半导体鳍；以及
每次一组地同时凹进所述鳍组的所述伪半导体鳍。
2.根据权利要求1所述的方法，还包括：
形成绝缘结构以覆盖凹进的所述伪半导体鳍。
3.根据权利要求1所述的方法，其中，所述凹进包括：
形成抗反射层以覆盖所述伪半导体鳍；
在所述抗反射层上形成图案化掩模，其中，所述图案化掩模暴露所述抗反射层的设置在所述鳍组的一个上的部分；以及
凹进所述抗反射层的所述部分并且通过所述图案化掩模暴露所述鳍组的所述一个的所述伪半导体鳍。
4.根据权利要求1所述的方法，其中，实施所述凹进从而使得不同所述鳍组的凹进的所述伪半导体鳍具有相同的高度。
5.根据权利要求1所述的方法，其中，所述鳍组设置在所述衬底的隔离区中，以及所述凹进包括：
凹进所述鳍组的设置在所述衬底的所述隔离区的边缘部处的一个所述鳍组的所述伪半导体鳍；以及
在凹进所述鳍组的设置在所述衬底的所述隔离区的所述边缘部处的一个所述鳍组的所述伪半导体鳍之后，凹进所述鳍组的设置在所述衬底的所述隔离区的中间部处的另一个所述鳍组的所述伪半导体鳍。
6.根据权利要求1所述的方法，其中，所述鳍组设置在所述衬底的隔离区中，以及所述凹进包括：
凹进所述鳍组的设置在所述衬底的所述隔离区的中间部处的一个所述鳍组的所述伪半导体鳍；以及
在凹进所述鳍组的设置在所述衬底的所述隔离区的所述中间部处的一个所述鳍组的所述伪半导体鳍之后，凹进所述鳍组的设置在所述衬底的所述隔离区的边缘部处的另一个所述鳍组的所述伪半导体鳍。
7.一种用于制造半导体结构的方法，包括：
在衬底上形成第一鳍组和第二鳍组，其中，所述第一鳍组设置为邻近所述第二鳍组，所述第一鳍组包括至少两个邻近的第一伪半导体鳍，以及所述第二鳍组包括至少两个邻近的第二伪半导体鳍；以及
同时凹进所述第一鳍组的所述第一伪半导体鳍；以及
同时凹进所述第二鳍组的所述第二伪半导体鳍，其中，分开地实施凹进所述第一鳍组的所述第一伪半导体鳍和凹进所述第二鳍组的所述第二伪半导体鳍。
8.根据权利要求7所述的方法，还包括：
形成绝缘结构以覆盖凹进的所述第一伪半导体鳍和凹进的所述第二伪半导体鳍。
9.根据权利要求7所述的方法，其中，所述形成还包括：
在所述衬底上并且邻近所述第一鳍组形成至少一个有源半导体鳍，其中，所述第一鳍组设置在所述有源半导体鳍和所述第二鳍组之间。
10.根据权利要求9所述的方法，其中，在凹进所述第二鳍组的所述第二伪半导体鳍之前，凹进所述第一鳍组的所述第一伪半导体鳍。
11.根据权利要求9所述的方法，其中，在凹进所述第二鳍组的所述第二伪半导体鳍之后，凹进所述第一鳍组的所述第一伪半导体鳍。
12.根据权利要求7所述的方法，其中，所述形成还包括：
在所述衬底上并且邻近所述第一鳍组形成第三鳍组，其中，所述第三鳍组包括至少两个邻近的第三伪半导体鳍，所述第一鳍组设置在所述第三鳍组和所述第二鳍组之间，以及所述方法还包括：
凹进所述第三鳍组的所述第三伪半导体鳍，其中，分开地实施凹进所述第一鳍组的所述第一伪半导体鳍、凹进所述第二鳍组的所述第二伪半导体鳍和凹进所述第三鳍组的所述第三伪半导体鳍。
13.根据权利要求12所述的方法，其中，在凹进所述第三鳍组的所述第三伪半导体鳍之前，凹进所述第一鳍组的所述第一伪半导体鳍。
14.根据权利要求12所述的方法，其中，在凹进所述第二鳍组的所述第二伪半导体鳍之后，凹进所述第一鳍组的所述第一伪半导体鳍。
15.根据权利要求14所述的方法，其中，在凹进所述第三鳍组的所述第三伪半导体鳍之后，凹进所述第一鳍组的所述第一伪半导体鳍。
16.一种半导体结构，包括：
衬底；
至少一个有源结构，设置在所述衬底上；以及
多个伪半导体鳍，设置在所述衬底上并且邻近所述有源结构，其中，所述伪半导体鳍比所述有源结构更短，并且所述伪半导体鳍具有小于5nm的高度变化，并且所述伪半导体鳍的彼此邻近的至少两个具有非凹顶面。
17.根据权利要求16所述的半导体结构，还包括：
隔离结构，覆盖所述伪半导体鳍。
18.根据权利要求16所述的半导体结构，其中，所述伪半导体鳍的彼此邻近的至少另两个具有凹顶面。
19.根据权利要求18所述的半导体结构，其中，所述伪半导体鳍的彼此邻近的至少又另两个具有非凹顶面，其中，具有所述凹顶面的所述伪半导体鳍设置在具有所述非凹顶面的所述伪半导体鳍之间。
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