CN114334820A - 鳍式场效应晶体管的截断工艺方法 - Google Patents

鳍式场效应晶体管的截断工艺方法 Download PDF

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Abstract

本发明公开了一种鳍式场效应晶体管的截断工艺方法,包括步骤:步骤一、提供形成有多个鳍体和第一间隔区的半导体衬底,形成第一材料层将第一间隔区完全填充并延伸到鳍体的表面上方并形成平坦化的表面;步骤二、形成包括多个第一条形结构以及第二间隔区的第一图形结构;步骤三、在第一条形结构的侧面形成第二侧墙将第一条形结构两侧的鳍体顶部覆盖;步骤四、去除第一条形结构形成以第二侧墙形成的第二图形结构;步骤五、以第二侧墙为掩膜对第一材料层和鳍体进行刻蚀以实现鳍体的截断;步骤六、将第二侧墙和剩余的第一材料层都去除。本发明能降低对光刻机的光刻能力的要求,能在工艺节点缩小时仍然采用工艺节点较大时采用的光刻机进行曝光。

Description

鳍式场效应晶体管的截断工艺方法
技术领域
本发明涉及半导体集成电路制造领域,特别是涉及一种鳍式场效应晶体管(FinFET transistor)的截断工艺方法。
背景技术
鳍式场效应晶体管中采用了鳍体,通过将晶体管的栅极结构覆盖在鳍体的表面上如侧面和顶部表面上,能增加沟道宽度从而能提高器件性能。但是在同一半导体衬底上,并不是在所有的鳍体都需要形成栅极结构,故需要将不需要形成栅极结构的鳍体截断。现有鳍式场效应晶体管的截断工艺方法都是采用光刻工艺将需要截断的鳍体打开,之后根据光刻定义将打开区域的鳍体进行刻蚀去除,现有方法对光刻精度的要求比较高,随着工艺节点的不断缩小,需要采用光刻精度更高的光刻机来实现。但是光刻机的光刻精度越高,成本会越高,而且最先进的光刻机通常比较稀缺,并不是每一个晶圆制造工厂都能配备。故在工艺节点的不断缩小的情形下,如果能采用精度低一点的光刻机实现鳍体的截断,将会非常重要。
如图1A至图1C所示,是现有鳍式场效应晶体管的截断工艺方法各步骤中的器件剖面结构示意图;现有鳍式场效应晶体管的截断工艺方法包括如下步骤:
步骤一、如图1A所示,提供半导体衬底101,在所述半导体衬底101上形成有多个鳍体102,各所述鳍体102之间具有第一间隔区103。
通常,所述半导体衬底101为硅衬底。
所述鳍体102表面还形成有第一硬掩膜层104。较佳为,所述第一硬掩膜层104包括叠加的第三氧化层104a、第四氮化层104b和第五氧化层104c。
所述鳍体102是通过对所述半导体衬底101进行刻蚀形成。例如,能通过光刻工艺定义出所述鳍体102的形成区域,之后对所述鳍体102之间的所述第一硬掩膜层104和所述半导体衬底101进行刻蚀形成所述鳍体102。随着工艺节点的降低,所述鳍体102的宽度d1会越来越小,宽度d1为所述鳍体102的关键尺寸(TCD),在16nm工艺节点时,宽度d1为16nm。
步骤二、如图1B所示,形成材料层105将所述第一间隔区103完全填充并延伸到所述鳍体102的表面上方。所述材料层105能采用旋涂的碳(Spin On Carbon,SOC)。
之后,形成光刻胶并进行曝光和显影形成光刻胶图形,光刻胶图形包括了光刻胶条形106和光刻胶条形106之间的间距区域。由图1B所示可知,光刻胶条形106的宽度d2会覆盖一个需要保留的所述鳍体102并会向所述鳍体102的两侧延伸;光刻胶条形106之间的间距区域则会打开一个需要截断的所述鳍体102。光刻胶条形106的宽度d2和光刻胶条形106之间的间距区域的宽度和为宽度d3。可以看出,宽度d3对应于两个所述鳍体102和两个所述第一间隔区103的宽度和。
步骤三、如图1C所示,根据光刻定义将打开区域的材料层105和所述鳍体102进行刻蚀实现所述鳍体102的截断。之后,去除所述光刻胶和剩余的所述材料层105。截断后的所述鳍体单独用标记102a表示,通常,截断后的所述鳍体102a还剩余一定的高度d4。对于16nm工艺节点,高度d4为20nm左右。
现有方法对光刻机的要求比较高,在16nm工艺节点时,宽度d2为53nm左右,宽度d3为96nm左右,这时采用浸润式光刻机能够实现。
但是随着工艺节点进一步缩小,如工艺节点为14nm时,宽度d2将小于36nm左右,宽度d3则会小于72nm,这时就不能采用浸润式光刻机实现,必须采用EUV光刻机实现。
发明内容
本发明所要解决的技术问题是提供一种鳍式场效应晶体管的截断工艺方法,能降低对光刻机的光刻能力的要求,能在工艺节点缩小时仍然采用工艺节点较大时采用的光刻机进行曝光;能在16nm工艺节点以下依然采用浸润式光刻机进行曝光。
为解决上述技术问题,本发明提供的鳍式场效应晶体管的截断工艺方法包括如下步骤:
步骤一、提供半导体衬底,在所述半导体衬底上形成有多个鳍体,各所述鳍体之间具有第一间隔区。
形成第一材料层将所述第一间隔区完全填充并延伸到所述鳍体的表面上方并形成平坦化的表面。
步骤二、在所述第一材料层的表面上形成第一图形结构,所述第一图形结构包括多个第一条形结构以及所述第一条形结构之间具有第二间隔区。
所述第一条形结构覆盖一个需要截断的所述鳍体并延伸到所覆盖的所述鳍体两侧的所述第一间隔区中。
所述第二间隔区所覆盖的区域包括一个需要截断的所述鳍体和两个需要保留的所述鳍体和对应的所述第一间隔区。
所述第一条形结构和所述第二间隔区的宽度和等于所述鳍体和所述第一间隔的宽度和的4倍。
步骤三、在所述第一条形结构的侧面形成第二侧墙,所述第二侧墙将所述第一条形结构两侧的所述鳍体顶部覆盖。
步骤四、去除所述第一条形结构形成以所述第二侧墙形成的第二图形结构,所述第二侧墙之间具有第三间隔区。
步骤五、以所述第二侧墙为掩膜对所述第三间隔区的所述第一材料层和所述鳍体进行刻蚀以实现所述鳍体的截断。
步骤六、将所述第二侧墙和剩余的所述第一材料层都去除。
进一步的改进是,所述半导体衬底为硅衬底。
进一步的改进是,步骤一中的所述第一材料层为旋涂的碳。
进一步的改进是,步骤二中的所述第一图形结构采用如下步骤形成:
依次形成含硅硬掩膜层(silicon contained hard mask,SiHM)和光刻胶。
对所述光刻胶进行曝光和显影形成光刻胶图形。
以所述光刻胶图形为掩膜对所述含硅硬掩膜层进行刻蚀形成所述第一图形结构,所述第一条形结构由刻蚀后的所述含硅硬掩膜层组成。
去除所述光刻胶图形。
进一步的改进是,所述含硅硬掩膜层的生长温度为200℃~230℃。
进一步的改进是,在形成所述含硅硬掩膜层之前还包括采用原子层沉积工艺形成第一氧化硅层的步骤。
所述第一图形结构形成后,所述第二间隔区的所述第一氧化硅层表面暴露出来。
进一步的改进是,形成所述第一氧化硅层的原子层沉积工艺的温度为60℃~90℃。
进一步的改进是,步骤三中形成所述第二侧墙的步骤包括:
采用原子层沉积工艺形成第二氧化硅层,所述第二氧化硅层覆盖在各所述第一条形结构的顶部表面和侧面以及所述第二间隔区的所述第一氧化硅层的表面。
进行干法刻蚀将所述第一条形结构顶部表面的所述第二氧化硅层去除,由剩余在所述第一条形结构的所述第二氧化硅层组成所述第二侧墙,所述第二间隔区表面的所述第一氧化硅层和所述第二氧化硅层的叠加层具有部分厚度剩余。
进一步的改进是,形成所述第二氧化硅层的原子层沉积工艺的温度为60℃~90℃。
进一步的改进是,步骤四中采用湿法刻蚀工艺去除所述第一条形结构。
进一步的改进是,去除所述第一条形结构的湿法刻蚀工艺的刻蚀液采用TMAH。
进一步的改进是,步骤一中,所述鳍体表面还形成有第一硬掩膜层。
进一步的改进是,所述第一硬掩膜层包括叠加的第三氧化层、第四氮化层和第五氧化层。
进一步的改进是,步骤五中,截断后的所述鳍体的高度小于等于20nm。
进一步的改进是,鳍式场效应晶体管的工艺节点的最小值达16nm以下。
进一步的改进是,所述光刻胶的曝光工艺采用浸润式光刻机实现。
进一步的改进是,所述含硅硬掩膜层采用含硅光刻胶材料组成。
本发明鳍式晶体管的鳍体截断工艺中,并不是直接采用光刻工艺来定义需要截断的鳍体,而是先定义出第一图形结构,之后通过形成于第一图形结构的第一连接结构两侧侧面的第二侧墙来定义需要截断的鳍体,显然第一图形结构的尺寸会大于第二侧墙对应的第二图形结构的尺寸,较小的第二图形结构并不需通过光刻工艺定义,而是在较大尺寸的第一图形结构的基础上自对准形成,故本发明能降低对光刻机的光刻能力的要求,能在工艺节点缩小时仍然采用工艺节点较大时采用的光刻机进行曝光,这样能够降低工艺难度并节约成本。
现有技术中,在工艺节点为16nm以下特别是14nm以下时,需要采用极紫外线(EUV)光刻机进行曝光;通过本发明方法,则能在16nm工艺节点以下依然采用浸润式光刻机进行曝光,EUV光刻机非常昂贵,故本发明能大大节约成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1A-图1C是现有鳍式场效应晶体管的截断工艺方法各步骤中的器件剖面结构示意图;
图2是本发明实施例鳍式场效应晶体管的截断工艺方法的流程图;
图3A-图3G是本发明实施例鳍式场效应晶体管的截断工艺方法各步骤中的器件剖面结构示意图。
具体实施方式
如图2所示,是本发明实施例鳍式场效应晶体管的截断工艺方法的流程图;如图3A至图3G所示,是本发明实施例鳍式场效应晶体管的截断工艺方法各步骤中的器件剖面结构示意图;本发明实施例鳍式场效应晶体管的截断工艺方法包括如下步骤:
步骤一、如图3A所示,提供半导体衬底1,在所述半导体衬底1上形成有多个鳍体2,各所述鳍体2之间具有第一间隔区202。
本发明实施例方法中,所述半导体衬底1为硅衬底。
所述鳍体2表面还形成有第一硬掩膜层3。较佳为,所述第一硬掩膜层3包括叠加的第三氧化层3a、第四氮化层3b和第五氧化层3c。
所述鳍体2是通过对所述半导体衬底1进行刻蚀形成。
形成第一材料层4将所述第一间隔区202完全填充并延伸到所述鳍体2的表面上方并形成平坦化的表面。较佳选择为,所述第一材料层4为旋涂的碳。
步骤二、如图3C所示,在所述第一材料层4的表面上形成第一图形结构,所述第一图形结构包括多个第一条形结构6a以及所述第一条形结构6a之间具有第二间隔区203。
所述第一条形结构6a覆盖一个需要截断的所述鳍体2并延伸到所覆盖的所述鳍体2两侧的所述第一间隔区202中。
所述第二间隔区203所覆盖的区域包括一个需要截断的所述鳍体2和两个需要保留的所述鳍体2和对应的所述第一间隔区202。
所述第一条形结构6a和所述第二间隔区203的宽度和等于所述鳍体2和所述第一间隔的宽度和的4倍,所述第一条形结构6a和所述第二间隔区203的宽度和在图3C中用d101表示。和图1B中对应的宽度d3相比可知,本发明实施例中的宽度d101能为宽度d3的两倍,故本发明实施例能降低对光刻机的光刻精度的要求。
本发明实施例方法中,所述第一图形结构采用如下步骤形成:
如图3A所示,依次形成第一氧化硅层5、含硅硬掩膜层6和光刻胶201。
所述第一氧化硅层5采用原子层沉积工艺形成;较佳为,所述第一氧化硅层5的原子层沉积工艺的温度为60℃~90℃,是一种低温原子层沉积工艺。
所述含硅硬掩膜层6采用含硅光刻胶材料组成。
所述含硅硬掩膜层6的生长温度为200℃~230℃。
之后、如图3B所示,对所述光刻胶201进行曝光和显影形成光刻胶201图形。可以看出,所述光刻胶201图形中包括了光刻胶条形201a和所述光刻胶条形201a之间的间距区域。
如图3C所示,以所述光刻胶201图形为掩膜对所述含硅硬掩膜层6进行刻蚀形成所述第一图形结构,所述第一条形结构6a由刻蚀后的所述含硅硬掩膜层6组成。
去除所述光刻胶201图形。
所述第一图形结构形成后,所述第二间隔区203的所述第一氧化硅层5表面暴露出来。
步骤三、如图3E所示,在所述第一条形结构6a的侧面形成第二侧墙7a,所述第二侧墙7a将所述第一条形结构6a两侧的所述鳍体2顶部覆盖。
本发明实施例中,形成所述第二侧墙7a的步骤包括:
如图3D所示,采用原子层沉积工艺形成第二氧化硅层7,所述第二氧化硅层7覆盖在各所述第一条形结构6a的顶部表面和侧面以及所述第二间隔区203的所述第一氧化硅层5的表面。较佳为,形成所述第二氧化硅层7的原子层沉积工艺的温度为60℃~90℃。
如图3E所示,进行干法刻蚀将所述第一条形结构6a顶部表面的所述第二氧化硅层7去除,由剩余在所述第一条形结构6a的所述第二氧化硅层7组成所述第二侧墙7a,所述第二间隔区203表面的所述第一氧化硅层5和所述第二氧化硅层7的叠加层具有部分厚度剩余。所述第二间隔区203表面的所述第一氧化硅层5和所述第二氧化硅层7的叠加层的剩余部分单独用标记5a表示。
由图3E可以看出,所述第二间隔区203会缩小,缩小的宽度为2个所述第二侧墙7a的宽度,缩小后的所述第二间隔区203为对应的两个相邻的所述第二侧墙7a之间的间隔区域。
步骤四、如图3F所示,去除所述第一条形结构6a形成以所述第二侧墙7a形成的第二图形结构,所述第二侧墙7a之间具有第三间隔区。
由图3F可以看出,所述第三间隔区包括了缩小后的所述第二间隔区203和所述第一条形结构6a被去除的区域。
本发明实施例中采用湿法刻蚀工艺去除所述第一条形结构6a。
较佳为,去除所述第一条形结构6a的湿法刻蚀工艺的刻蚀液采用TMAH。
步骤五、如图3G所示,以所述第二侧墙7a为掩膜对所述第三间隔区的所述第一材料层4和所述鳍体2进行刻蚀以实现所述鳍体2的截断。
步骤六、将所述第二侧墙7a和剩余的所述第一材料层4都去除。
本发明实施例鳍式晶体管的鳍体2截断工艺中,并不是直接采用光刻工艺来定义需要截断的鳍体2,而是先定义出第一图形结构,之后通过形成于第一图形结构的第一连接结构两侧侧面的第二侧墙7a来定义需要截断的鳍体2,显然第一图形结构的尺寸会大于第二侧墙7a对应的第二图形结构的尺寸,较小的第二图形结构并不需通过光刻工艺定义,而是在较大尺寸的第一图形结构的基础上自对准形成,故本发明实施例能降低对光刻机的光刻能力的要求,能在工艺节点缩小时仍然采用工艺节点较大时采用的光刻机进行曝光,这样能够降低工艺难度并节约成本。
现有技术中,在工艺节点为16nm以下特别是14nm以下时,需要采用极紫外线(EUV)光刻机进行曝光;通过本发明实施例方法,则能在16nm工艺节点以下依然采用浸润式光刻机进行曝光,EUV光刻机非常昂贵,故本发明实施例能大大节约成本。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (17)

1.一种鳍式场效应晶体管的截断工艺方法,其特征在于,包括如下步骤:
步骤一、提供半导体衬底,在所述半导体衬底上形成有多个鳍体,各所述鳍体之间具有第一间隔区;
形成第一材料层将所述第一间隔区完全填充并延伸到所述鳍体的表面上方并形成平坦化的表面;
步骤二、在所述第一材料层的表面上形成第一图形结构,所述第一图形结构包括多个第一条形结构以及所述第一条形结构之间具有第二间隔区;
所述第一条形结构覆盖一个需要截断的所述鳍体并延伸到所覆盖的所述鳍体两侧的所述第一间隔区中;
所述第二间隔区所覆盖的区域包括一个需要截断的所述鳍体和两个需要保留的所述鳍体和对应的所述第一间隔区;
所述第一条形结构和所述第二间隔区的宽度和等于所述鳍体和所述第一间隔的宽度和的4倍;
步骤三、在所述第一条形结构的侧面形成第二侧墙,所述第二侧墙将所述第一条形结构两侧的所述鳍体顶部覆盖;
步骤四、去除所述第一条形结构形成以所述第二侧墙形成的第二图形结构,所述第二侧墙之间具有第三间隔区;
步骤五、以所述第二侧墙为掩膜对所述第三间隔区的所述第一材料层和所述鳍体进行刻蚀以实现所述鳍体的截断;
步骤六、将所述第二侧墙和剩余的所述第一材料层都去除。
2.如权利要求1所述的鳍式场效应晶体管的截断工艺方法,其特征在于:所述半导体衬底为硅衬底。
3.如权利要求1所述的鳍式场效应晶体管的截断工艺方法,其特征在于:步骤一中的所述第一材料层为旋涂的碳。
4.如权利要求3所述的鳍式场效应晶体管的截断工艺方法,其特征在于:步骤二中的所述第一图形结构采用如下步骤形成:
依次形成含硅硬掩膜层和光刻胶;
对所述光刻胶进行曝光和显影形成光刻胶图形;
以所述光刻胶图形为掩膜对所述含硅硬掩膜层进行刻蚀形成所述第一图形结构,所述第一条形结构由刻蚀后的所述含硅硬掩膜层组成;
去除所述光刻胶图形。
5.如权利要求4所述的鳍式场效应晶体管的截断工艺方法,其特征在于:所述含硅硬掩膜层的生长温度为200℃~230℃。
6.如权利要求4所述的鳍式场效应晶体管的截断工艺方法,其特征在于:在形成所述含硅硬掩膜层之前还包括采用原子层沉积工艺形成第一氧化硅层的步骤;
所述第一图形结构形成后,所述第二间隔区的所述第一氧化硅层表面暴露出来。
7.如权利要求6所述的鳍式场效应晶体管的截断工艺方法,其特征在于:形成所述第一氧化硅层的原子层沉积工艺的温度为60℃~90℃。
8.如权利要求6所述的鳍式场效应晶体管的截断工艺方法,其特征在于:步骤三中形成所述第二侧墙的步骤包括:
采用原子层沉积工艺形成第二氧化硅层,所述第二氧化硅层覆盖在各所述第一条形结构的顶部表面和侧面以及所述第二间隔区的所述第一氧化硅层的表面;
进行干法刻蚀将所述第一条形结构顶部表面的所述第二氧化硅层去除,由剩余在所述第一条形结构的所述第二氧化硅层组成所述第二侧墙,所述第二间隔区表面的所述第一氧化硅层和所述第二氧化硅层的叠加层具有部分厚度剩余。
9.如权利要求8所述的鳍式场效应晶体管的截断工艺方法,其特征在于:形成所述第二氧化硅层的原子层沉积工艺的温度为60℃~90℃。
10.如权利要求8所述的鳍式场效应晶体管的截断工艺方法,其特征在于:步骤四中采用湿法刻蚀工艺去除所述第一条形结构。
11.如权利要求10所述的鳍式场效应晶体管的截断工艺方法,其特征在于:去除所述第一条形结构的湿法刻蚀工艺的刻蚀液采用TMAH。
12.如权利要求1所述的鳍式场效应晶体管的截断工艺方法,其特征在于:步骤一中,所述鳍体表面还形成有第一硬掩膜层。
13.如权利要求12所述的鳍式场效应晶体管的截断工艺方法,其特征在于:所述第一硬掩膜层包括叠加的第三氧化层、第四氮化层和第五氧化层。
14.如权利要求1所述的鳍式场效应晶体管的截断工艺方法,其特征在于:步骤五中,截断后的所述鳍体的高度小于等于20nm。
15.如权利要求4所述的鳍式场效应晶体管的截断工艺方法,其特征在于:鳍式场效应晶体管的工艺节点的最小值达16nm以下。
16.如权利要求15所述的鳍式场效应晶体管的截断工艺方法,其特征在于:所述光刻胶的曝光工艺采用浸润式光刻机实现。
17.如权利要求4所述的鳍式场效应晶体管的截断工艺方法,其特征在于:所述含硅硬掩膜层采用含硅光刻胶材料组成。
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Publication number Priority date Publication date Assignee Title
KR101908980B1 (ko) * 2012-04-23 2018-10-17 삼성전자주식회사 전계 효과 트랜지스터
US8753940B1 (en) * 2013-03-15 2014-06-17 Globalfoundries Inc. Methods of forming isolation structures and fins on a FinFET semiconductor device
US9704973B2 (en) * 2014-04-01 2017-07-11 Globalfoundries Inc. Methods of forming fins for FinFET semiconductor devices and the selective removal of such fins
KR20160091164A (ko) * 2015-01-23 2016-08-02 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9722050B2 (en) * 2015-09-04 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US9991256B2 (en) * 2015-12-14 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9620380B1 (en) * 2015-12-17 2017-04-11 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9853131B1 (en) * 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof
US10361125B2 (en) * 2017-12-19 2019-07-23 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns
CN111370299B (zh) * 2018-12-26 2023-03-10 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN111682068B (zh) * 2019-03-11 2024-01-02 联华电子股份有限公司 半导体元件及其制作方法

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