TWI776604B - 記憶裝置之拾取結構及其製造方法 - Google Patents

記憶裝置之拾取結構及其製造方法 Download PDF

Info

Publication number
TWI776604B
TWI776604B TW110127186A TW110127186A TWI776604B TW I776604 B TWI776604 B TW I776604B TW 110127186 A TW110127186 A TW 110127186A TW 110127186 A TW110127186 A TW 110127186A TW I776604 B TWI776604 B TW I776604B
Authority
TW
Taiwan
Prior art keywords
pattern
pick
main body
pickup
strip
Prior art date
Application number
TW110127186A
Other languages
English (en)
Other versions
TW202306046A (zh
Inventor
林宗瑋
廖俊諺
吳昆哲
楊政達
吳俊昇
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW110127186A priority Critical patent/TWI776604B/zh
Priority to US17/751,130 priority patent/US20230022941A1/en
Application granted granted Critical
Publication of TWI776604B publication Critical patent/TWI776604B/zh
Publication of TW202306046A publication Critical patent/TW202306046A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

本發明提供一種記憶裝置之拾取結構及其製造方法，記憶裝置的拾取結構包括基板以及複數個拾取電極條。基板具有記憶體單元區及其相鄰的週邊拾取區。拾取電極條平行於第一方向，且沿不同於第一方向的第二方向延伸排列於基板上。每一拾取電極條包括位於週邊拾取區之主體部以及自主體部延伸至記憶體單元區之延伸部。主體部由第一罩幕層之複數叉子形圖案所定義。延伸部具有寬度小於主體部之寬度，且具有側壁表面切齊於主體部的側壁表面。

Description

記憶裝置之拾取結構及其製造方法
本發明係有關於一種半導體結構，且有關於一種用於記憶裝置的拾取（pick-up）結構及其製造方法。
在半導體記憶裝置的製程中，使用SADP製程來製作小尺寸的字元線、選擇閘極以及對應連接字元線的拾取（pick-up）電極。然而，SADP製程中若位於不同層位的蝕刻罩幕之間疊對偏移（overlay shift）超出製程容許度，則選擇閘極的線寬難以達到目標尺寸。為了提高疊對控制，必須採用高解析度的微影製程。在不提高疊對控制的情形下，可在移除犧牲材料層前先定義出選擇閘極的圖案。然而，後續定義拾取電極時，拾取電極的線寬難以達到目標尺寸。在製作接點（contact）於拾取電極上方時將會降低記憶裝置的良率及可靠度。因此，有必要尋求一種新穎的記憶裝置之製造方法，其能夠解決或改善上述的問題。
本發明提出了一種記憶裝置的拾取結構，包括一基板以及複數個拾取電極條。基板具有一記憶體單元區及與其相鄰的一週邊拾取區。複數個拾取電極條平行於一第一方向，且沿不同於第一方向的一第二方向延伸且排列於基板上。每一拾取電極條包括一主體部以及一延伸部。主體部位於週邊拾取區，主體部係由一第一罩幕層之複數叉子形圖案所定義。延伸部自主體部延伸至記憶體單元區，其中延伸部具有一寬度小於主體部之一寬度，且延伸部具有一側壁表面切齊於主體部的一側壁表面。
音叉形圖案之每一者包括一第一條形圖案、一第二條形圖案以及一連接圖案，第一條形圖案以及第二條形圖案平行於第一方向且沿第二方向延伸，連接圖案用以連接第一條形圖案以及第二條形圖案，其中第一條形圖案以及第二條形圖案用以定義主體部。
一多層阻劑結構覆蓋於第一條形圖案以及第二條形圖案，用以利用連接圖案而形成連接至主體部之上述延伸部，其中第一條形圖案以及第二條形圖案形成主體部。
拾取電極條至少包括沿第二方向依序排列的一第一拾取電極條、一第二拾取電極條、一第三拾取電極條以及一第四拾取電極條，且其中拾取電極條的主體部具有相同的寬度。
叉子形圖案之一者定義了第一拾取電極條以及第二拾取電極條，叉子形圖案之另一者定義了第三拾取電極以及第四拾取電極。第一拾取電極條與第二拾取電極條彼此對稱排列，且第三拾取電極條與第四拾取電極條彼此對稱排列。
第一拾取電極條之延伸部與第二拾取電極條之延伸部隔開一第一距離，且第一拾取電極條之主體部與第二拾取電極條之主體部隔開一第二距離，且其中第一距離大於第二距離。
第三拾取電極條的延伸部與第四拾取電極條的延伸部隔開一第三距離，且第三拾取電極條的主體部與第四拾取電極條的主體部隔開一第四距離，且其中第三距離大於第四距離以及第二距離。
第二拾取電極條之延伸部與第三拾取電極條之延伸部隔開一第三距離，且第二拾取電極條之主體部與第三拾取電極條之主體部隔開一第四距離，且其中第三距離等於第四距離以及第二距離。
拾取電極條至少包括沿第二方向依序排列的一第一拾取電極條、一第二拾取電極條、一第三拾取電極條及一第四拾取電極條，且其中第一拾取電極條的主體部的以及第二拾取電極條的主體部具有一第一長度，第三拾取電極條的主體部以及第四拾取電極條的主體部具有一第二長度，其中第一長度大於上述第二長度。
本發明更提出一種記憶裝置之製造方法，包括提供一基板；依序形成一第一罩幕層、一犧牲材料層以及一第二罩幕層於基板上，其中基板具有一記憶體單元區及與其相鄰的一週邊拾取區。
形成一第一圖案及一第二圖案於第二罩幕層內，其中第一圖案對應於記憶體單元區且包括彼此平行排列之複數個第一條形圖案以及複數個第二條形圖案，而第二圖案對應於週邊拾取區且包括連接至複數個第二條行圖案之複數叉子形圖案，其中叉子形圖案包括一第三條形圖案、一第四條形圖案以及一連接圖案，第三條形圖案以及第四條形圖案平行於一第一方向，連接圖案用以連接第三條形圖案以及第四條形圖案；將第二罩幕層的第一圖案及第二圖案轉移至犧牲材料層，使得犧牲材料層具有第一條形圖案、第二條形圖案以及叉子形圖案；去除具有上述第一圖案及第二圖案的第二罩幕層；形成複數個間隔層於第一罩幕層上，使上述犧牲材料層的每一第一條形圖案的兩相對側壁上以及每一第二條形圖案的兩相對側壁上具有一對應的間隔層；利用犧牲材料層及間隔層作為一蝕刻罩幕，對第一罩幕層進行一第一蝕刻；在上述第一蝕刻之後，去除犧牲材料層，並留下間隔層；以及利用間隔層作為一蝕刻罩幕，對第一罩幕層進行一第二蝕刻，使第一罩幕層具有一第三圖案。
記憶裝置之製造方法更包括在第二蝕刻之前，形成一多層阻劑結構於基板上，並覆蓋間隔層以及第一罩幕層之上，使第二蝕刻進行期間，利用間隔層及多層阻劑結構作為一蝕刻罩幕。
多層阻劑結構更覆蓋於第一條形圖案、第三條形圖案以及第四條形圖案之間隔層以及第一罩幕層之上，使得第二蝕刻進行期間移除連接圖案。
記憶裝置之製造方法更包括依序形成第一罩幕層、犧牲材料層以及第二罩幕層之前，形成一目標層於基板上；以及在形成第三圖案之後，將第三圖案轉移至目標層內。
將第三圖案轉移至目標層內之後，對應於週邊拾取區的目標層形成平行於一第一方向的複數個拾取電極條，且拾取電極條沿不同於第一方向的一第二方向排列於基板上。每一拾取電極條包括一主體部以及一延伸部。主體部位於週邊拾取區，其中主體部係由第三條形圖案以及第四條形圖案所定義。延伸部自主體部延伸至記憶體單元區，其中延伸部具有一寬度小於主體部的一寬度，且延伸部具有一側壁表面切齊於主體部的一側壁表面，其中延伸部係由蝕刻連結圖案所形成。
拾取電極條的主體部具有相同的寬度。拾取電極條至少包括沿第二方向依序排列的一第一拾取電極條、一第二拾取電極條、一第三拾取電極條及一第四拾取電極條，且第一拾取電極條的主體部以及第二拾取電極條的主體部具有一第一長度，第三拾取電極條的主體部以及第四拾取電極條的主體部具有一第二長度，其中第一長度大於第二長度。
如第1、2A、3A、4A圖所示，提供一基板100，具有一記憶體單元區R1及與其相鄰的一週邊拾取區R2。依序形成一目標層102、一硬式罩幕層110、一犧牲材料層120以及一多層罩幕結構於基板100上，以覆蓋基板100的記憶體單元區R1及週邊拾取區R2。目標層102可為一單層或具有多層結構。當目標層102為單層時，目標層102的材料可包括金屬或其他合適的導電材料。另外，當目標層102具有多層結構時，目標層102可包括一導電層及位於上方的一或多個介電層。
硬式罩幕層110可包括多晶矽或其他合適的罩幕材料。另外，犧牲材料層120可包括碳或其他合適的材料。多層罩幕結構包括一選擇性硬式罩幕層130及位於其上方的一罩幕圖案層132（其也稱作第二罩幕層）。罩幕圖案層132可包括光阻材料且可透過微影製程形成。硬式罩幕層130可作為抗反射層，且可包括氮化矽、氮氧化矽或其他合適的抗反射材料。多層罩幕結構作為後續蝕刻製程的蝕刻罩幕，且罩幕圖案層132具有分別對應於基板100的記憶體單元區R1以及週邊拾取區R2之第一圖案以及第二圖案。具體來說，第一圖案包括平行排列的複數個第一條形圖案132a1以及複數個第二條形圖案132a2。第一條形圖案132a1之線寬大於第二條形圖案132a2的線寬，如第1、2A圖所示。第一條形圖案132a1用以定義記憶裝置的選擇閘極之用，而第二條形圖案132a2則供定義記憶裝置的字元線之用。
另外，第二圖案包括複數個叉子形圖案132b（如第1圖所示），其中叉子形圖案132b對應連接至第二條形圖案132a2。如第1圖所示，叉子形圖案132b更包括連接圖案132v、第三條形圖案132x以及第四條形圖案132y。在一些實施例中，第三條形圖案132x以及第四條形圖案132y用以定義記憶裝置的局部的拾取電極條之用。如第1圖所示，第三條形圖案132x以及第四條形圖案132y平行於第一方向，且沿不同於第一方向之第二方向延伸且排列於基板100之上。
接下來，參照第2B、3B、4B圖，將罩幕圖案層132的第一圖案以及第二圖案依序轉移至下方的硬式罩幕層130及犧牲材料層120內而露出硬式罩幕層110的上表面。硬式罩幕層130於記憶體單元區R1的基板100上具有對應第一條形圖案132a1以及第二條形圖案132a2之第一條形圖案130a1以及複數個第二條形圖案130a2。犧牲材料層120於記憶體單元區R1的基板100上也具有對應第一條形圖案132a1以及複數個第二條形圖案132a2之第一條形圖案120a1以及第二條形圖案120a2，如第2B圖所示。
硬式罩幕層130以及犧牲材料層120於週邊拾取區R2的基板100上分別具有對應於連接圖案132v之連接圖案130v1以及連接圖案120v1，如第3B圖所示。硬式罩幕層130以及犧牲材料層120於週邊拾取區R2的基板100上分別具有對應於第三條形圖案132x之第三條形圖案130x1以及第三條形圖案120x1，與分別對應於第四條形圖案132y1之第四條形圖案130y1以及第四條形圖案120y1，如第4B圖所示。可透過合適的蝕刻製程形成圖案化的硬式罩幕層130及圖案化的犧牲材料層120。
參照第2C、3C及4C圖，去除具有第一圖案及第二圖案的罩幕圖案層132而露出第一條形圖案130a1、第二條形圖案130a2、連接圖案130v1、第三條形圖案130x1以及第四條形圖案130y1的側壁及上表面以及硬式罩幕層110的上表面。在一些實施例中，可進行選擇性修整（trimming）製程，以縮減第一條形圖案130a1、120a1、第二條形圖案130a2、120a2、連接圖案130v1、120v1、第三條形圖案130x1、120x1以及第四條形圖案130y1、120y1的線寬。在進行修整製程之後，於記憶體單元區R1的基板100上形成了修整後第一條形圖案130a3、120a3、修整後第二條形圖案130a4、120a4（如第2C圖所示）。於週邊拾取區R2的基板100上形成了修整後連接圖案130v2及120v2（如第3C圖所示）、修整後第三條形圖案130x2、120x2以及修整後第四條形圖案130y2、120y2（如第4C圖所示）。之後，形成間隔材料襯層140於基板100上方而順應性覆蓋進行修整製程之後所得的結構。
接下來，參照第2D、3D、4D圖，透過蝕刻間隔材料襯層140而形成複數個間隔層140a於硬式罩幕層110上。舉例來說，對間隔材料襯層140進行一異向性蝕刻製程，使圖案化的犧牲材料層120修整後第一條形圖案120a3、修整後第二條形圖案120a4、修整後連接圖案120v2、修整後第三條形圖案120x2以及修整後第四條形圖案120y2的兩相對側壁上具有對應的間隔層140a。之後，自圖案化的犧牲材料層120上方去除圖案化的硬式罩幕層130。亦即，去除修整的修整後第一條形圖案130a3、修整後第二條形圖案130a4、修整後連接圖案130v2、修整後第三條形圖案130x2以及修整後第四條形圖案130y2，以露出修整後第一條形圖案120a3、修整後第二條形圖案120a4、修整後連接圖案120v2、修整後第三條形圖案120x2以及第四條形圖案120y2。由於週邊拾取區R2的基板100上的修整後連接圖案120v2連接至修整後第三條形圖案120x2以及修整後第四條形圖案120y2，因此位於兩相鄰修整後連接圖案120v2之間的兩間隔層140a彼此相連。在一些實施例中，儘管未繪示，可進一步圖案化上述相連的間隔層140a，以確保位於相鄰的兩相鄰修整後連接圖案120v2之間的兩間隔層140a彼此隔開。
之後，利用圖案化的犧牲材料層120及間隔層140a一同作為一蝕刻罩幕，對硬式罩幕層110進行一蝕刻製程以露出部分的目標層102的上表面。蝕刻製程先行定義出位於記憶體單元區R1的選擇閘極圖案。具體來說，蝕刻製程於記憶體單元區R1的基板100上的硬式罩幕層110內形成了第一條形圖案110a1以及第二條形圖案110a2（如第2D圖所示）。於週邊拾取區R2的基板100上的硬式罩幕層110內形成了連接圖案110v1（如第3D圖所示）、第三條形圖案120y2以及第四條形圖案110y1（如第4D圖所示）。在一些實施例中，對應於記憶體單元區R1的第一條形圖案110a1係作為選擇閘極圖案，且第一條形圖案110a1的線寬W1實質上相等於選擇閘極圖案的目標線寬。
接下來，去除第2D、3D、4D圖中具有修整後第一條形圖案120a3、修整後第二條形圖案120a4、修整後連接圖案120v2、修整後第三條形圖案120x2以及修整後第四條形圖案120y2之圖案化的犧牲材料層120，並留下位於圖案化的硬式罩幕層110上的間隔層140a，所得的結構如第2E、3E以及4E圖所示。可透過合適的蝕刻製程進行去除步驟。
接下來，參照第2F、3F以及4F圖，形成罩幕結構156於基板100上，並覆蓋間隔層140a及圖案化的硬式罩幕層110，其中罩幕結構156不覆蓋於第3F圖之連接圖案110v1。在罩幕結構156圖案化之後，作為後續蝕刻圖案化的硬式罩幕層110的蝕刻罩幕。罩幕結構156為多層阻劑結構。舉例來說，多層阻劑結構為三層阻劑結構且可包括底部層150、中間層152以及頂部圖案層154。
底部層150可作為一平坦層而在第2F、4F圖所示的結構上方形成一實質上平坦的上表面。底部層150可為一旋塗碳（spin on carbon，SOC）層或由其他具有抗反射特性的材料。中間層152可對上方的頂部圖案層154提供硬式罩幕特性，且中間層152的材料可包括氧化矽、氮化矽、碳氧化矽或其他合適的罩幕材料。另外，頂部圖案層154具有第七條形圖案154a相似於且對應於作為選擇閘極圖案的第一條形圖案110a1，如第2F圖所示。第七條形圖案154a露出記憶體單元區R1中待形成字元線區（未繪示），且作為一蝕刻阻擋區以防止其下方的選擇閘極圖案在後續蝕刻期間受到蝕刻。如此一來，可維持選擇閘極圖案（即，第一條形圖案110a1）的線寬不變。對應於週邊拾取區R2的頂部圖案層154具有大片的無圖案154b（如第4F圖所示），用以保留第三條形圖案110x1以及第四條形圖案110y1所定義之圖案。頂部圖案層154可包括一光阻材料且可透過微影製程形成。
接下來，參照第2G、3G、4G圖，利用留下的間隔層140a以及多層阻劑結構156作為一蝕刻罩幕，對圖案化的硬式罩幕層110進行蝕刻而露出下方目標層102的上表面。再次圖案化的硬式罩幕層110於其內形成一第三圖案。在進行蝕刻之後，去除留下的底部層150、中間層152及頂部圖案層154。
第三圖案包括對應於記憶體單元區R1的第五條形圖案110a3（即，字元線圖案）及先前形成的第一條形圖案110a1（即，選擇閘極圖案），如第2G圖所示。第五條形圖案110a3的線寬實質上由間隔層140a的寬度所決定，而間隔層140a的寬度則由間隔材料襯層140的厚度所控制。第三圖案也包括對應於週邊拾取區R2的第六條形圖案110v2（如第3G圖所示）、第三條形圖案110x1以及第四條形圖案110y1（如第4G圖所示）。第六條形圖案110v2用以將第三條形圖案110x1以及第四條形圖案110y1連接至記憶裝置之字元線，其中第三條形圖案110x1以及第四條形圖案110y1一同構成拾取電極圖案。
如第2F、2G圖所示，硬式罩幕層110內已先行定義出選擇閘極圖案。因此，利用第七條形圖案154a作為一蝕刻罩幕對硬式罩幕層110進行蝕刻之後，即使第七條形圖案154a與下方的間隔層140a之間發生疊對偏移，作為選擇閘極圖案的第一條形圖案110a1的第一線寬W1仍維持不變。先行定義出選擇閘極圖案可在後續製程中有效增加疊對容許度。
如第3F及3G圖所示，硬式罩幕層110於記憶體單元區R1的基板100上形成選擇閘極圖案（即，第一條形圖案110a1）期間，於週邊拾取區R2的基板100上同時形成連接圖案110v1。因此，利用間隔層140a作為一蝕刻罩幕對硬式罩幕層110進行蝕刻之後，第六條形圖案110v2之第二線寬W2實質上相等於間隔層140a的寬度。
如第4F及4G圖所示，硬式罩幕層110內之第三條形圖案110x1以及第四條形圖案110y1已先行定義了拾取電極圖案，因此，利用大片的無圖案154b作為一蝕刻罩幕對硬式罩幕層110進行蝕刻之後，即使無圖案154b與下方的間隔層140a之間發生疊對偏移，作為拾取電極圖案之第三條形圖案110x1以及第四條形圖案110y1之第三線寬W3仍維持不變。先行定義出拾取電極圖案可在後續製程中有效增加疊對容許度。
請參照第5圖，其為用於製造記憶裝置的罩幕結構156的平面示意圖。第5圖所示之罩幕結構156，係對應第2F、3F、4F圖所示之罩幕結構156。如第5圖所示，罩幕結構156係覆蓋具有第三線寬W3之第三條形圖案110x1以及第四條形圖案110y1以及第一條形圖案110a1，並且暴露第二條形圖案110a2以及連接圖案110v1。
接下來，參照第2H、3H、4H圖，將圖案化的硬式罩幕層110內的第三圖案轉移至目標層102內。利用具有第三圖案的硬式罩幕層110作為一蝕刻罩幕，對目標層102進行蝕刻，以在目標層102內形成第三圖案。
在進行上述蝕刻之後，在記憶體單元區R1的基板100上形成了具有目標線寬（即，第一線寬Ｗ1）的選擇閘極結構102a1以及具有目標線寬的複數個字元線結構102a2，如第2H圖所示。在週邊拾取區R2的基板100上形成拾取電極結構，其包括複數個拾取電極條，且每一拾取電極條包括一延伸部102v2（如第3H圖所示）以及一主體部102z（如第4H圖所示），其中主體部102z係由具有第三線寬W3之第三條形圖案110x1以及第四條形圖案110y1所定義。
請參照第6圖，其為用於製造記憶裝置的目標層102的平面示意圖。第6圖之目標層102係使用第2A-2H、3A-3H、4A-4H圖所示之方法製造而成。如第6圖所示，拾取電極條平行於第一方向（例如，Y方向），且沿不同於第一方向的第二方向（例如，X方向）排列於基板100上。為了簡化圖式，第6圖僅繪示出上下對稱的兩組拾取電極結構，且每組拾取電極結構包括了十個拾取電極條。然而，可理解的是拾取電極條的數量取決於設計需求而未侷限於第6圖所示的實施例。
每一拾取電極條包括延伸部102v2以及主體部102z。主體部102z位於週邊拾取區R2，而延伸部102v2自主體部102z延伸至記憶體單元區R1之字元線結構102a2。延伸部102v2的寬度（其實質上相等於第六條形圖案110v2的第二線寬W2）小於主體部102z的寬度（其實質上相等於第三條形圖案110x1以及第四條形圖案110y1的第三線寬W3），且延伸部102v2具有一側壁表面103切齊於主體部102z的一側壁表面105。
為了簡化說明拾取電極結構的配置，此處僅以沿第二方向依序排列的第一拾取電極條101a、第二拾取電極條101b、第三拾取電極條101c以及第四拾取電極條101d作為示例。在此示例中，第一拾取電極條101a之主體部102z以及第二拾取電極條101b之主體部102z具有相同的第一長度L1，第三拾取電極條101c之主體部102z以及第四拾取電極條101d之主體部102z具有相同的第二長度L2，其中第一長度L1大於（或等於）第二長度L2。
第一拾取電極條101a與第二拾取電極條101b彼此對稱排列，並且第三拾取電極條101c與第四拾取電極條101d彼此對稱排列。另外，第二拾取電極條101b實質上與第三拾取電極條101c彼此對稱排列。再者，第一拾取電極條101a、第二拾取電極條101b、第三拾取電極條101c以及第四拾取電極條101d皆具有第三寬度W3。
第一拾取電極條101a的延伸部102v2與第二拾取電極條101b的延伸部102v2之間隔開的第一距離d1大於第一拾取電極條101a的主體部102z與第二拾取電極條101b的主體部102z之間隔開的第二距離d2。第三拾取電極條101c的延伸部102v2與第四拾取電極條101d的延伸部102v2之間隔開的第三距離d3大於第三拾取電極條101c的主體部102z與第四拾取電極條101d的主體部102z之間隔開的第四距離d4。
第二拾取電極條101b的延伸部102v2與第三拾取電極條101c的延伸部102v2之間隔開的第五距離d5實質上等於第二拾取電極條101b的主體部102z與第三拾取電極條101c的主體部102z之間隔開的第六距離d6，其中第二距離d2實質上等於第四距離d4以及第六距離d6。
由於在去除圖案化的犧牲材料層（犧牲材料層）之前先行分別於記憶體單元區以及週邊拾取區定義出選擇閘極圖案以及叉子形圖案，因此可有效增加疊對容許度。當選擇閘極圖案以及叉子形圖案的目標線寬隨記憶裝置尺寸縮小而縮小時，仍可採用原先的微影製程而無需採用高解析度的微影製程，進而避免製造成本的增加。
進行蝕刻之前利用微影製程於週邊拾取區先行形成複數叉子形圖案作為蝕刻阻擋層。因此，在利用叉子形圖案之第三條形圖案以及第四條形圖案定義拾取電極圖案之後，使得拾取電極圖案的主體部可維持目標線寬而不受多層阻劑結構與拾取電極圖案之疊對偏移的影響。如此一來，拾取電極條的主體部的線寬一致且大於延伸部的線寬而具有船槳（paddle）外型，因此可輕易地於拾取電極條的主體部上方形成接點。亦即，接點與拾取電極條之間可具有穩健牢靠的電性連接，進而增加記憶裝置的良率及可靠度。
雖然本揭露的實施例已揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:基板
101a:第一拾取電極條
101b:第二拾取電極條
101c:第三拾取電極條
101d:第四拾取電極條
102:目標層
102a1:選擇閘極結構
102a2:字元線結構
102v2:延伸部
102z:主體部
103,105:側壁表面
110,130:硬式罩幕層
110a1,120a1,130a1,132a1:第一條形圖案
110a2,120a2,130a2,132a2:第二條形圖案
110v1,120v1,130v1,132v:連接圖案
110x1,120x1,130x1,132x:第三條形圖案
110y1,120y1,130y1,132y:第四條形圖案
110a3:第五條形圖案
110v2:第六條形圖案
120:犧牲材料層
120a3,130a3:修整後第一條形圖案
120a4,130a4:修整後第二條形圖案
120v2,130v2:修整後連接圖案
120x2,130x2:修整後第三條形圖案
120y2,130y2:修整後第四條形圖案
132:罩幕圖案層
132b:叉子形圖案
140:間隔材料襯層
140a:間隔層
150:底部層
152:中間層
154:頂部圖案層
154a:第七條形圖案
156:多層阻劑結構
d1:第一距離
d2:第二距離
d3:第三距離
d4:第四距離
d5:第五距離
d6:第六距離
L1:第一長度
L2:第二長度
R1:記憶體單元區
R2:週邊拾取區
W1:第一線寬
W2:第二線寬
W3:第三線寬
第1圖係根據本發明之一實施例用於製造記憶裝置的罩幕圖案層的平面示意圖； 第2A至2H圖、第3A至3H圖及第4A至4H圖係根據本發明之不同實施例之記憶裝置於各個製造階段的剖面示意圖，其中第2A圖為沿第1圖中I-I’線的剖面示意圖，第3A圖為沿第1圖中II-II’線的剖面示意圖，第4A圖為沿第1圖中III-III’線的剖面示意圖； 第5圖係根據本發明之一實施例用於製造記憶裝置的罩幕結構的平面示意圖；以及 第6圖係根據本發明之一實施例用於製造記憶裝置的目標層的平面示意圖。
100:基板
132a1:第一條形圖案
132a2:第二條形圖案
132b:叉子形圖案
132v:連接圖案
132x:第三條形圖案
132y:第四條形圖案
132:罩幕圖案層
132b:叉子形圖案
R1:記憶體單元區
R2:週邊拾取區

Claims (10)

  1. 一種記憶裝置的拾取結構，包括： 一基板，具有一記憶體單元區及與其相鄰的一週邊拾取區；以及 複數個拾取電極條平行於一第一方向，且沿不同於上述第一方向的一第二方向延伸且排列於上述基板上，其中每一拾取電極條包括： 一主體部，位於上述週邊拾取區，其中上述主體部係由一第   一罩幕層之複數叉子形圖案所定義；以及 一延伸部，自上述主體部延伸至上述記憶體單元區，其中上述延伸部具有一寬度小於上述主體部之一寬度，且上述延伸部具有一側壁表面切齊於上述主體部的一側壁表面。
  2. 如請求項1所述之記憶裝置的拾取結構，其中上述音叉形圖案之每一者包括一第一條形圖案、一第二條形圖案以及一連接圖案，上述第一條形圖案以及上述第二條形圖案平行於上述第一方向且沿上述第二方向延伸，上述連接圖案用以連接上述第一條形圖案以及上述第二條形圖案，其中上述第一條形圖案以及上述第二條形圖案用以定義上述主體部，其中一多層阻劑結構覆蓋於上述第一條形圖案以及上述第二條形圖案，用以利用上述連接圖案而形成連接至上述主體部之上述延伸部，其中上述第一條形圖案以及上述第二條形圖案形成上述主體部。
  3. 如請求項1所述之記憶裝置的拾取結構，其中上述拾取電極條至少包括沿上述第二方向依序排列的一第一拾取電極條、一第二拾取電極條、一第三拾取電極條以及一第四拾取電極條，且其中上述拾取電極條的上述主體部具有相同的寬度，其中上述叉子形圖案之一者定義了上述第一拾取電極條以及上述第二拾取電極條，上述叉子形圖案之另一者定義了上述第三拾取電極以及上述第四拾取電極，其中上述第一拾取電極條與上述第二拾取電極條彼此對稱排列，且上述第三拾取電極條與上述第四拾取電極條彼此對稱排列，其中上述第一拾取電極條之上述延伸部與上述第二拾取電極條之上述延伸部隔開一第一距離，且上述第一拾取電極條之上述主體部與上述第二拾取電極條之上述主體部隔開一第二距離，且其中上述第一距離大於上述第二距離。
  4. 如請求項3所述之記憶裝置的拾取結構，其中上述第三拾取電極條的上述延伸部與上述第四拾取電極條的上述延伸部隔開一第三距離，且上述第三拾取電極條的上述主體部與上述第四拾取電極條的上述主體部隔開一第四距離，且其中上述第三距離大於上述第四距離以及上述第二距離，其中上述第二拾取電極條之上述延伸部與上述第三拾取電極條之上述延伸部隔開一第三距離，且上述第二拾取電極條之上述主體部與上述第三拾取電極條之上述主體部隔開一第四距離，且其中上述第三距離等於上述第四距離以及上述第二距離。
  5. 如請請求項1所述之記憶裝置的拾取結構，其中上述拾取電極條至少包括沿上述第二方向依序排列的一第一拾取電極條、一第二拾取電極條、一第三拾取電極條及一第四拾取電極條，且其中上述第一拾取電極條的上述主體部以及上述第二拾取電極條的上述主體部具有一第一長度，上述第三拾取電極條的上述主體部以及上述第四拾取電極條的上述主體部具有一第二長度，其中上述第一長度大於上述第二長度。
  6. 一種記憶裝置之製造方法，包括： 提供一基板； 依序形成一第一罩幕層、一犧牲材料層以及一第二罩幕層於上述基板以上，上述基板具有一記憶體單元區及與其相鄰的一週邊拾取區； 形成一第一圖案及一第二圖案於上述第二罩幕層內，其中上述第一圖案對應於上述記憶體單元區且包括彼此平行排列之複數個第一條形圖案以及複數個第二條形圖案，而上述第二圖案對應於上述週邊拾取區且包括連接至上述複數個第二條形圖案之複數叉子形圖案，其中上述叉子形圖案包括一第三條形圖案、一第四條形圖案以及一連接圖案，上述第三條形圖案以及上述第四條形圖案平行於一第一方向，上述連接圖案用以連接上述第三條形圖案以及上述第四條形圖案； 將上述第二罩幕層的上述第一圖案及上述第二圖案轉移至上述犧牲材料層，使得上述犧牲材料層具有上述第一條形圖案、上述第二條形圖案以及上述叉子形圖案； 去除具有上述第一圖案及上述第二圖案的上述第二罩幕層； 形成複數個間隔層於上述第一罩幕層上，使上述犧牲材料層的每一上述第一條形圖案的兩相對側壁上以及每一上述第二條形圖案的兩相對側壁上具有一對應的間隔層； 利用上述犧牲材料層及上述間隔層作為一蝕刻罩幕，對上述第一罩幕層進行一第一蝕刻； 在上述第一蝕刻之後，去除上述犧牲材料層，並留下上述間隔層；以及 利用上述間隔層作為一蝕刻罩幕，對上述第一罩幕層進行一第二蝕刻，使上述第一罩幕層具有一第三圖案。
  7. 如請求項6所述之記憶裝置之製造方法，更包括： 在上述第二蝕刻之前，形成一多層阻劑結構於上述基板上，並覆蓋上述間隔層以及上述第一罩幕層之上，使上述第二蝕刻進行期間，利用上述間隔層及上述多層阻劑結構作為一蝕刻罩幕，其中上述多層阻劑結構更覆蓋於上述第一條形圖案、上述第三條形圖案以及上述第四條形圖案之上述間隔層以及上述第一罩幕層之上，使得上述第二蝕刻進行期間移除上述連接圖案。
  8. 如請求項7所述之記憶裝置之製造方法，更包括： 在依序形成上述第一罩幕層、上述犧牲材料層以及上述第二罩幕層之前，形成一目標層於上述基板上；以及 在形成上述第三圖案之後，將上述第三圖案轉移至上述目標層內。
  9. 如請求項8所述之記憶裝置之製造方法，其中將上述第三圖案轉移至上述目標層內之後，對應於上述週邊拾取區的上述目標層形成平行於一第一方向的複數個拾取電極條，且上述拾取電極條沿不同於上述第一方向的一第二方向排列於上述基板上，且其中每一拾取電極條包括： 一主體部，位於上述週邊拾取區，其中上述主體部係由上述第三條形圖案以及上述第四條形圖案所定義；以及 一延伸部，自上述主體部延伸至上述記憶體單元區，其中上述延伸部具有一寬度小於上述主體部的一寬度，且上述延伸部具有一側壁表面切齊於上述主體部的一側壁表面，其中上述延伸部係由蝕刻上述連結圖案所形成。
  10. 如請求項9所述之記憶裝置之製造方法，其中上述拾取電極條的上述主體部具有相同的寬度，其中上述拾取電極條至少包括沿上述第二方向依序排列的一第一拾取電極條、一第二拾取電極條、一第三拾取電極條及一第四拾取電極條，且上述第一拾取電極條的上述主體部以及上述第二拾取電極條的上述主體部具有一第一長度，上述第三拾取電極條的上述主體部以及上述第四拾取電極條的上述主體部具有一第二長度，其中上述第一長度大於上述第二長度。
TW110127186A 2021-07-23 2021-07-23 記憶裝置之拾取結構及其製造方法 TWI776604B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110127186A TWI776604B (zh) 2021-07-23 2021-07-23 記憶裝置之拾取結構及其製造方法
US17/751,130 US20230022941A1 (en) 2021-07-23 2022-05-23 Pick-up structure for memory device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110127186A TWI776604B (zh) 2021-07-23 2021-07-23 記憶裝置之拾取結構及其製造方法

Publications (2)

Publication Number Publication Date
TWI776604B true TWI776604B (zh) 2022-09-01
TW202306046A TW202306046A (zh) 2023-02-01

Family

ID=84957960

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110127186A TWI776604B (zh) 2021-07-23 2021-07-23 記憶裝置之拾取結構及其製造方法

Country Status (2)

Country Link
US (1) US20230022941A1 (zh)
TW (1) TWI776604B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179152A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20170236746A1 (en) * 2016-02-16 2017-08-17 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US20200144308A1 (en) * 2017-06-27 2020-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179152A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20170236746A1 (en) * 2016-02-16 2017-08-17 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US20200144308A1 (en) * 2017-06-27 2020-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
US20230022941A1 (en) 2023-01-26
TW202306046A (zh) 2023-02-01

Similar Documents

Publication Publication Date Title
KR100869741B1 (ko) 나선형 인덕터
US8110340B2 (en) Method of forming a pattern of a semiconductor device
KR20110063204A (ko) 반도체 소자 및 그의 형성 방법
US20140042626A1 (en) Method of fabricating semiconductor device and the semiconductor device
TWI447814B (zh) 半導體裝置中凹入閘極之製造方法
KR101095828B1 (ko) 반도체 소자의 형성 방법
US7615815B2 (en) Cell region layout of semiconductor device and method of forming contact pad using the same
TWI765643B (zh) 記憶體元件及其製造方法
JP2003023108A (ja) 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法
KR100827509B1 (ko) 반도체 소자의 형성 방법
TWI776604B (zh) 記憶裝置之拾取結構及其製造方法
KR100386109B1 (ko) 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그제조방법
US6562682B1 (en) Method for forming gate
US7785997B2 (en) Method for fabricating semiconductor device
TWI692018B (zh) 半導體結構及其形成方法
TWI469269B (zh) 嵌入式快閃記憶體之字元線的製造方法
TWI451533B (zh) 嵌入式快閃記憶體的製造方法
TWI827324B (zh) 記憶裝置的拾取結構及記憶裝置之製造方法
CN115715087A (zh) 存储装置的拾取结构及其制造方法
JP3172998B2 (ja) 半導体装置及びその製造方法
KR100529391B1 (ko) 반도체 메모리 장치 및 그 제조 방법
TWI473205B (zh) 接觸窗開口的形成方法
TWI506754B (zh) 積體電路圖案及方法
KR100289661B1 (ko) 반도체 소자의 제조방법
CN113611702B (zh) 半导体存储装置及半导体装置的形成方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent