TWI692018B

TWI692018B - 半導體結構及其形成方法

Info

Publication number: TWI692018B
Application number: TW108113943A
Authority: TW
Inventors: 楊金成
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-04-22
Filing date: 2019-04-22
Publication date: 2020-04-21
Also published as: TW202040659A

Abstract

用於形成階梯結構的參考標記沿著3D記憶體結構的狹縫區域設置，並且3D記憶體結構中的狹縫是配置在上述狹縫區域上。在階梯區域中，通過蝕刻堆疊結構中最上面的具有介電層和犧牲層的一對堆疊層來形成參考標記。

Description

半導體結構及其形成方法

本發明是有關於一種高密度積體電路元件，尤其涉及一系列蝕刻罩幕的對準方法和用於其中的半導體結構。

在記憶體元件的製造中，如何形成一系列大尺寸的光阻圖案是具有挑戰性的，因為在線上SEM（掃描電子顯微鏡）下無法觀察到大尺寸光阻圖案的相對兩邊。也就是說，在線上SEM下僅可以觀察到大尺寸光阻圖案的相對兩邊中的其中一邊。因此，難以直接測量大尺寸光阻圖案的尺寸和位置，以相應地調整光阻圖案的形成參數。因此，當必須測量如此大尺寸的光阻圖案時，製造商可能需要從生產線上移開晶片並使用專用設備來測量之。

本發明的目的之一為提供一種形成半導體結構的方法。在此方法中會使用到大尺寸的光阻圖案。

上述方法包括下述步驟。在具有陣列區域和階梯區域的基底上形成包括具有多對堆疊層之堆疊結構，其中每對所述堆疊層具有介電層和位於介電層下方的犧牲層。沿著預定要形成狹縫的狹縫區域，分別在多個目標位置處蝕刻位在最上方的一對所述堆疊層以形成參考標記。接著，執行第一蝕刻和修整的循環。

第一蝕刻和修整的循環包括下述步驟。在所述基底上形成第一光阻圖案，以暴露出位在最外側的參考標記。蝕刻被所述第一光阻圖案暴露之位於最上方的一對所述堆疊層。修整所述第一光阻圖案，將所述第一光阻圖案的邊界退回預定距離，以暴露位在先前暴露的所述參考標記旁邊的下一個所述參考標記。重複所述蝕刻步驟和所述修整步驟數次。去除剩下的所述第一光阻圖案。

然後，蝕刻位於所述狹縫區域上的所述堆疊結構，直到暴露出所述基底，以形成狹縫。

在一些實施例中，所述參考標記的寬度大於所述狹縫的寬度。

在另一些實施例中，位在所述陣列區域中的所述狹縫具有第一寬度，位在所述階梯區域中的所述狹縫具有第二寬度，且所述第一寬度小於所述第二寬度。

在又一些實施例中，還包括執行第二蝕刻和修整的循環，其包括下述步驟。在所述基底上形成第二光阻圖案，其中所述第二光阻圖案暴露出位在先前被所述第一光阻暴露的多個所述參考標記與位在其旁邊的下一個所述參考標記。蝕刻被所述第二光阻圖案暴露出來的位於最上方的一對所述堆疊層。修整所述第二光阻圖案，將所述第二光阻圖案的邊界退回所述的預定距離，以暴露位在先前暴露的所述參考標記旁邊的下一個所述參考標記。重複所述蝕刻步驟和所述修整步驟數次。去除剩下的所述第二光阻圖案。

在再一些實施例中，在形成所述多個狹縫之前，還包括在所述堆疊結構中形成多個垂直通道柱體。

在又一些實施例中，還包括去除位在所述堆疊結構中被所述狹縫所暴露的所述犧牲層，以在相鄰的所述介電層之間形成間隙。然後，在所述多個間隙中形成多個導電層。

在又一些實施例中，還包括在形成所述多個導電層之後，分別在所述狹縫中依次形成絕緣襯層和導電插塞。

在又一些實施例中，還包括形成多個字元線接點以連接所述階梯結構中的每個所述階梯之位於最上方的所述導電層。

另外，本發明還提供一種半導體結構。在此半導體結構中，具有堆疊結構、多個狹縫和多個參考標記。所述堆疊結構位在具有陣列區域和階梯區域的基底上。所述堆疊結構包括多對堆疊層，其中每對所述堆疊層具有介電層和位於介電層下方的導電層，且位在所述階梯區域上之所述堆疊結構具有階梯結構。所述多個狹縫係位在所述堆疊結構中以暴露出所述基底，且穿越所述陣列區域和所述階梯區域。所述多個參考標記，係沿著所述階梯結構中之所述狹縫的至少一側設置。

在一些實施例中，所述多個參考標記是設置在所述階梯結構之位於最上方的所述介電層和位於最上方的所述導電層中的開口。

在另一些實施例中，所述多個參考標記設置在所述階梯結構的每個階梯上。

在再一些實施例中，所述多個參考標記設置在所述階梯結構中相鄰兩個所述狹縫間的每個區域上。

本發明還提供另一種半導體結構。在此半導體結構中，具有堆疊結構和多個狹縫。所述堆疊結構位在具有陣列區域和階梯區域的基底上。所述堆疊結構包括多對堆疊層，其中每對所述堆疊層具有介電層和位於介電層下方的導電層，且位在所述階梯區域上之所述堆疊結構具有階梯結構。所述多個狹縫係位在所述堆疊結構中以暴露出所述基底，其中位於所述陣列區域中的狹縫具有第一寬度，位於所述階梯區域中的狹縫具有第二寬度，且所述第一寬度小於所述第二寬度。

基於上述，可知在形成大尺寸光阻圖案之前會先形成參考標記。因此，在線上SEM的觀察下，雖然只能觀察到大尺寸光阻圖案的相對兩邊中的其中一邊，但仍然可以測量大尺寸光阻圖案的位置和尺寸，以確定是否需要調整相關的製程參數。

此外，由於參考標記是沿著狹縫區域設置，階梯區域中的狹縫寬度可以選擇比參考標記的寬度更寬或更窄。如果狹縫的寬度小於參考標記的寬度，則參考標記可以沿著狹縫的至少一側留下以用於任何其他可能的目的。如果狹縫的寬度大於參考標記的寬度，則可以完全去除參考標記而不會留下痕跡。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

為了更完整地理解本發明，請參考以下實施例和附圖，但是本發明可有許多不同的實施方式，並且不應該被解釋為侷限於這裡所闡述的實施方案。為了便於理解，在以下描述中，相同元件將由相同的參考標號表示。在附圖中，為了清楚起見，元件及其相對尺寸可能未按比例繪製。

3D NAND記憶體的一個重要部分是如何存取字元線。這是通過一種可以暴露每個字元線的特別階梯結構設計所完成的，此結構設計讓階梯結構中每個階梯都可以形成電連接結構。在形成階梯結構的過程中，需要接連地使用好幾個不同尺寸的光阻圖案來做為蝕刻罩幕，此乃因為光阻圖案的高度是有限的。在形成一個光阻圖案後，需重複進行好幾個蝕刻和修整的循環以形成階梯結構中的多個階梯，因此光阻圖案的高度會不斷減少。一旦光阻圖案的高度不足以應付接續的蝕刻步驟後，就必須移除此光阻圖案，並且根據製程的要求而形成尺寸更大或更小的新光阻圖案。

圖1顯示用於形成3D記憶體的階梯結構中之多個光阻圖案的俯視圖。在圖1中，陣列區域110設置在晶片100的中間區域上，階梯面積120通常設置在陣列區域110的任意相對兩側，例如設置在圖1中陣列區域110的右側和左側。在階梯結構的製程中，需要使用好幾個光阻圖案130（例如圖1中所示的光阻圖案131-136）。每個光阻圖案130都需完全覆蓋陣列區域110。由於陣列區域110具有大尺寸，因此光阻圖案130也需是大尺寸。所以，在線上SEM下不能直接觀察到光阻圖案130的相對兩邊，以獲得光阻圖案130的位置和尺寸，使得後續難以執行製程參數的調整和控制。

圖2A-2F是根據本發明一些實施例之一種3D記憶體階梯結構之蝕刻和修整製程之簡化後的截面結構流程示意圖。在圖2A中，先在基底200上形成具有多個介電層210（例如圖2A中所示的介電層211-218）和多個犧牲層220（例如圖2A中所示的犧牲層221-227）交替堆疊的堆疊結構。其中一對介電層210和位在其下的犧牲層220構成一個堆疊層。介電層210的厚度通常比犧牲層220的厚度薄。介電層210的厚度可以是250-350 Å，例如約300 Å。犧牲層220的厚度例如可為300-500 Å，例如400 Å。介電層210的材料例如可為氧化矽，犧牲層220的材料例如可為氮化矽。

然後，分別通過蝕刻位於最上方之由一對介電層210（例如圖2A中的介電層218）和犧牲層220（例如圖2A中的犧牲層227）所組成的堆疊層，形成多個參考標記230（例如圖2A中所示的參考標記231-236）。亦即，在目標位置240（例如圖2A中所示的目標位置241-246）之位於最上方的一對介電層210和犧牲層220中形成開口230。因此，參考標記230位於最上方一對的介電層210（例如圖2A中的介電層218）和犧牲層220（例如圖2A中的犧牲層227）之中。接下來，形成具有第一高度H1的第一光阻圖案250a，以使邊界255位於參考標記231和232之間的第一位置261處，例如位於參考標記231和232之間的中間位置處。第一光阻圖案250a的形成方法包括在基底200上旋塗光阻材料，然後對光阻材料進行微影製程。

在圖2B中，由第一光阻圖案250a暴露（或未覆蓋）的且至少位於最上方的一對介電層210和犧牲層220會被蝕刻。依次蝕刻暴露之位於最上方的一對介電層217和其下的犧牲層226以形成第一階梯271。在參考標記231中，上層是介電層217。因此，參考標記231中暴露的介電層217和下面的犧牲層226也會和位在參考標記231外的介電層218和其下的犧牲層227同時被蝕刻。因此，參考標記231會下降到下一對介電層217和位於其下的犧牲層226之中。其餘的參考標記232-236被第一光阻圖案250a覆蓋，因此不受影響。

在圖2C中，執行光阻修整製程。通過等向性蝕刻以修整第一光阻圖案250a以使邊界255從第一位置261退回到參考標記232和233之間的第二位置262，例如參考標記232和233之間的中間位置，並且高度會從第一高度H1減小到第二高度H2，而獲得第二光阻圖案250b。第一位置261和第二位置262之間的距離是第一階梯寬度W1。

在圖2D中，再次重複圖2B中執行的蝕刻製程，因此不再贅述相關細節。因此，再次蝕刻暴露的介電層210和位於其下的犧牲層220以形成具有第一階梯寬度W1的第二階梯272。同時，第一階梯271中暴露的參考標記231和第二階梯272中暴露的參考標記232都分別下降到介電層216和下面的犧牲層225以及介電層217和下面的犧牲層226之中。

在圖2E中，再次重複圖2C中執行的修整製程，因此不再贅述相關細節。所以，第二光阻圖案250b的邊界255在參考標記233和234之間退回到第三位置263，並且第二光阻圖案250b的第二高度H2減小到第三高度H3以獲得第三光阻圖案250c。第二位置262和第三位置263之間的距離是第二階梯寬度W2。根據階梯結構設計的要求，第二階梯寬度W2與第一階梯寬度W1可以相同或不同。

接著，重複圖2B中的蝕刻製程和圖2C中的修整製程幾次。例如，當光阻圖案的剩餘高度不足以再被用做為蝕刻罩幕時，可以去除剩餘的光阻圖案，並再次形成另一個新的光阻圖案以重複圖2B中的蝕刻製程和圖2C中的修剪製程，直到設計或要求的階梯結構完成為止。可能獲得的階梯結構如圖2F所示。在圖2F中，可以看出每一個參考標記231-236分別位於第一階梯271至第六階梯276中。因此，可以監測初始光阻圖案的位置和各個階段的光阻圖案的尺寸。

為了避免干擾現有設計和3D記憶體的製程，上面的參考標記可以設置在狹縫區域上，狹縫區域位在3D記憶體的陣列區域和階梯區域上，且預定要在其上形成狹縫。因此，根據本發明的一些實施例，在圖2G中顯示整合參考標記製程之3D記憶體的製程流程圖。

圖2G是根據本發明一些實施例之一種3D記憶體的簡化流程圖。下面為圖2G的一些簡要敘述。在圖2G的步驟410中，在具有陣列區域和階梯區域的基底（例如圖2A的基底200）上形成堆疊結構，其包括多個具有由一對介電層（例如圖2A階梯區域中的介電層210）和犧牲層（例如圖2A階梯區域中的犧牲層220）所組成的堆疊層。在每個堆疊層中，犧牲層位於介電層的下方。在步驟420中，在位於最上方的堆疊層（例如圖2A的介電層218和犧牲層227）中，分別在沿著預定要形成狹縫之狹縫區域的多個目標位置（例如圖2A的目標位置240）上形成參考標記（例如圖2A的參考標記230）。參考標記是通過蝕刻位於最上方的堆疊層所形成。接下來，在步驟430-438中執行第一蝕刻修整循環。在步驟430中，在基底上形成第一光阻圖案（例如圖2A中的光阻圖案250a），其中最外面的參考標記（例如圖2A中的參考標記241）由第一光阻圖案所暴露。在步驟432中，蝕刻由第一光阻圖案暴露的位於最上方的堆疊層（如圖2B中所示）。在步驟434中，通過等向性蝕刻第一光阻圖案來修整第一光阻圖案，以使第一光阻圖案的邊界退回預定距離（如圖2C中的寬度W1）或者暴露出位於之前暴露的參考標記（如圖2C中的參考標記231）旁邊的下一個參考標記（例如圖2C中的參考標記232）。在步驟436中，重複蝕刻步驟432和修整步驟434幾次後以形成階梯，例如直到第一光阻圖案的剩餘部分的厚度不足以用在下一個蝕刻步驟（如圖2D-2E）之中。在步驟438中，移除剩餘的第一光阻圖案。

如果需要，可以執行第二蝕刻和修整的循環，先在基底上形成第二光阻圖案，來增加3D記憶體的階梯結構中的階梯數量。在第二蝕刻和修整的循環中所執行的步驟類似於在第一蝕刻和修整的循環中所執行的步驟430-438，因此自圖2G的流程圖中省略。例如，與步驟430類似，在基底上先形成第二光阻圖案，並且通過第二光阻圖案暴露先前已暴露之參考標記旁邊的參考標記。與步驟432類似，蝕刻由第二光阻圖案暴露之位於最上方的一對堆疊層。與步驟434類似，通過等向性蝕刻第二光阻圖案以修整第二光阻圖案，使第二光阻圖案的邊界後退預定距離，或者暴露出位在先前暴露的參考標記旁邊的參考標記。與步驟436類似，重複蝕刻步驟和修整步驟好幾次，例如直到第二光阻的剩餘厚度不足以用於下一蝕刻步驟之中。與步驟438類似，移除第二光阻圖案的剩餘部分。在階梯結構中形成足夠數量的階梯後，執行步驟440。

在步驟440中，在形成多個狹縫之前，先在堆疊結構中形成多個垂直通道柱體。在步驟450中，通過在狹縫區域上蝕刻堆疊結構形成多個狹縫，以暴露出基底。在步驟460中，移除由狹縫所暴露出之堆疊結構中的多個犧牲層，以在相鄰介電層之間形成間隙。在步驟470中，導電層填滿由犧牲層所留下的間隙，因此導電層和介電層交替堆疊在狹縫的兩側。在步驟480中，分別在多個狹縫的側壁上形成絕緣襯層。在步驟490中，在絕緣襯層上形成導電插塞，以填滿狹縫。

以下是一些範例，以顯示上述參考標記的可能分佈。

圖3A是根據本發明第一實施例的3D記憶體佈局設計中參考標記的分佈位置俯視圖，圖3B是根據第一實施例的3D記憶體的透視結構俯視圖。在圖3A所示的俯視圖中，右側是陣列區域310a，左側是階梯區域310b。在圖3A所示的佈局中，許多垂直通道柱體320設置在陣列區域310a和階梯區域310b中。在階梯區域310b中，多個階梯330係平行設置於陣列區域310a的邊緣。沿著每一個階梯330設置多個字元線接點340，以分別電連接階梯區域310b上每個階梯中位於最上方的導電層。另外，多個狹縫350平行設置在陣列區域310a中以將多個垂直通道柱體320分組，並延伸到階梯區域310b中以橫越每個階梯330。

在上述3D記憶體的現有佈局中，多個參考標記360是沿著每個狹縫350設置，並且也設置在每個階梯330上。請注意，參考標記360的設置方向為橫跨狹縫350。在圖3B所示的透視結構中，在通過蝕刻狹縫區域上剩餘的介電層210和犧牲層220（請同時參考圖2A-2F）以形成狹縫350之後，參考標記360可以僅留下位於狹縫350之外的部分360a。參考標記360的留下部分360a可以再做為其他製程所需的標記。隨後，在狹縫350中依序形成絕緣襯層352和導電插塞354。

圖4A是根據本發明第二實施例的3D記憶體佈局設計中參考標記的分佈位置俯視圖，圖4B是根據第二實施例的3D記憶體的透視結構俯視圖。在圖4A中，相同或相似的參考標號用於相同或相似的特徵或元件，因此不再贅述相關細節。圖3A和圖4A之間的差異在於陣列區域310a中的狹縫350a和階梯區域310b中的狹縫350b具有不同的寬度。圖4A的陣列區域310a中的狹縫350a的第一寬度與圖3A中的狹縫350的寬度相同，但卻增加了圖4A的階梯區域310b中的狹縫350b的第二寬度，以涵蓋整個參考標記360。也就是說，陣列區域310a中的狹縫350a的第一寬度小於或等於階梯區域310b中的狹縫350b的第二寬度。因此，在圖4B中，在蝕刻圖2A-2F中的剩餘介電層210和犧牲層220以形成狹縫350a和350b之後，參考標記360將被完全去除。隨後，在狹縫350中順序形成絕緣襯層352和導電插塞354。

在圖3A和4A中，參考標記360設置在階梯區域310b中的每個狹縫350（圖3A）或狹縫350b（圖4A）以及每個階梯330（圖3A和4A）之上。在一些其他實施例中，參考標記360可以僅設置在階梯區域310b中的一些狹縫350（圖3A）或狹縫350b（圖4A）上，和/或僅設置在其中的一些階梯330（圖3A和4A）上。圖5-6顯示了一些範例。在圖5中，參考標記360僅設置在其中一些狹縫350上。在圖6中，參考標記360僅設置在其中一些階梯330上。

基於上述，由於在形成大尺寸的光阻圖案之前形成參考標記，即使在線上SEM下只能觀察到大光阻圖案的相對兩邊中的一邊，仍然可以測量大光阻圖案的位置和尺寸，以確定是否需要對製程參數進行任何調整。

此外，由於參考標記形成在狹縫區域上，階梯區域中的狹縫寬度可以選擇為比參考標記的寬度更寬或更窄。如果狹縫的寬度小於參考標記的寬度，則參考標記可以沿著狹縫的至少一側留下，以再用於任何其他可能的目的。如果狹縫的寬度大於參考標記的寬度，則可以完全去除參考標記而不會留下痕跡。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:晶片

110:陣列區域

120:階梯面積

130-136:光阻圖案

200:基底

210-218:介電層

220-227:犧牲層

230-236:參考標記（開口）

240-246:目標位置

250a:第一光阻圖案

250b:第二光阻圖案

250c:第三光阻圖案

255:邊界

261:第一位置

262:第二位置

263:第三位置

271:第一階梯

272:第二階梯

273:第三階梯

274:第四階梯

275:第五階梯

276:第六階梯

310a:陣列區域

310b:階梯區域

320:通道柱體

330:階梯

340:字元線接點

350、350a、350b:狹縫

352:絕緣襯層

354:導電插塞

360:參考標記

360a:部分

410-490:步驟

H1:第一高度

H2:第二高度

H3:第三高度

W1:第一階梯寬度

W2:第二階梯寬度

圖1顯示用於形成3D記憶體的階梯結構中之多個光阻圖案的俯視圖。圖2A-2F是根據本發明一些實施例之一種3D記憶體階梯結構之蝕刻和修整製程之簡化後的截面結構流程示意圖。圖2G是根據本發明一些實施例之一種3D記憶體的簡化流程圖。圖3A是根據本發明第一實施例的3D記憶體佈局設計中參考標記的分佈位置俯視圖。圖3B是根據第一實施例的3D記憶體的透視結構俯視圖。圖4A是根據本發明第二實施例的3D記憶體佈局設計中參考標記的分佈位置俯視圖。圖4B是根據第二實施例的3D記憶體的透視結構俯視圖。圖5是根據本發明第三實施例的3D記憶體佈局設計中參考標記的分佈位置俯視圖。圖6是根據本發明第四實施例的3D記憶體佈局設計中參考標記的分佈位置俯視圖。

S410-S490:步驟

Claims

一種半導體結構，包括：堆疊結構，位在具有陣列區域和階梯區域的基底上，所述堆疊結構包括多對堆疊層，其中每對所述堆疊層具有介電層和位於介電層下方的導電層，且位在所述階梯區域上之所述堆疊結構具有階梯結構；多個狹縫，位在所述堆疊結構中以暴露出所述基底，且穿越所述陣列區域和所述階梯區域；以及多個參考標記，沿著且相鄰所述階梯結構中之所述狹縫的至少一側設置。
如請求項1所述的半導體結構，其中所述多個參考標記是設置在所述階梯結構之位於最上方的所述介電層和位於最上方的所述導電層中的開口。
如請求項1所述的半導體結構，其中所述多個參考標記設置在所述階梯結構的每個階梯上。
如請求項1所述的半導體結構，其中所述多個參考標記設置在所述階梯結構中相鄰兩個所述狹縫間的每個區域上。
一種半導體結構，包括：堆疊結構，位在具有陣列區域和階梯區域的基底上，所述堆疊結構包括多對堆疊層，其中每對所述堆疊層具有介電層和位於介電層下方的導電層，且位在所述階梯區域上之所述堆疊結構具有階梯結構；多個狹縫，位在所述堆疊結構之中以暴露出所述基底，其中位於所述陣列區域中的狹縫具有第一寬度，位於所述階梯區域中的狹縫具有第二寬度，且所述第一寬度小於所述第二寬度；以及多個參考標記，沿著所述階梯結構中之所述狹縫的至少一側且相鄰所述狹縫設置。
一種形成半導體結構的方法，包括：在具有陣列區域和階梯區域的基底上形成包括具有多對堆疊層之堆疊結構，其中每對所述堆疊層具有介電層和位於介電層下方的犧牲層；沿著預定要形成狹縫的狹縫區域，分別在多個目標位置處蝕刻位在最上方的一對所述堆疊層以形成參考標記；執行第一蝕刻和修整的循環，其包括：在所述基底上形成第一光阻圖案，以暴露出位在最外側的參考標記；蝕刻被所述第一光阻圖案暴露之位於最上方的一對所述堆疊層；修整所述第一光阻圖案，將所述第一光阻圖案的邊界退回預定距離，以暴露位在先前暴露的所述參考標記旁的下一個所述參考標記；重複所述蝕刻步驟和所述修整步驟數次；和去除剩下的所述第一光阻圖案；以及蝕刻位於所述狹縫區域上的所述堆疊結構，直到暴露出所述基底，以形成狹縫。
如請求項6所述的方法，其中所述參考標記的寬度大於所述狹縫的寬度。
如請求項6所述的方法，其中位在所述陣列區域中的所述狹縫具有第一寬度，位在所述階梯區域中的所述狹縫具有第二寬度，且所述第一寬度小於所述第二寬度。
如請求項6所述的方法，還包括執行第二蝕刻和修整的循環，其包括：在所述基底上形成第二光阻圖案，其中所述第二光阻圖案暴露出位在先前被所述第一光阻暴露的多個所述參考標記與位在其旁邊的下一個所述參考標記；蝕刻被所述第二光阻圖案暴露出來的位於最上方的一對所述堆疊層；修整所述第二光阻圖案，將所述第二光阻圖案的邊界退回所述的預定距離，以暴露位在先前暴露的所述參考標記旁邊的下一個所述參考標記；重複所述蝕刻步驟和所述修整步驟數次；以及去除剩下的所述第二光阻圖案。
如請求項6所述的方法，還包括在形成所述多個狹縫之前，在所述堆疊結構中形成多個垂直通道柱體。