KR101389518B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용하여 기본패턴들 사이에 짝수개의 삽입 패턴을 포함하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조방법은 반도체 기판 상에 횡방향으로 서로 이격된 제1기본패턴과 제2기본패턴 사이에 교호(交互)적으로 반복되는 제1삽입패턴과 제2삽입패턴으로 구성되는 삽입패턴을 형성함에 있어서, 제2기본패턴에 인접하는 제2삽입패턴 방향으로 부분 식각을 하는 단계나 차폐막 패턴을 형성하는 단계를 포함하여 짝수개의 삽입패턴을 형성하는 것을 특징으로 한다.
이중 패터닝, 기본패턴, 삽입패턴, 부분 식각, 차폐막 패턴

Description

반도체 소자의 제조방법{The methods of fabricating semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 단위 소자의 크기를 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴의 폭과 간격의 합인 피치(P, pitch)를 작게 하여야 한다. 최근, 소자 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라 반도체 소자 구현에 필요한 패턴, 특히 라인 앤드 스페이스 패턴(line and space pattern)을 형성하기 위한 포토 리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다.
상술한 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 이중 패터닝 기술을 이용한 미세 패턴 형성 방법이 제안되었다.
도 1a 내지 도 1e는 종래 기술에 의해 반도체 소자를 형성하는 방법을 도해한 단면도들이다.
도 1a를 참조하면, 기판(11) 상에 제1산화막(14)과 폴리실리콘막(15)을 순차적으로 적층한다. 기판(11)과 제1산화막(14) 사이에는 적절한 물질막이 더 형성될 수 있으며, 예를 들어, 기판(11) 상에 게이트 절연막(12)과 텅스텐막(13)이 순차적으로 형성될 수 있다.
폴리실리콘막(15) 상에는 포토레지스트막 패턴(16-1, 16-2, 16-3)이 형성된다. 좌측의 포토레지스트막 패턴(16-2)와 우측의 포토레지스트막 패턴(16-3) 사이에는 동일한 간격으로 이격된 제1피처사이즈(1f)의 폭을 가지는 포토레지스트막 패턴(16-1)이 형성된다.
예를 들어, 좌측의 포토레지스트막 패턴(16-2)은 GSL 라인에 대응하는 위치에 배치되고, 우측의 포토레지스트막 패턴(16-3)은 SSL 라인에 대응하는 위치에 배치되고, 중간의 포토레지스트막 패턴(16-1)은 워드 라인에 대응하는 위치에 배치된다.
포토레지스트막 패턴(16-1, 16-2, 16-3)은 각각 동일한 간격으로 이격되는데, 즉, 상기 제1피처 사이즈의 3배의 거리인 제3피처 사이즈(3f)만큼 이격된다. 따라서, 좌측의 포토레지스트막 패턴(16-2)과 우측의 포토레지스트막 패턴(16-3)은 가장 인접하는 중간의 포토레지스트막 패턴(16-1)과 각각 제3피처 사이즈(3f)만큼 이격되어 형성된다.
도 1b를 참조하면, 포토레지스트막 패턴(16-1, 16-2, 16-3)을 식각 마스크로 하여 폴리실리콘막(15)을 식각하여 제1폴리실리콘막 패턴(15a-1, 15a-2, 15a-3)을 형성한다. 서로 이웃하는 제1폴리실리콘막 패턴(15a-1, 15a-2, 15a-3)은 각각 상기 제3피처 사이즈(3f)만큼 이격되어 형성된다.
도 1c를 참조하면, 제1폴리실리콘막 패턴(15a-1, 15a-2, 15a-3) 상에 제2산화막(17)을 균일하게 덮어 형성한다. 제2산화막(17)의 두께는 상기 제1피처 사이즈(1f)와 동일하다. 따라서, 인접하는 제2산화막(17) 사이의 이격 거리는 제1피처 사이즈와 동일하다.
도 1d를 참조하면, 인접하는 제2산화막(17) 사이의 공간을 제2폴리실리콘막 패턴(18)이 메우게 된다. 만약, 제1폴리실리콘막 패턴(15a-1)이 짝수개(2n)가 형성되면, 제2폴리실리콘막 패턴(18)은 홀수개(2n+1)가 형성된다. 만약, 제1폴리실리콘막 패턴(15a-1)이 홀수개(2n-1)가 형성되면, 제2폴리실리콘막 패턴(18)은 짝수개(2n)가 형성된다. 따라서, GSL 라인에 대응하는 좌측의 제1폴리실리콘막 패턴(15a-2)와 SSL 라인에 대응하는 우측의 제1폴리실리콘막 패턴(15a-3) 사이에, 제1피처 사이즈(1f)를 가지는 제1폴리실리콘막 패턴(15a-1)과 제2폴리실리콘막 패턴(18)은 전체적으로 홀수개가 형성된다.
그러므로, 종래기술에서는, GSL 라인에 대응하는 좌측의 제1폴리실리콘막 패턴(15a-2)와 SSL 라인에 대응하는 우측의 제1폴리실리콘막 패턴(15a-3) 사이에 제1피처 사이즈(1f)를 가지는 제1폴리실리콘막 패턴(15a-1)과 제2폴리실리콘막 패턴(18)을 전체적으로 짝수개로 구현하기가 어렵다. 만약, 제1폴리실리콘막 패턴(15a-1)과 제2폴리실리콘막 패턴(18)을 전체적으로 짝수개로 사용하고자 한다면, 제1폴리실리콘막 패턴(15a-1)과 제2폴리실리콘막 패턴(18) 중에서 임의의 홀수개의 패턴을 더미 패턴으로 사용하여야 하는데, 이 경우에는 대칭적인 구조가 되지 않아 서 바람직하지 않다.
도 5는 종래 기술에 따른 이중 패터닝 방법으로 형성된 반도체 소자의 평면도이다.
도 5를 참조하면, 제1기본패턴(예를 들어, GSL 패턴)과 제2기본패턴(예를 들어, SSL 패턴) 사이에 홀수개의 삽입패턴들이 형성된다. 이 경우 삽입패턴들 중에서 짝수개만 워드라인 패턴(WL0 내지 WL31)으로 사용하고자 한다면, 상기 제1기본패턴(예를 들어, GSL 패턴)과 WL0 패턴 사이에는 2개의 더미 패턴이 사용되고, 상기 제2기본패턴(예를 들어, SSL 패턴)과 WL31 패턴 사이에는 1개의 더미 패턴이 사용되어야 한다. 이러한 비대칭적인 구조는 게이트 동작에서 바람직하지 않은 결과를 유발할 수도 있다.
다시, 도 1e를 참조하면, 제1폴리실리콘막 패턴(15a-1, 15a-2, 15a-3) 및 제2폴리실리콘막 패턴(18)을 식각 마스크로 하여 제2산화막(17) 및 제1산화막(14a)을 식각한다. 계속하여 텅스텐막(13)과 게이트 절연막(12)을 식각하여 텅스텐막 패턴(13a-2)과 게이트 절연막 패턴(12a-2)을 형성할 수 있다. 식각 결과, GSL 라인(14b-2)과 SSL 라인(14b-3) 사이에 전체적으로 홀수개의 워드 라인 패턴(14b-1)이 형성된다.
따라서, 이중 패터닝 방법을 사용하여, 좌측의 제1기본패턴과 우측의 제2기본 패턴 사이에 짝수개의 삽입패턴을 형성하는 방법이 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 이중 패터닝 방법을 사용하여, 좌측의 제1기본패턴과 우측의 제2기본 패턴 사이에 짝수개의 삽입패턴을 형성하는 반도체 소자의 제조방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 의한 반도체 소자의 제조방법은 반도체 기판 상에 횡방향으로 서로 이격된 좌측의 제1기본패턴(34b-2)과 우측의 제2기본패턴(34b-3) 사이에 짝수개의 삽입패턴(34b-1)을 이중 패터닝 방법으로 형성하며, 상기 삽입패턴은 제1삽입패턴과 제2삽입패턴이 교호(交互)적으로 반복되어 구성되는 반도체 소자의 제조방법에 있어서, 상기 반도체 기판 상에 제1물질막(34)을 형성하는 단계; 상부면에서 깊이 방향으로 부분 식각된 트렌치(T2)를 포함하는 제2물질막의 제1패턴(35a)을 상기 제1물질막(34) 상에 형성하는 단계; 상기 제2물질막의 제1패턴(35a) 상에 후속으로 형성될 상기 제1기본패턴(34b-2), 상기 제2기본패턴(34b-3) 및 상기 제1삽입패턴의 영역에 각각 대응하는 하드마스크막 패턴(37-2, 37-3, 37-1)을 형성하는 단계; 상기 하드마스크막 패턴(37-2, 37-3, 37-1)을 식각 마스크로 하여 상기 제1물질막(34)이 노출되도록 제2물질막의 제1패턴(35a)을 식각하여 상기 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3)을 형성하는 단계; 상기 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3)의 서로 인접하는 패턴 사이에 제1공간이 형성되도록, 상기 제2물질막의 제2패턴 상에 제3물질 막의 제1패턴(38)을 형성하는 단계; 상기 제3물질막의 제1패턴(38) 상에 상기 제1공간을 매립하는 제4물질막의 제1패턴(39-1, 39-2)을 형성하는 단계; 및 상기 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3) 및 상기 제4물질막의 제1패턴(39-1, 39-2)을 식각 마스크로 하여 상기 제3물질막의 제1패턴(38)을 식각하고 계속하여 상기 제1물질막(34)을 식각하여, 각각 상기 제1기본패턴(34b-2), 상기 제2기본패턴(34b-3), 상기 제1삽입패턴 및 상기 제2삽입패턴(34b-1)을 포함하는 제1물질막의 제1패턴을 형성하는 단계;를 포함한다. 여기에서, 상기 트렌치(T2)는 후속에 형성될 상기 제2기본패턴(34b-3)의 상에 배치되고, 상기 하드마스크막 패턴 중 상기 제2기본패턴(34b-3)의 영역에 대응하는 하드 마스크막 패턴(37-3)은 좌측면이 상기 트렌치(T2)의 내부에 위치하고 우측면이 상기 트렌치(T2)의 외부에 위치하는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 다른 측면에 의한 반도체 소자의 제조방법은 반도체 기판 상에 횡방향으로 서로 이격된 좌측의 제1기본패턴(44b-2)과 우측의 제2기본패턴(44b-3) 사이에 짝수개의 삽입패턴(44b-1)을 이중 패터닝 방법으로 형성하며, 상기 삽입패턴은 제1삽입패턴과 제2삽입패턴이 교호(交互)적으로 반복되어 구성되는 반도체 소자의 제조방법에 있어서, 상기 반도체 기판 상에 제1물질막(44)을 형성하는 단계; 후속으로 형성될 상기 제1기본패턴(44b-2), 상기 제2기본패턴(44b-3) 및 상기 제1삽입패턴의 영역에 각각 대응하는 제2물질막의 제1패턴(45-2, 45-3, 45-1)을 상기 제1물질막(34) 상에 형성하는 단계; 상기 제2물질막의 제1패턴(45-2, 45-3, 45-1)의 서로 인접하는 패턴 사이에 제1공간이 형 성되도록, 상기 제2물질막의 제1패턴 상에 제3물질막의 제1패턴(46)을 형성하는 단계; 상기 제3물질막(46) 상에 상기 제1공간을 매립하는 제4물질막의 제1패턴(47)을 형성하는 단계; 후속으로 형성될 상기 제2기본패턴(44b-3) 상의 상기 제2물질막의 제1패턴(45-3)과 이와 가장 인접한 상기 제4물질막의 제1패턴(47) 사이에 배치되는 상기 제3물질막(46)의 상면을 완전히 덮는 차폐막 패턴(50)을 형성하는 단계; 상기 제2물질막의 제1패턴(45-2, 45-3, 45-1), 상기 제4물질막의 제1패턴(47) 및 상기 차폐막 패턴(50)을 식각 마스크로 하여 상기 제3물질막의 제1패턴(46)을 식각하고 계속하여 상기 제1물질막(44)을 식각하여, 각각 상기 제1기본패턴(44b-2), 상기 제2기본패턴(44b-3), 상기 제1삽입패턴 및 상기 제2삽입패턴을 포함하는 제1물질막의 제1패턴을 형성하는 단계;를 포함한다.
본 발명에 의하면, 좌측의 제1기본패턴과 우측의 제2기본 패턴 사이에 짝수개의 삽입패턴을 이중 패터닝 방법으로 형성할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장될 수 있다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.
이하에서 설명하는 본 발명의 실시예들은 반도체 기판 상에 횡방향으로 서로 이격된 제1기본패턴과 제2기본패턴 사이에 짝수개의 삽입패턴을 이중 패터닝 방법으로 형성하는 실시예들이다. 상기 삽입패턴은 제1삽입패턴과 제2삽입패턴이 교호적으로 반복되어 구성된다.
도 2a 내지 2f는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 2a를 참조하면, 기판(21) 상에 제1실리콘산화막(24)과 제1폴리실리콘막(25)을 순차적으로 적층한다. 한편, 기판(21)과 제1실리콘산화막(24) 사이에는 또 다른 물질막이 더 형성될 수 있으며, 예를 들어, 게이트 패턴을 형성하기 위해, 기판(21) 상에 TANOS 막(22)과 텅스텐막(23)이 순차적으로 더 형성될 수 있다.
제1폴리실리콘막(25) 상에는 포토레지스트막 패턴(26-1, 26-2, 26-3)이 형성된다. 좌측의 포토레지스트막 패턴(26-2)와 우측의 포토레지스트막 패턴(26-3) 사이에는 각각 제1피처사이즈(1f)의 폭을 가지는 삽입된 포토레지스트막 패턴(26-1)이 형성될 수 있다.
예를 들어, 좌측의 포토레지스트막 패턴(26-2)은 후속 공정에서 형성되는 제1기본패턴(예를 들어, GSL 패턴)에 대응하는 위치에 배치되고, 우측의 포토레지스트막 패턴(26-3)은 후속 공정에서 형성되는 제2기본패턴(예를 들어, SSL 패턴)에 대응하는 위치에 배치되고, 중간의 삽입된 포토레지스트막 패턴(26-1)은 후속 공정에서 형성되는 짝수개의 삽입패턴(예를 들어, 워드 라인 패턴)에 대응하는 위치에 배치된다.
제1실리콘산화막(24)과 제1폴리실리콘막(25)은 서로에 대하여 식각 선택비를 가질 수 있어야 한다. 또한, 포토레지스트막 패턴(26-1)은 제1실리콘산화막(24)과 제1폴리실리콘막(25)에 대하여 각각 식각 선택비를 가질 수 있어야 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서는, 좌측의 포토레지스트막 패턴(26-2)과 이와 가장 인접하는 상기 삽입된 포토레지스트막 패턴(26-1) 사이의 이격거리와 우측의 포토레지스트막 패턴(26-3)과 이와 가장 인접하는 상기 삽입된 포토레지스트막 패턴(26-1) 사이의 이격거리가 서로 다른 것이 특징이다.
예를 들어, 좌측의 포토레지스트막 패턴(26-2)과 이와 가장 인접하는 상기 삽입된 포토레지스트막 패턴(26-1) 사이의 이격거리는 상기 제1피처사이즈(1f)의 3배인 제3피처사이즈(3f)이지만, 우측의 포토레지스트막 패턴(26-3)과 이와 가장 인접하는 상기 삽입된 포토레지스트막 패턴(26-1) 사이의 이격거리는 상기 제1피처사이즈(1f)일 수 있다. 이러한, 이격거리의 비대칭성은 패턴의 피처 사이즈가 작아질 수록 포토 리소그래피 공정에서 부담이 되는 원인이다.
한편, 상기 삽입된 포토레지스트막 패턴(26-1)들 사이의 이격거리는 상기 제3피처사이즈(3f)일 수 있다.
도 2b를 참조하면, 포토레지스트막 패턴(26-1, 26-2, 26-3)을 식각 마스크로 하여 제1폴리실리콘막(25)을 식각하여 제1폴리실리콘막의 제1패턴(25a-1, 25a-2, 25a-3)을 형성한다.
후속 공정에서 형성될 제1기본패턴(예를 들어, GSL 패턴)에 대응하는 위치에 배치되는 좌측의 제1폴리실리콘막의 제1패턴(25a-2)과 후속 공정에서 형성될 삽입패턴(예를 들어, 워드 라인 패턴)에 대응하는 위치에 배치되는 제1폴리실리콘막의 제1패턴(25a-1) 사이의 이격 거리는 상기 제3피처사이즈(f3)일 수 있다.
그러나, 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴)에 대응하는 위치에 배치되는 우측의 제1폴리실리콘막의 제1패턴(25a-3)과 후속 공정에서 형성될 삽입패턴(예를 들어, 워드 라인 패턴)에 대응하는 위치에 배치되는 제1폴리실리콘막의 제1패턴(25a-1) 사이의 이격 거리는 상기 제1피처사이즈(f1)일 수 있다.
도 2c를 참조하면, 제1폴리실리콘막의 제1패턴(25a-1, 25a-2, 25a-3) 상에 제2실리콘산화막(27)을 균일하게 덮어 형성한다. 제2실리콘산화막(27)의 두께는 상기 제1피처 사이즈(1f)와 동일할 수 있다. 따라서, 인접하는 제2실리콘산화막(27) 사이의 이격 거리는 제1피처 사이즈와 동일할 수 있다.
그러나 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴)에 대응하는 위치에 배치되는 우측의 제1폴리실리콘막의 제1패턴(25a-3)과 후속 공정에서 형성될 삽입패턴(예를 들어, 워드 라인 패턴)에 대응하는 위치에 배치되는 제1폴리실리콘막의 제1패턴(25a-1) 사이에는 제2실리콘산화막(27)으로 메워지게 되고, 빈 공간이 형성되지 않는다.
도 2d를 참조하면, 인접하는 제2실리콘산화막(27) 사이의 공간을 제2폴리실리콘막 패턴(28)이 메우게 된다. 만약, 제1폴리실리콘막 패턴(25a-1)이 짝수개(2n) 가 형성되면, 제2폴리실리콘막 패턴(28)도 짝수개(2n)가 형성된다. 만약, 제1폴리실리콘막 패턴(25a-1)이 홀수개(2n-1)가 형성되면, 제2폴리실리콘막 패턴(28)도 홀수개(2n-1)가 형성된다.
따라서, 종래 기술과는 달리 GSL 라인에 대응하는 좌측의 제1폴리실리콘막 패턴(25a-2)와 SSL 라인에 대응하는 우측의 제1폴리실리콘막 패턴(25a-3) 사이에, 제1피처 사이즈(1f)를 가지는 제1폴리실리콘막 패턴(25a-1)과 제2폴리실리콘막 패턴(28)은 전체적으로 짝수개가 형성된다.
도 2e를 참조하면, 제1폴리실리콘막 패턴(25a-1, 25a-2, 25a-3) 및 제2폴리실리콘막 패턴(28)을 식각 마스크로 하여 제2실리콘산화막(27) 및 제1실리콘산화막(24a)을 식각하고, 계속하여 텅스텐막(23)과 TANOS막(22)을 식각할 수 있다. 따라서, 종래 기술과는 달리 GSL 패턴과 SSL 패턴 사이에 전체적으로 짝수개의 워드 라인 패턴을 형성할 수 있다.
그러나, 도 2a를 다시 참조하면, 좌측의 포토레지스트막 패턴(26-2)과 이와 가장 인접하는 상기 삽입된 포토레지스트막 패턴(26-1) 사이의 이격거리(3f)가 우측의 포토레지스트막 패턴(26-3)과 이와 가장 인접하는 상기 삽입된 포토레지스트막 패턴(26-1) 사이의 이격거리(1f)와 다르다. 이러한 이격거리의 비대칭성은 패턴의 피처 사이즈가 작아질수록 포토 리소그래피 공정에서 부담이 되는 문제가 발생한다.
도 3a 내지 3j는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 3a를 참조하면, 기판(31) 상에 제1물질막(34)과 제2물질막(35)을 순차적으로 적층한다. 한편, 기판(31)과 제1물질막(34) 사이에는 또 다른 물질막이 더 형성될 수 있으며, 예를 들어, 게이트 패턴을 형성하기 위해, 기판(31) 상에 TANOS 막(32)과 텅스텐막(33)이 순차적으로 더 형성될 수 있다.
제2물질막(35) 상에는 제1하드마스크막 패턴(36)이 형성된다. 제1하드마스크막 패턴(36)은 일측에 제2물질막(35)의 일부가 노출되도록 형성되는 제1트렌치(T1)를 포함할 수 있다. 제1하드마스크막 패턴(36)의 좌측면(36-1)은 후속 공정에서 형성될 제1기본패턴(예를 들어, GSL 패턴)의 좌측면과 동일 평면을 형성할 수 있다. 제1하드마스크막 패턴(36)의 우측면(36-4)은 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴)의 우측면과 동일 평면을 형성할 수 있다.
상기 제1트렌치(T1)는 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴) 상에 배치되는 것이 바람직하며, 후속 공정에서 형성될 삽입 패턴의 피치사이즈가 제1피치사이즈(1f)일 경우, 상기 제1트렌치(T1)의 폭은 상기 제1피치사이즈(1f)의 4배인 제4피치사이즈(4f)일 수 있다.
도 3b를 참조하면, 제1하드마스크막 패턴(36)을 식각마스크로 하여 노출된 제2물질막(35)을 깊이 방향으로 부분 식각하여 제2트렌치(T2)를 포함하는 제2물질막의 제1패턴(35a)을 형성한다. 제2트렌치(T2)는 제1높이(H1)를 가지며, 제2물질막의 제1패턴(35a)의 하면에서 제2트렌치(T2)의 바닥면까지 제2높이(H2)를 가지도록 형성된다.
제1물질막(34)과 제2물질막(35)은 서로에 대하여 식각 선택비를 가질 수 있 어야 한다. 또한, 제1하드마스크막 패턴(36)은 제1물질막(34)과 제2물질막(35)에 대하여 각각 식각 선택비를 가질 수 있어야 한다. 예를 들어, 제1물질막(34)은 실리콘산화막이고, 제2물질막(35)은 폴리실리콘막이며, 제1하드마스크막 패턴(36)은 포토레지스트막 패턴일 수 있다.
도 3c를 참조하면, 제1하드마스크막 패턴(36)을 제거하여 제2물질막의 제1패턴(35a)의 상면을 전부 노출시킨다.
도 3d를 참조하면, 제2물질막의 제1패턴(35a)의 상면에 제2하드마스크막 패턴(37-2, 37-3, 37-1)을 형성한다. 제2하드마스크막 패턴(37-2, 37-3, 37-1)은 후속 공정에서 형성될 제1기본패턴(예를 들어,GSL 패턴), 제2기본패턴(예를 들어, SSL 패턴) 및 제1삽입패턴(예를 들어, 워드라인 패턴) 영역에 대응한다.
특히, 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴) 영역에 대응하는 제2하드마스크막 패턴(37-3)은 좌측면이 제2트렌치(T2)의 내부에 위치하고 우측면이 제2트렌치의 외부에 위치하도록 형성된다. 예를 들어, 제2하드마스크막 패턴(37-3)의 좌측면은 제2트렌치(T2)의 중앙에 위치할 수 있으며, 제2하드마스크막 패턴(37-3)의 우측면은 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴)의 우측면과 동일 평면을 형성하도록 위치할 수 있다. 제2하드마스크막 패턴(37-2, 37-3, 37-1)은 포토레지스막 패턴일 수 있다.
한편, 상기 제1삽입패턴 영역에 대응하는 제2하드마스크막 패턴(37-1)은 폭이 제1피치사이즈(1f)일 수 있다. 그리고, 제2하드마스크막 패턴(37-2, 37-3, 37-1)은 서로 인접하는 패턴 사이의 이격 거리가 동일할 수 있으며, 예를 들어 상기 이격 거리는 제1피치사이즈(1f)의 3배인 제3피치사이즈(3f)일 수 있다.
도 3e를 참조하면, 제2하드마스크막 패턴(37-2, 37-3, 37-1)을 식각마스크로 하여 노출된 제2물질막의 제1패턴(35a)을 식각하여 제2물질막의 제2패턴((35a-1, 35a-2, 35a-3)을 형성한다. 상기 식각 공정은 제1물질막(34)이 노출되도록 진행하며, 깊이 방향으로 제1피치사이즈(1f)만큼 과식각을 진행할 수 있다.
도 3f를 참조하면, 제2하드마스크막 패턴(37-2, 37-3, 37-1)을 제거하여 제2물질막의 제2패턴((35a-1, 35a-2, 35a-3)의 상면을 전부 노출시킨다. 특히, 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴)에 대응하는 제2물질막의 제2패턴(35a-3)은 계단형 형상을 가지며, 하단부는 제2높이(H2)를 가지며, 상단부는 제1높이(H1)를 가질 수 있다. 또한 상기 계단형 형상에서 상기 상단부에 의해 노출되는 상기 하단부는 그 노출되는 폭이 상기 제1피치사이즈(1f)의 2배인 제2피치사이즈(2f)일 수 있다.
도 3g를 참조하면, 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3) 상에 제3물질막의 제1패턴(38)을, 바람직하게는 균일한 두께로, 형성한다. 예를 들어, 제3물질막의 제1패턴(38)은 상기 제1피치사이즈(1f)의 두께로 형성될 수 있다. 제3물질막의 제1패턴(38)이 형성됨에 따라, 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3)의 서로 인접하는 패턴 사이에 제1공간이 형성된다. 예를 들어, 상기 제1공간은 그 폭이 상기 제1피치사이즈(1f)일 수 있다.
도 3h를 참조하면, 제3물질막의 제1패턴(38) 상에 상기 제1공간을 매립하는 제4물질막의 제1패턴(39-1, 39-2)을 형성한다. 제1피치사이즈(1f)의 폭을 가지는 제4물질막의 제1패턴(39-1)은 후속 공정에서 형성될 제2삽입패턴(예를 들어, 워드라인 패턴)의 영역에 대응한다. 한편, 상기 제2트렌치(T2) 영역 내에 형성되는 제4물질막의 제1패턴(39-2)은 후속 공정에서 형성될 제2기본패턴(예를 들어, SSL 패턴) 영역의 일부에 대응한다.
특히, 도 3d 및 도 3g를 함께 참조하면, 제2트렌치(T2)에 대응하는 영역 내부에 형성되는 제2하드마스크막 패턴(도 3d의 37-3)의 횡방향의 두께는 제2트렌치(T2)에 대응하는 영역 내부에 형성되는 제3물질막의 제1패턴(도 3g의 38)은 횡방향의 두께 이상이어야 한다. 예를 들어, 도 3h에서 Z로 표시된 부분은 제1피치사이즈(1f)일 수 있다.
상기 제4물질막은 상기 제3물질막에 대하여 식각 선택비를 가질 수 있어야 한다. 그리고 상기 제4물질막은 상기 제1물질막에 대하여 식각 선택비를 가질 수 있어야 한다. 본 실시예에서는, 예를 들어, 상기 제4물질막의 제1패턴(39-1, 39-2)은 폴리실리콘막으로 형성될 수 있다.
도 3i를 참조하면, 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3) 및 상기 제4물질막의 제1패턴(39-1, 39-2)을 식각 마스크로 하여 제3물질막의 제1패턴(38)을 식각하고 계속하여 제1물질막(34a)을 식각하여 제1물질막의 제1패턴(34b-2, 34b-3, 34b-1)을 형성한다. 제1물질막의 제1패턴(34b-2, 34b-3, 34b-1)은 구체적으로 제1기본패턴(34b-2), 제2기본패턴(34b-3), 삽입패턴(34b-1)을 포함한다.
특히, 제2물질막의 제2패턴(35a-3)에서 상기 제2높이(H2)는 제3물질막의 제1패턴(38)을 식각하고 계속하여 제1물질막(34a)을 식각하는 동안 식각마스크로 잔류 할 수 있는 높이로 결정되어야 한다.
도 3j를 참조하면, 제1물질막의 제1패턴(34b-2, 34b-3, 34b-1)을 식각마스크로 하여 노출된 텅스텐막(33)과 TANOS 막(32)을 순차적으로 식각하여 게이트 패턴을 형성한다.
본 실시예에 따르면, 제1기본패턴(34b-2)과 제2기본패턴(34b-3) 사이에 짝수개의 삽입 패턴(34b-1)이 형성하게 된다. 그리고, 제1기본패턴(34b-2)에 가장 인접한 삽입패턴(34b-1)과 제1기본패턴(34b-2) 사이의 이격 거리는 제2기본패턴(34b-3)에 가장 인접한 삽입패턴(34b-1)과 제2기본패턴(34b-3) 사이의 이격 거리와 동일하다. 또한, 본 실시예에 따르면 포토 리소그래피 공정에서 비대칭성으로 인한 공정부담을 제거할 수 있는 장점도 있다.
도 4a 내지 4d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 4a를 참조하면, 반도체 기판(41) 상에 제1물질막(44)을 형성한다. 계속하여, 후속으로 형성될 제1기본패턴(44b-2), 제2기본패턴(44b-3) 및 제1삽입패턴의 영역에 각각 대응하는 제2물질막의 제1패턴(45-2, 45-3, 45-1)을 제1물질막(44) 상에 형성한다. 계속하여, 제2물질막의 제1패턴(45-2, 45-3, 45-1)의 서로 인접하는 패턴 사이에 제1공간이 형성되도록, 제2물질막의 제1패턴 상에 제3물질막의 제1패턴(46)을 형성하고, 제3물질막(46) 상에 상기 제1공간을 매립하는 제4물질막의 제1패턴(47)을 형성한다. 상기 과정은 도 1a 내지 도 1d에서 설명한 내용과 동일하므로 자세한 설명은 생략한다.
도 4b를 참조하면, 후속으로 형성될 제2기본패턴(44b-3) 상의 제2물질막의 제1패턴(45-3)과 이와 가장 인접한 제4물질막의 제1패턴(47) 사이에 배치되는 제3물질막(46)의 상면을 완전히 덮는 차폐막 패턴(50)을 형성한다. 즉, 차폐막 패턴(50)은 후속으로 형성될 제2기본패턴(44b-3) 상의 제2물질막의 제1패턴(45-3)에 가장 인접한 상기 제4물질막의 제1패턴(47)에서부터 제2물질막의 제1패턴(45-3)까지 신장하여 형성될 수 있다.
차폐막 패턴(50)의 폭은 제2물질막의 제1패턴(45-3)의 측면에 접하는 제3물질막(46)의 폭(도 4b의 Y)보다 큰 것이 바람직하며, 예를 들어, 차폐막 패턴(50)의 폭은 제3피처사이즈(3f)일 수 있다.
도 4c를 참조하면, 제2물질막의 제1패턴(45-2, 45-3, 45-1), 제4물질막의 제1패턴(47) 및 차폐막 패턴(50)을 식각 마스크로 하여 제3물질막의 제1패턴(46)을 식각하고 계속하여 제1물질막(44)을 식각하여, 제1물질막의 제1패턴(44a-2, 44a-3,44a-1)을 형성한다.
차폐막 패턴(50)의 높이 방향의 두께는 상기 식각 공정을 진행하는 동안 차폐막 패턴(50)이 식각 마스크로 잔류할 수 있는 두께로 결정되어야 한다.
도 4d를 참조하면, 제2물질막의 제1패턴(45-2, 45-3, 45-1), 제4물질막의 제1패턴(47) 및 차폐막 패턴(50)을 제거하고, 제1물질막의 제1패턴(44a-2, 44a-3,44a-1)을 식각 마스크로 하여 노출된 텅스텐막(43)과 TANOS 막(42)을 순차적으로 식각하여 텅스텐막 패턴(43a-1, 43a-2, 43a-3) 및 TANOS막 패턴(42a-1, 42a-2, 42a-3)을 형성하여 게이트 패턴을 완성한다. 상기 식각 공정을 진행하는 동안 식각 마스크의 역할을 담당하는 제1물질막의 제1패턴(44b-2, 44b-3, 44b-1)은 두께가 약간 감소될 수 있다. 제1물질막의 제1패턴(44b-2, 44b-3, 44b-1)은 제1기본패턴(44b-2), 제2기본패턴(44b-3), 제1삽입패턴 및 제2삽입패턴(44b-1)으로 구성된다.
삽입패턴(44b-1)의 횡방향의 폭은 제1피처사이즈(1f)일 수 있다. 서로 인접하는 삽입패턴(44b-1) 사이의 이격 거리는 제1피처사이즈(1f)일 수 있다.
제1기본패턴(44b-2)에 가장 인접한 삽입패턴(44b-1)과 제1기본패턴(44b-2) 사이의 거리는 제2기본패턴(44b-3)에 가장 인접한 삽입패턴(44b-1)과 제2기본패턴(44b-3) 사이의 거리와 동일하다. 예를 들어, 제1기본패턴(44b-2)과 이와 가장 인접한 삽입패턴(44b-1) 사이의 이격 거리는 제1피처사이즈(1f)일 수 있으며, 그리고 제2기본패턴(44b-3)과 이와 가장 인접한 삽입패턴(44b-1) 사이의 이격 거리는 제1피처사이즈(1f)일 수 있다.
상기 제3물질막은 상기 제2물질막, 상기 제4물질막 및 상기 차폐막 패턴에 대하여 식각 선택비가 있어야 한다. 또한, 상기 제1물질막은 상기 제2물질막, 상기 제4물질막 및 상기 차폐막 패턴에 대하여 식각 선택비가 있어야 한다.
예를 들어, 본 실시예에서 상기 제1물질막은 실리콘산화막을 포함하고, 상기 제2물질막은 폴리실리콘막을 포함하고, 상기 제3물질막은 실리콘산화막을 포함하며, 상기 제4물질막은 폴리실리콘막을 포함하며, 그리고 상기 차폐막 패턴은 포토레지스트막 패턴을 포함할 수 있다.
도 6은 본 발명에 따른 이중 패터닝 방법으로 형성된 반도체 소자의 평면도 이다.
도 6을 참조하면, 제1기본패턴(예를 들어, GSL 패턴)과 제2기본패턴(예를 들어, SSL 패턴) 사이에 짝수개의 삽입패턴들이 형성된다. 이 경우 삽입패턴들 중에서 짝수개만 워드라인 패턴(WL 0 내지 WL 2n-1)으로 사용하고자 한다면, 상기 제1기본패턴(예를 들어, GSL 패턴)과 WL 0 패턴 사이에는 1개의 더미 패턴이 사용되고, 상기 제2기본패턴(예를 들어, SSL 패턴)과 WL 2n-1 패턴 사이에는 1개의 더미 패턴이 사용된다. 따라서, 종래 기술과는 워드 라인 패턴을 중심으로 대칭적인 구조를 가질 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1a 내지 도 1e는 종래 기술에 의해 반도체 소자를 형성하는 방법을 도해한 단면도들이다.
도 2a 내지 2f는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 3a 내지 3j는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 4a 내지 4d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도해하는 단면도들이다.
도 5는 종래 기술에 따른 이중 패터닝 방법으로 형성된 반도체 소자의 평면도이다.
도 6은 본 발명에 따른 이중 패터닝 방법으로 형성된 반도체 소자의 평면도이다.

Claims (20)

  1. 반도체 기판 상에 횡방향으로 서로 이격된 좌측의 제1기본패턴(34b-2)과 우측의 제2기본패턴(34b-3) 사이에 짝수개의 삽입패턴(34b-1)을 이중 패터닝 방법으로 형성하며, 상기 삽입패턴은 제1삽입패턴과 제2삽입패턴이 교호(交互)적으로 반복되어 구성되는 반도체 소자의 제조방법에 있어서,
    (a) 상기 반도체 기판 상에 제1물질막(34)을 형성하는 단계;
    (b) 상부면에서 깊이 방향으로 부분 식각된 트렌치(T2)를 포함하는 제2물질막의 제1패턴(35a)을 상기 제1물질막(34) 상에 형성하는 단계;
    (c) 상기 제2물질막의 제1패턴(35a) 상에 후속으로 형성될 상기 제1기본패턴(34b-2), 상기 제2기본패턴(34b-3) 및 상기 제1삽입패턴의 영역에 각각 대응하는 하드마스크막 패턴(37-2, 37-3, 37-1)을 형성하는 단계;
    (d) 상기 하드마스크막 패턴(37-2, 37-3, 37-1)을 식각 마스크로 하여 상기 제1물질막(34)이 노출되도록 제2물질막의 제1패턴(35a)을 식각하여 상기 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3)을 형성하는 단계;
    (e) 상기 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3)의 서로 인접하는 패턴 사이에 제1공간이 형성되도록, 상기 제2물질막의 제2패턴 상에 제3물질막의 제1패턴(38)을 형성하는 단계;
    (f) 상기 제3물질막의 제1패턴(38) 상에 상기 제1공간을 매립하는 제4물질막의 제1패턴(39-1, 39-2)을 형성하는 단계; 및
    (g) 상기 제2물질막의 제2패턴(35a-1, 35a-2, 35a-3) 및 상기 제4물질막의 제1패턴(39-1, 39-2)을 식각 마스크로 하여 상기 제3물질막의 제1패턴(38)을 식각하고 계속하여 상기 제1물질막(34)을 식각하여, 각각 상기 제1기본패턴(34b-2), 상기 제2기본패턴(34b-3), 상기 제1삽입패턴 및 상기 제2삽입패턴(34b-1)을 포함하는 제1물질막의 제1패턴을 형성하는 단계;를 포함하며,
    상기 트렌치(T2)는 후속에 형성될 상기 제2기본패턴(34b-3)의 상에 배치되고, 상기 하드마스크막 패턴 중 상기 제2기본패턴(34b-3)의 영역에 대응하는 하드 마스크막 패턴(37-3)은 좌측면이 상기 트렌치(T2)의 내부에 위치하고 우측면이 상기 트렌치(T2)의 외부에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 (b)단계에서 부분 식각된 상기 트렌치(T2)는 제1높이(H1)를 가지며, 상기 제2물질막의 제1패턴(35a)에서 상기 트렌치(T2)의 바닥면 아래에 잔존하는 부분이 제2높이(H2)를 가질 때, 상기 제2높이(H2)는 상기 (g)단계에서 식각하는 동안 상기 제2물질막이 잔류할 수 있는 높이인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 (c)단계에서 상기 트렌치(T2)의 내부에 형성되는 하드마스크막 패턴(37-3)의 횡방향의 두께는 상기 (e)단계에서 상기 트렌치(T2)의 내부에 형성되는 상기 제3물질막의 제1패턴(38)의 횡방향의 두께 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 (c)단계에서 상기 하드마스크막 패턴은 서로 인접하는 패턴 사이의 이격 거리가 동일하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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  9. 제1항에 있어서, 상기 (e)단계는 상기 제3물질막의 제1패턴(38)을 형성하기 이전에 상기 하드마스크막 패턴(37-1, 37-2, 37-3)을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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  13. 반도체 기판 상에 횡방향으로 서로 이격된 좌측의 제1기본패턴(44b-2)과 우측의 제2기본패턴(44b-3) 사이에 짝수개의 삽입패턴(44b-1)을 이중 패터닝 방법으 로 형성하며, 상기 삽입패턴은 제1삽입패턴과 제2삽입패턴이 교호(交互)적으로 반복되어 구성되는 반도체 소자의 제조방법에 있어서,
    (a) 상기 반도체 기판 상에 제1물질막(44)을 형성하는 단계;
    (b) 후속으로 형성될 상기 제1기본패턴(44b-2), 상기 제2기본패턴(44b-3) 및 상기 제1삽입패턴의 영역에 각각 대응하는 제2물질막의 제1패턴(45-2, 45-3, 45-1)을 상기 제1물질막(44) 상에 형성하는 단계;
    (c) 상기 제2물질막의 제1패턴(45-2, 45-3, 45-1)의 서로 인접하는 패턴 사이에 제1공간이 형성되도록, 상기 제2물질막의 제1패턴 상에 제3물질막의 제1패턴(46)을 형성하는 단계;
    (d) 상기 제3물질막의 제1패턴(46) 상에 상기 제1공간을 매립하는 제4물질막의 제1패턴(47)을 형성하는 단계;
    (e) 후속으로 형성될 상기 제2기본패턴(44b-3) 상의 상기 제2물질막의 제1패턴(45-3)과 이와 가장 인접한 상기 제4물질막의 제1패턴(47) 사이에 배치되는 상기 제3물질막의 제1패턴(46)의 상면을 완전히 덮는 차폐막 패턴(50)을 형성하는 단계;
    (f) 상기 제2물질막의 제1패턴(45-2, 45-3, 45-1), 상기 제4물질막의 제1패턴(47) 및 상기 차폐막 패턴(50)을 식각 마스크로 하여 상기 제3물질막의 제1패턴(46)을 식각하고 계속하여 상기 제1물질막(44)을 식각하여, 각각 상기 제1기본패턴(44b-2), 상기 제2기본패턴(44b-3), 상기 제1삽입패턴 및 상기 제2삽입패턴을 포함하는 제1물질막의 제1패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 차폐막 패턴(50)은 후속으로 형성될 상기 제2기본패턴(44b-3) 상의 상기 제2물질막의 제1패턴(45-3)에 가장 인접한 상기 제4물질막의 제1패턴(47)에서부터 상기 제2물질막의 제1패턴(45-3)까지 신장하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 차폐막 패턴(50)은 높이 방향의 두께가 상기 (f)단계에서 식각하는 동안 상기 차폐막 패턴(50)이 잔류할 수 있는 두께인 것을 특징으로 하는 반도체 소자의 제조방법.
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  19. 제13항에 있어서, 상기 삽입패턴(44b-1)의 횡방향의 폭은 제1피처사이즈(1f)이고, 서로 인접하는 상기 삽입패턴(44b-1) 사이의 이격 거리는 제1피처사이즈(1f)이고, 상기 제1기본패턴(44b-2)과 이와 가장 인접한 상기 삽입패턴(44b-1) 사이의 이격 거리는 제1피처사이즈(1f)이며, 그리고 상기 제2기본패턴(44b-3)과 이와 가장 인접한 상기 삽입패턴(44b-1) 사이의 이격 거리는 제1피처사이즈(1f)인 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제13항에 있어서, 상기 제1기본패턴(44b-2)에 가장 인접한 삽입패턴(44b-1)과 상기 제1기본패턴(44b-2) 사이의 거리는 상기 제2기본패턴(44b-3)에 가장 인접한 삽입패턴(44b-1)과 상기 제2기본패턴(44b-3) 사이의 거리와 동일한 것을 특징으로 하는 반도체 소자의 제조방법.
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