JPH06204401A - 半導体ウェーハ - Google Patents

半導体ウェーハ

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JPH06204401A
JPH06204401A JP4169127A JP16912792A JPH06204401A JP H06204401 A JPH06204401 A JP H06204401A JP 4169127 A JP4169127 A JP 4169127A JP 16912792 A JP16912792 A JP 16912792A JP H06204401 A JPH06204401 A JP H06204401A
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wafer
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Jeungwoo Lee
庭佑 李
Myoungseob Shim
明燮 沈
Heon-Jong Shin
憲宗 申
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 (修正有) 【目的】 ウェーハ製造方法の間にパターニングされる
ときに与えられるフォトレジスト膜の適当なステップカ
バレージを確実にする。 【構成】 ウェーハ100の表面は刻まれたスクライブ
ライン30の格子状アレイによって規定される多数のチ
ップ領域に分割され、その表面に形成されたそれぞれの
フィールド酸化物層によって縦に境界づけられ、それに
よって隣接するチップ領域の間でのスクライブライン3
0の領域を規定する。ウェーハは多数の集積回路を含
み、その各々はスクライブライン30の領域のそれぞれ
の1つ内へと延在する周辺端縁部分を有するパターニン
グされた各々の多層構造の周辺端縁部分は多段の断面を
有し、個々の層にそれらがウェーハ製造方法の間にパタ
ーニングされる。

Description

【発明の詳細な説明】
【0001】
【発明の背景】
【0002】
【発明の分野】この発明は一般的には半導体ウェーハお
よびウェーハ製造に関し、かつより特定的にはそのスク
ライブラインに沿うステップカバレージが先行技術のも
のに対して改良された半導体ウェーハに関する。
【0003】
【従来技術の説明】半導体ウェーハ製造方法において、
半導体ウェーハはウェーハ表面に刻まれるスクライブラ
インの格子状アレイによって規定されるn個のチップま
たはダイ領域に分割される。それから、同じくパターニ
ングされた多層構造は2、3のテストチップ領域を除い
てはチップ領域の各々において同時に製造される。一般
的に、これらのパターニングされた多層構造の各々は単
一のディスクリートな半導体装置または集積回路(I.
C.)を構成する。結局は、ウェーハはたとえばダイヤ
モンド−付刃切削工具によってスクライブラインに沿っ
て薄く切られ、n個の個々のI.C.チップまたはダイ
となる。
【0004】高いレベルの集積化(たとえばVLSI)
を有するI.C.の製造において、I.C.を作るため
に必要とされるパターニングされた層の数は大きく、そ
れはある問題を生じさせ、それらはウェーハ製造方法を
複雑にしかつウェーハの歩留りを劣化させる。より特定
的には、ウェーハ上で製造された各々の個々のI.C.
のパターニングされた多層構造の周辺端縁部分はI.
C.の隣接するものの間のスクライブライン領域へと延
在する。製造方法の一部として、各々のI.C.の最終
的な多層構造の個々の層の各々において所望のパターン
を作り出すために一連の写真製版ステップが行なわれ
る。パターニングされるべき各々の層上に生成されたフ
ォトレジスト膜が等しくかつ均一に、さらに適切な厚み
で生成されることがこの方法の効能にとって重要であ
る。しかしながら、パターニングされるべき個々の層の
数が大きくなりすぎると、各々のI.C.のパターニン
グされた多層構造の周辺端縁で形成された垂直段の高さ
が非常に大きくなり、それによってその上に生成された
フォトレジスト膜を薄くし、または減衰させ、その状態
は一般的には不適当なステップカバレージと呼ばれる。
【0005】そのような不適当なステップカバレージは
ウェーハにおいて製造される個々のI.C.の電気特
性、性能および信頼性の劣化を結果として生じる。さら
に、そのような不適当なステップカバレージはウェーハ
ごとの欠陥のあるダイの数を増加させ、それによってウ
ェーハの歩留りを低める。I.C.の集積化密度のレベ
ルがより大きくなるにつれて不適当なステップカバレー
ジのこの問題はより深刻なものとなり、それによって各
々のI.C.のパターニングされた多層構造の周辺端縁
で形成された垂直段の高さを結果として増加させ、それ
は次々と不適当なステップカバレージの問題を悪化させ
る。
【0006】
【発明の概要】この発明はウェーハの表面に刻まれたス
クライブラインの格子状アレイによって規定された多数
のチップ領域に分割された半導体ウェーハを包含し、こ
こで各々のスクライブラインはウェーハの表面において
形成されたそれぞれのフィールド酸化物層によって縦方
向に境界づけられ、それによって隣接するチップ領域の
間でスクライブライン領域を規定する。ウェーハは対応
する多数のチップ領域においてそれぞれに形成された多
数の集積回路を含み、集積回路の各々はパターニングさ
れた多層構造を含み、それはスクライブライン領域のそ
れぞれの1つ内に延在する周辺端縁部分を有し、ここで
各々の多層構造の周辺端縁部分は多段断面プロファイル
を有し、それによってフォトレジスト膜の適当なステッ
プカバレージを確実にし、それはウェーハ製造方法の間
でパターニングされるときに多層構造の個々の層に与え
られる。
【0007】この発明の第1の好ましい実施例におい
て、各々の多層構造のために、各々の個々の層の周辺端
縁部分の長さはその上に配置された個々の層の他のもの
の長さよりも大きい。
【0008】この発明の第2の好ましい実施例におい
て、各々の多層構造のために、各々の個々の層の周辺端
縁部分の長さはその上に配置された個々の層の他のもの
の長さよりも少ない。
【0009】この発明の第3の好ましい実施例におい
て、各々の多層構造は複数個の個々の層からなり、それ
は最底の個体から始まる個々の層の連続する交互のもの
からなる第1の交互の層と、最底の次の個々の層から始
まる個々の層の連続する交互のものからなる第2の交互
の層とを含む。第1の交互の層の各々の個々の層の周辺
端縁部分の長さはその上に配置された第1の交互の層の
個々の層の他のものの長さよりも大きい。第2の交互の
層の各々の個々の層の周辺端縁部分の長さはその上に配
置された第2の交互のものの個々の層の他のものの長さ
よりも少ない。
【0010】この発明の第4の好ましい実施例におい
て、各々の多層構造は第3の実施例におけるものと同様
であり、それは第1の交互の層の各々の個々の層の周辺
端縁部分の長さがその上に配置された第1の交互の層の
個々の層の他のものの長さよりも少なく、かつ第2の交
互の層の各々の個々の層の周辺端縁部分の長さがその上
に配置された第2の交互の層の個々の層の他のものの長
さよりも大きいということを除いてはそうである。
【0011】この発明のこれらのおよび様々な他の特徴
は、同じ参照番号が同じ構造のエレメントを示す添付の
図面と関連して以下の詳細な説明を参照して容易に理解
されるであろう。
【0012】
【好ましい実施例の説明】さて図1を参照して、ウェー
ハ100の表面に刻まれるスクライブライン30の格子
状アレイによって規定されたn個のチップまたはダイ領
域20に分割される半導体ウェーハ100が示され得
る。スクライブライン30はチップ領域20をお互いに
分離させる役目をする。結局は、スクライブライン30
はウェーハ100をn個の個々のチップまたはダイに分
けるために鋸で引かれる。こうして、スクライブライン
30によって占有されたウェーハ100の領域において
はいずれの回路も形成されない。図2および図3におい
て、ウェーハ100の部分断面図のみが示され、それは
隣接するパターニングされた多層構造MS1およびMS
2の周辺端縁部分PE1およびPE2のそれぞれのみを
示し、それらは隣接するチップ領域AおよびBを分離す
るスクライブライン30によって占有されたウェーハ1
00の領域SLR内に延在し、ここで多層構造MS1お
よびMS2の残余の部分がそれぞれに製造される。図4
ないし図6は図2および図3において示したものと同じ
型の図を示し、隣接する多層構造MS2の周辺端縁部分
PE2がそのミラーイメージであるということが容易に
理解され得るが、簡単のために、多層構造MS1のうち
の1つの周辺端縁部分PE1のみがそこに示されるとい
うことを除いてはそうである。
【0013】さて図2を参照すると、隣接するパターニ
ングされた多層構造MS1およびMS2の周辺端縁部分
PE1およびPE2がそれぞれに示され得、それらはチ
ップ領域AおよびBをお互いに分離させるスクライブラ
イン30によって規定された半導体ウェーハ100の領
域SLR内に延在し、多層構造MS1およびMS2は先
行技術に従って構成される。より特定的には、各々の多
層構造MS1およびMS2が6つの個々の層1ないし6
によって構成されて示される。偶数番号の層2、4およ
び6の周辺端縁部分はその各々の多層構造MS1および
MS2が同じ長さであり、かつ共通の垂直平面において
終端となる。奇数番号の層3および5の周辺端縁部分は
同じ長さであり、かつ最底層1の周辺端縁部分はその上
に配置される奇数番号の層3および5のものよりも大き
な長さである。偶数番号層の周辺端縁部分の長さが同じ
であり、かつ奇数番号の層1、3および5のものよりも
大きいので、多層構造MS1およびMS2は偶数番号の
層2、4および6の集合の厚みと等しい高さHを有する
単一の垂直端縁VEを有する。上で説明された先行技術
の多層構造の結果として、その上に生成されるフォトレ
ジスト膜(図示されず)は、個々の層のパターニングの
間、薄くされることまたは減衰されることの影響を受け
やすく、こうして、それによって引起こされた不適当な
ステップカバレージおよび逆の結果を生じる。
【0014】さて図3を参照すると、この発明の第1の
実施例が示され得る。より特定的には、隣接するパター
ニングされた多層構造MS1およびMS2の周辺端縁部
分PE1およびPE2がそれぞれに示され、それらはチ
ップ領域AおよびBをそれぞれに分離させるスクライブ
ライン30によって規定された半導体ウェーハ100の
領域SLR内に延在する。スクライブライン領域SLR
はウェーハ100において形成されたそれぞれのフィー
ルド酸化物層10Aおよび10Bによって縦に境界づけ
られる。スクライブライン領域SLRは通常ほぼ200
μmの幅を有するが、このことはこの発明に制限的なも
のではない。
【0015】図3に示されるように、各々の多層構造M
S1およびMS2は最底層1から最上層5までのそれぞ
れに1ないし5が連続して番号付けられた5つの個々の
層を含む。各々の多層構造MS1およびMS2を構成す
る個々の層の数および構成がこの発明に制限的でないと
いうことは容易に理解されるべきである。たとえば、個
々の層1ないし5の各々は便利に配線層または絶縁層で
あってもよい。これらの個々の層1ないし5の各々の性
質および構成はウェーハ100上に製造されるべきI.
C.の設計によって示され、こうしてそれはこの発明の
部分を形成しない独立した設計考察となる。そのよう
に、これらの層1ないし5は全体を通して包括的に呼ば
れる。
【0016】図3において示されるこの発明の第1の好
ましい実施例に従って、多層構造MS1およびMS2の
周辺端縁部分PE1およびPE2のそれぞれは段に積ま
れ、それによって階段形状のプロファイルをそこに分け
与える。好ましくは、図3に示されるように、各々の多
層構造MS1およびMS2の各々の個々の層1ないし5
の周辺端縁部分PE1およびPE2の長さはその上に配
置される層のものよりも大きい。この多段または雛段式
の構成で、各々の多層構造MS1およびMS2のため
に、最底層の周辺端縁部分の長さはl1 +l2 +l3
4 +l5 =L2であり、第2の層2の周辺端縁部分の
長さはL2 −l5 であり、第3の層3の周辺端縁部分の
長さはL2 −(l5 +l4 )であり、第4の層4の周辺
端縁部分の長さはL2 −(l3 +l4 +l5 )であり、
かつ最上層5の周辺端縁部分の長さはL2 −(l2 +l
3 +l4 +l5 )=l1 である。こうして、最上層5の
周辺端縁部分の長さと第4の層4のものとの間の差はl
2 であり、第4の層4の周辺端縁部分の長さと第3の層
3のものとの間の差はl3 であり、第3の層3の周辺端
縁部分の長さと第2の層2のものとの間の差は14 であ
り、かつ第2の層2の周辺端縁部分の長さと最底層1の
ものとの間の差は15 である。好ましくは、連続する層
の間の周辺端縁部分の長さの差は一定(すなわちl2
3 =l4 =l 5 )または異なり得る(すなわち可変で
ある)ものであるがこのことは確かにこの発明に制限さ
れない。この発明の例示的な実施例において、スクライ
ブライン領域SLRの幅Lは200μmであり、各々の
多層構造MS1およびMS2の最底層1の周辺端縁部分
の長さL2 は30μmであり、隣接する多層構造MS1
とMS2との間に配置されたスクライブライン領域SL
Rのカバーされない中心の底部分の長さL1 は140μ
mであり、多層構造MS1およびMS2の各々の最上層
5の周辺端縁部分の長さl1 は10μmであり、かつl
2 =l3 =l4 =l 5 =16 =5μmである。
【0017】前述のことから明らかであるように、この
発明に従う先行技術においてなされるように、共通の垂
直平面にある単一の垂直端縁をそれぞれに有する各々の
多層構造MS1およびMS2の周辺端縁部分PE1およ
びPE2の代わりに、各々の多層構造MS1およびMS
2の周辺端縁部分PE1およびPE2のそれぞれが段に
積まれ、それによって個々の層1ないし5にそれらがウ
ェーハ製造方法の間にパターニングされるときに与えら
れるフォトレジスト膜の適当なステップカバレージを確
実にする。
【0018】図4を参照して、この発明の第2の実施例
が示され得る。この実施例において、各々の個々の層1
ないし5の周辺端縁部分の長さがその上に配置される層
のものよりも少ないということが理解され得る。好まし
くは、図4に示されるように、各々の個々の層1ないし
5の周辺端縁部分はその下に配置される層の周辺端縁部
分を完全に覆い、その各々の個々の層1ないし5は遠位
の脚部分1aないし5aをそれぞれに有し、それはその
下に配置される層のすべての遠位の脚部分を越えて延在
し、かつそれはウェーハ100の表面上に配置される。
上で説明された構造の構成で、層1ないし5の遠位の脚
部分1aないし5aのそれぞれはウェーハ100の表面
上に直列に配置され、遠位の脚部分5aは遠位の脚部分
1aないし5aの最外のものであり、かつ遠位の脚部分
1aは遠位の脚部分1aないし5aの最内のものであ
る。
【0019】図4およびその前述の説明から明らかであ
るように、この発明の実施例に従って、多層構造の周辺
端縁部分もまた段に積まれ、それによって個々の層1な
いし5にそれらがウェーハ製造方法の間パターニングさ
れるときに与えられるフォトレジスト膜の適当なステッ
プカバレージを確実にする。さらに、多層構造の周辺端
縁部分が共通の垂直平面にある単一の垂直端縁を有する
が、この単一の垂直端縁の高さは先行技術における場合
でのように、層のいくつかの集合の厚みというよりはむ
しろ最上層5のみの厚みと等しく、それによって個々の
層1ないし5にそれらがウェーハ製造方法の間にパター
ニングされるときに与えられるフォトレジスト膜の適当
なステップカバレージをさらに確実にする。
【0020】図4を引続き参照することによって、最底
層1の周辺端縁部分の長さが11であり、第2の層2の
周辺端縁部分の長さがl1 +l2 であり、第3の層3の
周辺端縁部分の長さがl1 +l2 +l3 であり、第4の
層4の周辺端縁部分の長さがl1 +l2 +l3 +l4
あり、かつ最上層5の周辺端縁部分の長さがl1 +l 2
+l3 +l4 +l5 であるということがさらに示され得
る。こうして、最底層1の周辺端縁部分の長さと第2の
層2のものとの間の差はl2 であり、第2の層2の周辺
端縁部分の長さと第3の層3のものとの間の差はl3
あり、第3の層3の周辺端縁部分の長さと第4の層4の
ものとの間の差はl4 であり、かつ第4の層4の周辺端
縁部分の長さと最上層5のものとの間の差はl5 であ
る。好ましくは、連続する層の間の周辺端縁部分の長さ
の差は一定(すなわちl2 =l3 =l4 =l5 )である
かまたは異なってもよい(すなわち可変であってもよ
い)が、このことは確かにこの発明に制限されない。こ
の発明の例示的な実施例において、l2 =l3 =l4
5 =5μmである。
【0021】さて図5を参照すると、この発明の第3の
実施例が示され得る。この実施例において、奇数番号の
層1、3および5の各々の周辺端縁部分の長さはその上
に配置される他の奇数番号の層のものよりも大きいが、
偶数番号の層2、4および6のものよりは少ない。偶数
番号の層2、4および6の各々の周辺端縁部分の長さは
その上に配置される他の偶数番号の層のものよりも少な
い。好ましくは、図5に示されるように、偶数番号の層
2、4および6の各々の周辺端縁部分はその下に配置さ
れる偶数番号の層の周辺端縁部分を完全に覆い、各々の
偶数番号の層2、4および6は遠位の脚部分2a、4a
および6aをそれぞれに有し、それはその下に配置され
る偶数番号の層のすべての遠位の脚部分を越えて延在
し、かつウェーハ100の表面上に配置される。
【0022】図5を引続いて参照すると、最上の奇数番
号の層5の周辺端縁部分の長さがl 1 であり、中間の奇
数番号の層3の周辺端縁部分の長さがl1 +l2 であ
り、最底の奇数番号の層1の周辺端縁部分の長さがl1
+l2 +l3 であり、最底の偶数番号の層2の周辺端縁
部分の長さがl1 +l2 +l3 +l4 であり、中間の偶
数番号の層4の周辺端縁部分の長さがl1 +l2 +l3
+l4 +l5 であり、かつ、最上の偶数番号の層6の長
さがl1 +l2 +l3 +l4 +l5 +l6 であるという
ことがさらに理解され得る。こうして、最上の偶数番号
の層6の周辺端縁部分と中間の偶数番号の層4のものと
の間の差はl6 であり、中間の偶数番号の層4の周辺部
分の長さと最底の偶数番号の層2のものとの間の差はl
5 であり、最底の奇数番号の層1の周辺端縁部分の長さ
と中間の奇数番号の層3のものとの間の差はl3 であ
り、中間の奇数番号の層3の周辺端縁部分の長さと最上
の奇数番号の層5のものとの間の差はl2 であり、かつ
最底の偶数番号の層2の周辺端縁部分の長さと最底の奇
数番号の層1のものとの間の差はl4 である。好ましく
は、連続する奇数番号の層の間の周辺端縁部分の長さの
差は一定(すなわちl2=l3 )であるかまたは異なっ
てもよく(すなわち可変であってもよく)かつ連続する
偶数番号の層の間の周辺端縁部分の長さの差は一定(す
なわちl4 =l5=l6 )であるかまたは異なってもよ
い(すなわち可変であってもよい)。この発明の例示的
な実施例において、l1 =20μmであり、かつl2
3 =l4=l5 =l6 =5μmであるがこれらの値は
確かにこの発明に制限的なものではない。
【0023】図5およびその前述の説明から明らかであ
るように、この発明のこの実施例に従って、多層構造の
周辺端縁部分もまた段に積まれ、それによって個々の層
1ないし6にウェーハ製造方法の間それらがパターニン
グされるときに与えられるフォトレジスト膜の適当なス
テップカバレージを確実にする。さらに、多層構造の周
辺端縁部分が共通の垂直平面にある単一の垂直端縁を有
するが、この単一の垂直端縁の高さが先行技術における
場合でのように、層のいくつかの集合的な厚みというよ
りはむしろ最上の偶数番号の層6のみの厚みと等しく、
それによって個々の層1ないし6にウェーハ製造方法の
間にそれらがパターニングされるときに与えられるフォ
トレジスト膜の適当なステップカバレージをより確実に
する。
【0024】さて、図6を参照すると、この発明の第4
の実施例が示され得、それは図5に示されたこの発明の
第4の実施例と本質的には同じであり、それは偶数番号
の層および奇数番号の層の位置が入替わるということを
除いてそうである。したがって、第3の実施例の偶数番
号の層2、4および6は第4の実施例の奇数番号の層
1、3および5に対応し、かつ第3の実施例の奇数番号
の層1、3および5は第4の実施例の偶数番号の層2、
4および6に対応する。
【0025】この発明のいくつかの好ましい実施例が上
で詳細に説明されたが、当業者に明らかであるここで示
された基本的な発明の概念の多くの変形および/または
修正がさらに前掲の特許請求の範囲において規定される
ようにこの発明の真意および範囲の範囲内のものである
ということが明らかに理解されるべきである。
【図面の簡単な説明】
【図1】この発明で使用される基本的なレイアウトを示
す半導体ウェーハの平面図である。
【図2】隣接するチップ領域AおよびBを分離するウェ
ーハのスクライブライン領域内へと延在する隣接するパ
ターニングされた多層構造の周辺端縁部分のみを示し、
多層構造が先行技術に従って構成される、図1に示され
るウェーハの部分断面図である。
【図3】多層構造がこの発明の第1の好ましい実施例に
従って構成されるということを除いて図2に示されるも
のと同じ図である。
【図4】多層構造のうちの1つの周辺端縁部分のみがそ
こで示され、かつ多層構造がこの発明の第2の好ましい
実施例に従って構成されるということを除いて図2に示
されるものと同じ図である。
【図5】多層構造がこの発明の第3の好ましい実施例に
従って構成されるということを除いて図4に示されるも
のと同じ図である。
【図6】多層構造がこの発明の第4の好ましい実施例に
従って構成されるということを除いて図4に示されるも
のと同じ図である。
【符号の説明】
1 層 5 層 20 ダイ領域 30 スクライブライン 100 ウェーハ

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 ウェーハの表面に刻まれたスクライブラ
    インの格子状アレイによって規定された多数のチップ領
    域へと分割された半導体ウェーハであって、各々のスク
    ライブラインはウェーハの表面において形成されたそれ
    ぞれのフィールド酸化物層によって縦に境界づけられ、
    それによって隣接するチップ領域の間のスクライブライ
    ン領域を規定し、 それぞれに対応する多数のチップ領域に形成された多数
    の集積回路を含み、前記集積回路の各々はスクライブラ
    イン領域のそれぞれの一つへと延在する周辺端縁部分を
    有するパターニングされた多層構造を含み、さらに各々
    の前記多層構造の前記周辺端縁部分が多段断面プロファ
    イルを有する半導体ウェーハ。
  2. 【請求項2】 各々の前記多層構造が複数個の個々の層
    を含み、その各々がスクライブライン領域の前記それぞ
    れの一つへと延在する周辺端縁部分を有し、各々の前記
    個々の層の前記周辺端縁部分の長さが異なる、請求項1
    に記載のウェーハ。
  3. 【請求項3】 各々の前記多層構造のために、各々の前
    記個々の層の前記周辺端縁部分の長さがその上に配置さ
    れる前記個々の層の別のものの長さよりも大きい、請求
    項2に記載のウェーハ。
  4. 【請求項4】 各々の前記多層構造のために、前記個々
    の層の連続するものの前記周辺端縁部分の長さにおける
    差が一定であるかまたは異なり得る(すなわち可変であ
    る)、請求項3に記載のウェーハ。
  5. 【請求項5】 各々の前記多層構造のために、各々の前
    記個々の層の前記周辺端縁部分の長さがその上に配置さ
    れる前記個々の層の他のものの長さよりも少ない、請求
    項2に記載のウェーハ。
  6. 【請求項6】 各々の前記多層構造のために、各々の前
    記個々の層の前記周辺端縁部分がその下に位置される前
    記個々の層の他のものの前記周辺端縁部分を完全に覆
    う、請求項5に記載のウェーハ。
  7. 【請求項7】 各々の前記多層構造のために、各々の前
    記個々の層がウェーハの表面上に配置される遠位の脚部
    分を有し、各々の前記個々の層の前記遠位の脚部分がそ
    の下に配置される前記個々の層の他のものの前記遠位の
    脚部分を越えて延在する、請求項6に記載のウェーハ。
  8. 【請求項8】 各々の前記多層構造のために、前記個々
    の層の連続するものの前記周辺端縁部分の長さにおける
    差が一定であるかまたは異なり得る(すなわち可変であ
    る)、請求項7に記載のウェーハ。
  9. 【請求項9】 各々の前記多層構造のために、 前記複数個の個々の層が最底の個々の層で始まる前記個
    々の層の連続する交互のものを含む第1の交互の層と、
    最底の次の個々の層で始まる前記個々の層の連続する交
    互のものを含む第2の交互の層とを含み、 前記第1の交互の層の各々の前記個々の層の前記周辺端
    縁部分の長さがその上に配置される前記第1の交互の層
    の前記個々の層の他のものの長さよりも大きく、さらに
    前記第2の交互の層の各々の前記個々の層の前記周辺端
    縁部分の長さがその上に配置された前記第2の交互の層
    の前記個々の層の他のものの長さよりも少ない、請求項
    2に記載のウェーハ。
  10. 【請求項10】 各々の前記多層構造のために、前記第
    2の交互の層の各々の前記個々の層がウェーハの表面上
    に配置された遠位の脚部分を有し、前記第2の交互の層
    の各々の前記個々の層の前記遠位の脚部分がその下に配
    置された前記第2の交互の層の前記個々の層の他のもの
    の前記遠位の脚部分を越えて延在する、請求項9に記載
    のウェーハ。
  11. 【請求項11】 各々の前記多層構造のために、前記交
    互の層の前記個々の層の連続するものの前記周辺端縁部
    分の長さにおける差が一定であるかまたは異なり得る
    (すなわち可変)、請求項10に記載のウェーハ。
  12. 【請求項12】 各々の前記多層構造のために、前記第
    1の交互の層の前記個々の層の連続するものの前記周辺
    端縁部分の長さにおける差が一定である、請求項11に
    記載のウェーハ。
  13. 【請求項13】 各々の前記多層構造のために、 前記複数個の個々の層が最底の個々の層から始まる前記
    個々の層の連続する交互のものを含む第1の交互の層
    と、最底の次の個々の層から始まる前記個々の層の連続
    する交互のものを含む第2の交互の層とを含み、 前記第1の交互の層の各々の前記個々の層の前記周辺端
    縁部分の長さがその上に配置される前記第1の交互の層
    の前記個々の層の他のものの長さよりも少なく、さらに
    前記第2の交互の層の各々の前記個々の層の前記周辺端
    縁部分の長さがその上に配置される前記第2の交互の層
    の前記個々の層の他のものの長さよりも大きい、請求項
    2に記載のウェーハ。
  14. 【請求項14】 各々の前記多層構造のために、前記第
    1の交互の層の各々の前記個々の層がウェーハの表面上
    に配置された遠位の脚部分を有し、前記第1の交互の層
    の各々の前記個々の層の前記遠位の脚部分がその下に配
    置された前記第1の交互の層の前記個々の層の他のもの
    の前記遠位の脚部分を越えて延在する、請求項13に記
    載のウェーハ。
  15. 【請求項15】 各々の前記多層構造のために、前記第
    1の交互の層の前記個々の層の連続するものの前記周辺
    端縁部分の長さにおける差が一定であるかまたは異なり
    得る(すなわち可変)、請求項14に記載のウェーハ。
  16. 【請求項16】 各々の前記多層構造のために、前記第
    2の交互の層の前記個々の層の連続するものの前記周辺
    端縁部分の長さにおける差が一定である、請求項15に
    記載のウェーハ。
JP4169127A 1991-06-27 1992-06-26 半導体ウェーハ Pending JPH06204401A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032826A (ja) * 2013-08-02 2015-02-16 ▲き▼邦科技股▲分▼有限公司 半導体装置
JP2015056658A (ja) * 2013-09-10 2015-03-23 ▲き▼邦科技股▲分▼有限公司 半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894165B2 (ja) * 1993-07-24 1999-05-24 ヤマハ株式会社 半導体装置
JP2755131B2 (ja) * 1993-10-27 1998-05-20 日本電気株式会社 半導体装置
US5686171A (en) * 1993-12-30 1997-11-11 Vlsi Technology, Inc. Integrated circuit scribe line structures and methods for making same
US5861660A (en) * 1995-08-21 1999-01-19 Stmicroelectronics, Inc. Integrated-circuit die suitable for wafer-level testing and method for forming the same
US5700732A (en) * 1996-08-02 1997-12-23 Micron Technology, Inc. Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns
US6197645B1 (en) 1997-04-21 2001-03-06 Advanced Micro Devices, Inc. Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls
JP3132451B2 (ja) * 1998-01-21 2001-02-05 日本電気株式会社 半導体装置およびその製造方法
US6441465B2 (en) 1999-02-09 2002-08-27 Winbond Electronics Corp. Scribe line structure for preventing from damages thereof induced during fabrication
JP2000294771A (ja) * 1999-04-02 2000-10-20 Fuji Electric Co Ltd プレーナ型半導体装置
US7015118B2 (en) * 2001-10-31 2006-03-21 Mitsuboshi Diamond Industrial Co., Ltd. Method for forming a scribe line on a semiconductor device and an apparatus for forming the scribe line
US7829462B2 (en) * 2007-05-03 2010-11-09 Teledyne Licensing, Llc Through-wafer vias
US8263496B1 (en) * 2011-04-12 2012-09-11 Tokyo Electron Limited Etching method for preparing a stepped structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6428827A (en) * 1987-07-24 1989-01-31 Hitachi Ltd Manufacture of semiconductor device
JPH01120029A (ja) * 1987-11-02 1989-05-12 Seiko Epson Corp 半導体製造装置のスクライブ構造
JPH027431A (ja) * 1988-06-27 1990-01-11 Oki Electric Ind Co Ltd 半導体装置
JPH0237747A (ja) * 1988-07-28 1990-02-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03185750A (ja) * 1989-12-14 1991-08-13 Victor Co Of Japan Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3707760A (en) * 1971-05-19 1973-01-02 Sieburg Ind Inc Method and device for article working such as fracturing of semiconductor slices and separating semiconductor chips
JPS5467370A (en) * 1977-11-09 1979-05-30 Hitachi Ltd Mos semiconductor device
US4381201A (en) * 1980-03-11 1983-04-26 Fujitsu Limited Method for production of semiconductor devices
US4835592A (en) * 1986-03-05 1989-05-30 Ixys Corporation Semiconductor wafer with dice having briding metal structure and method of manufacturing same
JPH0821559B2 (ja) * 1988-02-12 1996-03-04 三菱電機株式会社 半導体集積回路装置の製造方法
US5053836A (en) * 1989-11-21 1991-10-01 Eastman Kodak Company Cleaving of diode arrays with scribing channels
JPH1028827A (ja) * 1996-07-19 1998-02-03 Mitsubishi Heavy Ind Ltd 除塵装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6428827A (en) * 1987-07-24 1989-01-31 Hitachi Ltd Manufacture of semiconductor device
JPH01120029A (ja) * 1987-11-02 1989-05-12 Seiko Epson Corp 半導体製造装置のスクライブ構造
JPH027431A (ja) * 1988-06-27 1990-01-11 Oki Electric Ind Co Ltd 半導体装置
JPH0237747A (ja) * 1988-07-28 1990-02-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03185750A (ja) * 1989-12-14 1991-08-13 Victor Co Of Japan Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032826A (ja) * 2013-08-02 2015-02-16 ▲き▼邦科技股▲分▼有限公司 半導体装置
JP2015056658A (ja) * 2013-09-10 2015-03-23 ▲き▼邦科技股▲分▼有限公司 半導体装置

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Publication number Publication date
KR930001371A (ko) 1993-01-16
US5300816A (en) 1994-04-05
GB9213586D0 (en) 1992-08-12
ITMI921562A0 (it) 1992-06-25
ITMI921562A1 (it) 1993-12-25
DE4220721A1 (de) 1993-01-14
FR2678427A1 (fr) 1992-12-31
IT1255174B (it) 1995-10-20
GB2257298A (en) 1993-01-06

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