JP2005012060A - 半導体装置 - Google Patents
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Abstract
【課題】半導体チップへのクラックの発生を確実に防止するとともに、半導体チップへの湿気（水分）の侵入を確実に防止することが可能なガードリング構造を備える半導体装置を提供する。
【解決手段】半導体素子形成領域に対して、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造を有している。
【選択図】 図４
【解決手段】半導体素子形成領域に対して、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造を有している。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、半導体チップ（集積回路）の周囲を取囲むように設けられるガードリングを備える、半導体装置に関する。
【０００２】
【従来の技術】
半導体チップを半導体ウエハから切り出す際に、半導体ウエハに加わる物理的な外力に基づく、半導体チップへのクラックの発生を防止する観点、および、半導体パッケージ信頼性加速テスト（ＰＣＴ：プレッシャ・クッカ・テスト）における湿気（水分）から、半導体チップ内の集積回路を保護する観点から、半導体チップの周囲を取囲むようにガードリングが設けられる。ガードリングを採用した半導体装置を開示するものとしては、下記特許文献１および特許文献２が挙げられる。
【０００３】
【特許文献１】
特開２００１−５３１４８号公報
【０００４】
【特許文献２】
特開平１０−６４９４５号公報
【０００５】
【発明が解決しようとする課題】
ここで、上記特許文献１および特許文献２に開示されるガードリングは、積層構造からなる各層にコンタクトホールを設け、このコンタクトホール内にガードリング構成材料を充填させており、最終的には１枚構造からなる壁状構造を有している。
【０００６】
しかしながら、ガードリングが１枚構造からなる壁状構造の場合には、半導体チップを半導体ウエハから切り出す際にガードリングにクラックが入ると、その部分からクラックが内部に拡がり、半導体チップにもクラックが入ってしまうことが考えられる。
【０００７】
また、半導体チップへのクラックの侵入を阻止できた場合であっても、ガードリングにクラックが入った状態で、半導体パッケージ信頼性加速テスト（ＰＣＴ）における湿気（水分）が、このガードリングのクラックから半導体チップに侵入するおそれがあり、十分に耐湿性を保持できているとは言えない。
【０００８】
したがって、この発明は上記課題を解決するためになされたものであり、第１の目的は、半導体チップへのクラックの発生を確実に防止することが可能なガードリング構造を備える半導体装置を提供することを目的とする。
【０００９】
また、第２の目的は、半導体チップへの湿気（水分）の侵入を確実に防止することが可能なガードリング構造を備える半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明に基づいた半導体装置においては、半導体基板上に設けられる半導体素子形成領域と、上記半導体基板上において、上記半導体素子形成領域を取囲むように設けられるガードリングとを備える半導体装置であって、上記ガードリングは、上記半導体素子形成領域を取囲むように設けられる第１ガードリングと、上記第１ガードリングを取囲むように設けられる第２ガードリングとを備える。
【００１１】
上記構成からなる半導体装置によれば、第１ガードリングおよび第２ガードリングからなる２重構造のガードリングを備える。これにより、半導体素子形成領域を半導体ウエハから切り出す際に、外側に位置する第２ガードリングにクラックが入り、さらにクラックが内部に進もうとした場合であっても、内側に位置する第１ガードリングによりクラックのさらなる侵入を阻止することが可能となる。その結果、半導体素子形成領域へのクラックの発生を確実に防止することを可能とする。
【００１２】
また、外側に位置する第２ガードリングにクラックが入った状態のまま、半導体パッケージ信頼性加速テスト（ＰＣＴ）を行なった場合でも、内側に位置する第１ガードリングにより湿気（水分）の侵入を阻止することが可能となる。その結果、半導体素子形成領域への湿気の侵入を確実に防止することを可能とする。
【００１３】
【発明の実施の形態】
以下、この発明に基づいた各実施の形態における半導体装置について、図を参照しながら説明する。なお、図１は半導体ウエハ上に複数設けられる半導体チップ１Ａ〜１Ｄを示す平面図であり、図２は半導体チップ１Ａの平面拡大図である。
【００１４】
図１に示すように、半導体ウエハ上には、半導体チップ１Ａ〜１Ｄが複数形成され、ダイシング装置を用いてダイシングライン１００Ｘ，１００Ｙに沿って切り離される。また、図２に示すように、半導体チップ１Ａ（他の半導体チップも同様）は、半導体素子形成領域１０と、この半導体素子形成領域１０を取囲むように設けられるガードリング２０とを備えている。
【００１５】
ここで、本発明に基づく各実施の形態における特徴は、このガードリング２０の構造にある。したがって、以下各実施の形態に別けて、このガードリング２０の構造について詳細に説明する。
【００１６】
＜実施の形態１＞
図３〜図８を参照して、本実施の形態におけるガードリング２０Ａの構造について説明する。なお、図３は図２中ＩＩＩで囲まれる領域の部分拡大平面図であり、図４は図３中ＩＶ−ＩＶ線矢視断面図であり、図５は図３中Ｖ−Ｖ線矢視断面図である。また、図６〜図８は、本実施の形態における半導体装置の製造工程を示す断面図である。
【００１７】
＜ガードリング２０Ａの構成＞
図３を参照して、本実施の形態におけるガードリング２０Ａは、平面的に見て、半導体素子形成領域１０を取囲むように設けられ、半導体基板１００上に設けられた半導体素子形成領域１０に対して最も内側に設けられる第１ガードリング２１Ａ、この第１ガードリング２１Ａの外側において、この第１ガードリング２１Ａに対して所定の距離隔てて配置される第２ガードリング２１Ｂ、さらに、この第２ガードリング２１Ｂの外側において、この第２ガードリング２１Ｂに対して所定の距離隔てて配置される第３ガードリング２１Ｃの３重壁構造を備えている。
【００１８】
第１ガードリング２１Ａと第２ガードリング２１Ｂとの間には埋め込み部材２２Ａが設けられるとともに、第１ガードリング２１Ａと第２ガードリング２１Ｂとを連結するための第１連結壁２３Ａが所定の間隔（Ｐ）で設けられている。同様に、第２ガードリング２１Ｂと第３ガードリング２１Ｃとの間には埋め込み部材２２Ｂが設けられるとともに、第２ガードリング２１Ｂと第３ガードリング２２Ｂとを連結するための第２連結壁２４Ａが所定の間隔（Ｐ）で設けられている。本実施の形態においては、第１連結壁２３Ａと第２連結壁２４Ａとは、同一ピッチで配置した構成を示しているが、相互にずれる位置となるように配設することも可能である。
【００１９】
なお、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１ＣのＸ方向の幅（Ｗ１）は、０．５μｍ〜１．０μｍ程度、埋め込み部材２２Ａおよび埋め込み部材２２ＢのＸ方向の幅（Ｗ２）は、０．５μｍ〜１．０μｍ程度、第１連結壁２３Ａおよび第２連結壁２４ＡのＹ方向の幅（Ｔ１）は、０．５μｍ〜１．０μｍ程度、埋め込み部材２２Ａおよび埋め込み部材２２ＢのＹ方向の幅（Ｔ２）は、２．０μｍ〜３．０μｍ程度である。
【００２０】
図４を参照して、本実施の形態における半導体素子形成領域１０は、第１層１０１〜第５層１０５の５層構造を備え、素子形成層１１０が５層積重ねられた形態を備えている。なお、５層構造は、あくまでも一例であり、積層数は適宜半導体装置によって選択されるものである。
【００２１】
ガードリング２０Ａの断面構造は、各層に設けられた第１ガードリング層２１１ａ、第２ガードリング層２１１ｂ、および第３ガードリング層２１１ｃが積重ねられた形態からなる。埋め込み部材２２Ａおよび埋め込み部材２２Ｂも、各層に設けられた第１埋め込み部材２２１ａおよび第２埋め込み部材２２１ｂが積重ねられた形態からなる。
【００２２】
また、図５を参照して、第１連結壁２３Ａおよび第２連結壁２４Ａにおいても、各層に設けられた第１連結壁２３１および第２連結壁２４１が積重ねられた形態からなる。
【００２３】
＜ガードリング２０Ａの製造方法＞
次に、図６〜図８を参照して、ガードリング２０Ａの製造方法について説明する。なお、第１層１０１〜第５層１０５は同じ製造工程で形成することが可能であるため、ここでは、第１層１０１の製造工程を代表例として説明する。なお、各層の厚さは、０．５０μｍ〜１．００μｍ程度である。
【００２４】
まず、図６を参照して、半導体基板１００の上にＳｉＯ２等の層間絶縁膜等から構成される第１層１１０が形成される。その後、この第１層１１０の上に、所定の開口パターンが形成されたレジスト膜３０１を形成する。
【００２５】
次に、図７を参照して、レジスト膜３０１をマスクにして、第１層１１０のエッチングを行ない、第１埋め込み部材２２１ａおよび第２埋め込み部材２２１ｂを形成するとともに、スルーホールｈを形成する。
【００２６】
次に、図８を参照して、レジスト膜３０１を除去した後、第１層１１０のスルーホールｈに、不純物等を含むポリシリコン等の配線層等を埋め込み、第１ガードリング層２１１ａ、第２ガードリング層２１１ｂ、および第３ガードリング層２１１ｃを形成する。これにより、ガードリング２０Ａの第１層１０１が完成する。同様にして、第２層１０２〜第５層１０５を形成する。
【００２７】
＜作用・効果＞
本実施の形態におけるガードリング２０Ａによれば、半導体素子形成領域１０に対して、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造を採用している。また、第１ガードリング２１Ａと第２ガードリング２１Ｂとを連結するための第１連結壁２３Ａ、および第２ガードリング２１Ｂと第３ガードリング２２Ｂとを連結するための第２連結壁２４Ａを設けることにより、ガードリング２０Ａ全体としては、格子状の２次元セル構造を有している。
【００２８】
この構造により、半導体チップを半導体ウエハから切り出す際に、外側に位置する第３ガードリング２１Ｃにクラックが入り、さらにクラックが内部に進もうとした場合であっても、内側に位置する第２ガードリング２１Ｂによりクラックのさらなる侵入を阻止することが可能となる。また、第２ガードリング２１Ｂにクラックが入り、さらにクラックが内部に進もうとした場合であっても、さらに内側に位置する第１ガードリング２１Ａによりクラックのさらなる侵入を確実に阻止することが可能となる。
【００２９】
また、外側に位置する第３ガードリング２１Ｃにクラックが入った状態のまま、半導体パッケージ信頼性加速テスト（ＰＣＴ）を行なった場合でも、内側に位置する第２ガードリング２１Ｂにより湿気（水分）の侵入を阻止することが可能となる。また、第２ガードリング２１Ｂにクラックが入った状態のまま、半導体パッケージ信頼性加速テスト（ＰＣＴ）を行なった場合でも、さらに内側に位置する第１ガードリング２１Ａにより湿気（水分）の侵入を確実に阻止することが可能となる。
【００３０】
＜実施の形態２＞
図９〜図１２を参照して、本実施の形態におけるガードリング２０Ｂの構造について説明する。なお、図９は図３中ＩＶ−ＩＶ線矢視に対応する断面図であり、図１０は図９中Ｘ−Ｘ線矢視平面図である。また、図１１および図１２は、本実施の形態における半導体装置の製造工程を示す断面図である。
【００３１】
＜ガードリング２０Ｂの構成＞
図９を参照して、本実施の形態におけるガードリング２０Ｂは、上記実施の形態１と同様に、平面的に見て半導体素子形成領域１０を取囲むように設けられ、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃの３重壁構造を備えている。また、第１ガードリング２１Ａと第２ガードリング２１Ｂとの間には埋め込み部材２２Ａが設けられ、第２ガードリング２１Ｂと第３ガードリング２１Ｃとの間には埋め込み部材２２Ｂが設けられている。
【００３２】
上記実施の形態１の構成との相違点は、図１０に示すように、各層において、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃを全体的に連結する第３連結壁２５Ａを設けている点にある。その他の構成は、上記実施の形態１の構成と同じであるため、同一の参照番号を付し、重複する説明は繰返さないこととする。
【００３３】
＜ガードリング２０Ｂの製造方法＞
次に、図１１および図１２を参照して、ガードリング２０Ｂの製造方法について説明する。なお、本実施の形態においても、第１層１０１〜第５層１０５は同じ製造工程で形成することが可能であるため、ここでは、第１層１０１の製造工程を代表例として説明する。
【００３４】
図６および図７で示した上記本実施の形態１の場合と同様にして、スルーホールｈを形成する。次に、図１１を参照して、第１層１１０の上に再度レジスト膜３０２を形成しする。その後、このレジスト膜３０２をマスクにして、第１埋め込み部材２２１ａおよび第２埋め込み部材２２１ｂを、その膜厚さが半分程度になるようにエッチングにより除去する。
【００３５】
その後、図１２を参照して、第１層１１０のスルーホールｈに、不純物等を含むポリシリコン等の配線層等を埋め込み、第１ガードリング層２１１ａ、第２ガードリング層２１１ｂ、および第３ガードリング層２１１ｃを形成するとともに、第３連結壁２５Ａを形成する（ダマシン構造）。これにより、ガードリング２０Ｂの第１層１０１が完成する。同様にして、第２層１０２〜第５層１０５を形成する。
【００３６】
＜作用・効果＞
本実施の形態におけるガードリング２０Ｂによれば、上記実施の形態１と同様の作用効果を得ることができる。また、各層において第３連結壁２５Ａを設けていることから、「３次元セル構造の実現」を可能としている。これにより、ガードリング２０Ｂ全体としての構造強度の向上を可能としている。
【００３７】
＜実施の形態３＞
図１３および図１４を参照して、本実施の形態におけるガードリング２０Ｃの構造について説明する。なお、図１３は図２中ＩＩＩで囲まれる領域の部分拡大平面図であり、図１４は図１３中ＸＩＶ−ＸＩＶ線矢視断面図である。
【００３８】
＜ガードリング２０Ｃの構成＞
図１３および図１４を参照して、本実施の形態におけるガードリング２０Ｃは、基本的構成は、上記実施の形態１におけるガードリング２０Ａと同じである。相違点は、上記実施の形態１におけるガードリング２０Ａは、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造であったが、本実施の形態におけるガードリング２０Ｃは、第１ガードリング２１Ａおよび第２ガードリング２１Ｂからなる２重壁構造を採用している点にある。
【００３９】
なお、基本的構成は上記実施の形態１の構成と同じであるため、同一の参照番号を付し、重複する説明は繰返さないこととする。また、製造方法においても、上記実施の形態１の構成と同じであるため、ここでの説明は省略する。
【００４０】
＜作用・効果＞
本実施の形態においても、上記実施の形態１の場合と同様の作用効果を得ることができるが、３重壁構造を採用することができない場合には、この２重壁構造を採用することで、微細化の要請を満足させることが可能となる。
【００４１】
＜実施の形態４＞
図１５を参照して、本実施の形態におけるガードリング２０Ｄの構造について説明する。なお、図１５は図３中ＩＶ−ＩＶ線矢視に対応する断面図である。
【００４２】
＜ガードリング２０Ｄの構成＞
図１５を参照して、本実施の形態におけるガードリング２０Ｄは、基本的構成は、上記実施の形態２におけるガードリング２０Ｂと同じである。相違点は、上記実施の形態２におけるガードリング２０Ｂは、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造であったが、本実施の形態におけるガードリング２０Ｄは、第１ガードリング２１Ａおよび第２ガードリング２１Ｂからなる２重壁構造を採用している点にある。
【００４３】
なお、基本的構成は上記実施の形態２の構成と同じであるため、同一の参照番号を付し、重複する説明は繰返さないこととする。また、製造方法においても、上記実施の形態１の構成と同じであるため、ここでの説明は省略する。
【００４４】
＜作用・効果＞
本実施の形態においても、上記実施の形態２の場合と同様の作用効果を得ることができるが、３重壁構造を採用することができない場合には、この２重壁構造を採用することで、微細化の要請を満足させることが可能となる。
【００４５】
なお、上記実施の形態においては、２重壁構造および３重壁構造の場合について説明しているが、３重以上の壁構造を採用することも可能である。また、各ガードリングを連結するために種々の形状の連結壁を設ける構成を例示しているが、連結壁を設けない構成の採用も可能である。
【００４６】
したがって、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】半導体ウエハ上に複数設けられる複数の半導体チップを示す平面図である。
【図２】半導体チップ１Ａの平面拡大図である。
【図３】実施の形態１における半導体装置の部分拡大平面図である。
【図４】図３中ＩＶ−ＩＶ線矢視断面図である。
【図５】図３中Ｖ−Ｖ線矢視断面図である。
【図６】実施の形態１における半導体装置の第１製造工程を示す断面図である。
【図７】実施の形態１における半導体装置の第２製造工程を示す断面図である。
【図８】実施の形態１における半導体装置の第３製造工程を示す断面図である。
【図９】実施の形態２における半導体装置の部分拡大平面図である。
【図１０】図９中Ｘ−Ｘ線矢視平面図である。
【図１１】実施の形態２における半導体装置の第３製造工程を示す断面図である。
【図１２】実施の形態２における半導体装置の第４製造工程を示す断面図である。
【図１３】実施の形態３における半導体装置の部分拡大平面図である。
【図１４】図１３中ＸＩＶ−ＸＩＶ線矢視断面図である。
【図１５】実施の形態４における半導体装置の断面図（図３中ＩＶ−ＩＶ線矢視に対応する断面図）である。
【符号の説明】
１Ａ〜１Ｄ 半導体チップ、１０ 半導体素子形成領域、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ ガードリング、２１Ａ 第１ガードリング、２１Ｂ 第２ガードリング、２１Ｃ 第３ガードリング、２２Ａ，２２Ｂ 埋め込み部材、２３Ａ 第１連結壁、２４Ａ 第２連結壁、２５Ａ 第３連結壁、１００Ｘ，１００Ｙ ダイシングライン、２１１ａ 第１ガードリング層、２１１ｂ 第２ガードリング層、２１１ｃ 第３ガードリング層、２２１ａ 第１埋め込み部材、２２１ｂ 第２埋め込み部材、２３１ 第１連結壁、２４１ 第２連結壁。
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、半導体チップ（集積回路）の周囲を取囲むように設けられるガードリングを備える、半導体装置に関する。
【０００２】
【従来の技術】
半導体チップを半導体ウエハから切り出す際に、半導体ウエハに加わる物理的な外力に基づく、半導体チップへのクラックの発生を防止する観点、および、半導体パッケージ信頼性加速テスト（ＰＣＴ：プレッシャ・クッカ・テスト）における湿気（水分）から、半導体チップ内の集積回路を保護する観点から、半導体チップの周囲を取囲むようにガードリングが設けられる。ガードリングを採用した半導体装置を開示するものとしては、下記特許文献１および特許文献２が挙げられる。
【０００３】
【特許文献１】
特開２００１−５３１４８号公報
【０００４】
【特許文献２】
特開平１０−６４９４５号公報
【０００５】
【発明が解決しようとする課題】
ここで、上記特許文献１および特許文献２に開示されるガードリングは、積層構造からなる各層にコンタクトホールを設け、このコンタクトホール内にガードリング構成材料を充填させており、最終的には１枚構造からなる壁状構造を有している。
【０００６】
しかしながら、ガードリングが１枚構造からなる壁状構造の場合には、半導体チップを半導体ウエハから切り出す際にガードリングにクラックが入ると、その部分からクラックが内部に拡がり、半導体チップにもクラックが入ってしまうことが考えられる。
【０００７】
また、半導体チップへのクラックの侵入を阻止できた場合であっても、ガードリングにクラックが入った状態で、半導体パッケージ信頼性加速テスト（ＰＣＴ）における湿気（水分）が、このガードリングのクラックから半導体チップに侵入するおそれがあり、十分に耐湿性を保持できているとは言えない。
【０００８】
したがって、この発明は上記課題を解決するためになされたものであり、第１の目的は、半導体チップへのクラックの発生を確実に防止することが可能なガードリング構造を備える半導体装置を提供することを目的とする。
【０００９】
また、第２の目的は、半導体チップへの湿気（水分）の侵入を確実に防止することが可能なガードリング構造を備える半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明に基づいた半導体装置においては、半導体基板上に設けられる半導体素子形成領域と、上記半導体基板上において、上記半導体素子形成領域を取囲むように設けられるガードリングとを備える半導体装置であって、上記ガードリングは、上記半導体素子形成領域を取囲むように設けられる第１ガードリングと、上記第１ガードリングを取囲むように設けられる第２ガードリングとを備える。
【００１１】
上記構成からなる半導体装置によれば、第１ガードリングおよび第２ガードリングからなる２重構造のガードリングを備える。これにより、半導体素子形成領域を半導体ウエハから切り出す際に、外側に位置する第２ガードリングにクラックが入り、さらにクラックが内部に進もうとした場合であっても、内側に位置する第１ガードリングによりクラックのさらなる侵入を阻止することが可能となる。その結果、半導体素子形成領域へのクラックの発生を確実に防止することを可能とする。
【００１２】
また、外側に位置する第２ガードリングにクラックが入った状態のまま、半導体パッケージ信頼性加速テスト（ＰＣＴ）を行なった場合でも、内側に位置する第１ガードリングにより湿気（水分）の侵入を阻止することが可能となる。その結果、半導体素子形成領域への湿気の侵入を確実に防止することを可能とする。
【００１３】
【発明の実施の形態】
以下、この発明に基づいた各実施の形態における半導体装置について、図を参照しながら説明する。なお、図１は半導体ウエハ上に複数設けられる半導体チップ１Ａ〜１Ｄを示す平面図であり、図２は半導体チップ１Ａの平面拡大図である。
【００１４】
図１に示すように、半導体ウエハ上には、半導体チップ１Ａ〜１Ｄが複数形成され、ダイシング装置を用いてダイシングライン１００Ｘ，１００Ｙに沿って切り離される。また、図２に示すように、半導体チップ１Ａ（他の半導体チップも同様）は、半導体素子形成領域１０と、この半導体素子形成領域１０を取囲むように設けられるガードリング２０とを備えている。
【００１５】
ここで、本発明に基づく各実施の形態における特徴は、このガードリング２０の構造にある。したがって、以下各実施の形態に別けて、このガードリング２０の構造について詳細に説明する。
【００１６】
＜実施の形態１＞
図３〜図８を参照して、本実施の形態におけるガードリング２０Ａの構造について説明する。なお、図３は図２中ＩＩＩで囲まれる領域の部分拡大平面図であり、図４は図３中ＩＶ−ＩＶ線矢視断面図であり、図５は図３中Ｖ−Ｖ線矢視断面図である。また、図６〜図８は、本実施の形態における半導体装置の製造工程を示す断面図である。
【００１７】
＜ガードリング２０Ａの構成＞
図３を参照して、本実施の形態におけるガードリング２０Ａは、平面的に見て、半導体素子形成領域１０を取囲むように設けられ、半導体基板１００上に設けられた半導体素子形成領域１０に対して最も内側に設けられる第１ガードリング２１Ａ、この第１ガードリング２１Ａの外側において、この第１ガードリング２１Ａに対して所定の距離隔てて配置される第２ガードリング２１Ｂ、さらに、この第２ガードリング２１Ｂの外側において、この第２ガードリング２１Ｂに対して所定の距離隔てて配置される第３ガードリング２１Ｃの３重壁構造を備えている。
【００１８】
第１ガードリング２１Ａと第２ガードリング２１Ｂとの間には埋め込み部材２２Ａが設けられるとともに、第１ガードリング２１Ａと第２ガードリング２１Ｂとを連結するための第１連結壁２３Ａが所定の間隔（Ｐ）で設けられている。同様に、第２ガードリング２１Ｂと第３ガードリング２１Ｃとの間には埋め込み部材２２Ｂが設けられるとともに、第２ガードリング２１Ｂと第３ガードリング２２Ｂとを連結するための第２連結壁２４Ａが所定の間隔（Ｐ）で設けられている。本実施の形態においては、第１連結壁２３Ａと第２連結壁２４Ａとは、同一ピッチで配置した構成を示しているが、相互にずれる位置となるように配設することも可能である。
【００１９】
なお、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１ＣのＸ方向の幅（Ｗ１）は、０．５μｍ〜１．０μｍ程度、埋め込み部材２２Ａおよび埋め込み部材２２ＢのＸ方向の幅（Ｗ２）は、０．５μｍ〜１．０μｍ程度、第１連結壁２３Ａおよび第２連結壁２４ＡのＹ方向の幅（Ｔ１）は、０．５μｍ〜１．０μｍ程度、埋め込み部材２２Ａおよび埋め込み部材２２ＢのＹ方向の幅（Ｔ２）は、２．０μｍ〜３．０μｍ程度である。
【００２０】
図４を参照して、本実施の形態における半導体素子形成領域１０は、第１層１０１〜第５層１０５の５層構造を備え、素子形成層１１０が５層積重ねられた形態を備えている。なお、５層構造は、あくまでも一例であり、積層数は適宜半導体装置によって選択されるものである。
【００２１】
ガードリング２０Ａの断面構造は、各層に設けられた第１ガードリング層２１１ａ、第２ガードリング層２１１ｂ、および第３ガードリング層２１１ｃが積重ねられた形態からなる。埋め込み部材２２Ａおよび埋め込み部材２２Ｂも、各層に設けられた第１埋め込み部材２２１ａおよび第２埋め込み部材２２１ｂが積重ねられた形態からなる。
【００２２】
また、図５を参照して、第１連結壁２３Ａおよび第２連結壁２４Ａにおいても、各層に設けられた第１連結壁２３１および第２連結壁２４１が積重ねられた形態からなる。
【００２３】
＜ガードリング２０Ａの製造方法＞
次に、図６〜図８を参照して、ガードリング２０Ａの製造方法について説明する。なお、第１層１０１〜第５層１０５は同じ製造工程で形成することが可能であるため、ここでは、第１層１０１の製造工程を代表例として説明する。なお、各層の厚さは、０．５０μｍ〜１．００μｍ程度である。
【００２４】
まず、図６を参照して、半導体基板１００の上にＳｉＯ２等の層間絶縁膜等から構成される第１層１１０が形成される。その後、この第１層１１０の上に、所定の開口パターンが形成されたレジスト膜３０１を形成する。
【００２５】
次に、図７を参照して、レジスト膜３０１をマスクにして、第１層１１０のエッチングを行ない、第１埋め込み部材２２１ａおよび第２埋め込み部材２２１ｂを形成するとともに、スルーホールｈを形成する。
【００２６】
次に、図８を参照して、レジスト膜３０１を除去した後、第１層１１０のスルーホールｈに、不純物等を含むポリシリコン等の配線層等を埋め込み、第１ガードリング層２１１ａ、第２ガードリング層２１１ｂ、および第３ガードリング層２１１ｃを形成する。これにより、ガードリング２０Ａの第１層１０１が完成する。同様にして、第２層１０２〜第５層１０５を形成する。
【００２７】
＜作用・効果＞
本実施の形態におけるガードリング２０Ａによれば、半導体素子形成領域１０に対して、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造を採用している。また、第１ガードリング２１Ａと第２ガードリング２１Ｂとを連結するための第１連結壁２３Ａ、および第２ガードリング２１Ｂと第３ガードリング２２Ｂとを連結するための第２連結壁２４Ａを設けることにより、ガードリング２０Ａ全体としては、格子状の２次元セル構造を有している。
【００２８】
この構造により、半導体チップを半導体ウエハから切り出す際に、外側に位置する第３ガードリング２１Ｃにクラックが入り、さらにクラックが内部に進もうとした場合であっても、内側に位置する第２ガードリング２１Ｂによりクラックのさらなる侵入を阻止することが可能となる。また、第２ガードリング２１Ｂにクラックが入り、さらにクラックが内部に進もうとした場合であっても、さらに内側に位置する第１ガードリング２１Ａによりクラックのさらなる侵入を確実に阻止することが可能となる。
【００２９】
また、外側に位置する第３ガードリング２１Ｃにクラックが入った状態のまま、半導体パッケージ信頼性加速テスト（ＰＣＴ）を行なった場合でも、内側に位置する第２ガードリング２１Ｂにより湿気（水分）の侵入を阻止することが可能となる。また、第２ガードリング２１Ｂにクラックが入った状態のまま、半導体パッケージ信頼性加速テスト（ＰＣＴ）を行なった場合でも、さらに内側に位置する第１ガードリング２１Ａにより湿気（水分）の侵入を確実に阻止することが可能となる。
【００３０】
＜実施の形態２＞
図９〜図１２を参照して、本実施の形態におけるガードリング２０Ｂの構造について説明する。なお、図９は図３中ＩＶ−ＩＶ線矢視に対応する断面図であり、図１０は図９中Ｘ−Ｘ線矢視平面図である。また、図１１および図１２は、本実施の形態における半導体装置の製造工程を示す断面図である。
【００３１】
＜ガードリング２０Ｂの構成＞
図９を参照して、本実施の形態におけるガードリング２０Ｂは、上記実施の形態１と同様に、平面的に見て半導体素子形成領域１０を取囲むように設けられ、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃの３重壁構造を備えている。また、第１ガードリング２１Ａと第２ガードリング２１Ｂとの間には埋め込み部材２２Ａが設けられ、第２ガードリング２１Ｂと第３ガードリング２１Ｃとの間には埋め込み部材２２Ｂが設けられている。
【００３２】
上記実施の形態１の構成との相違点は、図１０に示すように、各層において、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃを全体的に連結する第３連結壁２５Ａを設けている点にある。その他の構成は、上記実施の形態１の構成と同じであるため、同一の参照番号を付し、重複する説明は繰返さないこととする。
【００３３】
＜ガードリング２０Ｂの製造方法＞
次に、図１１および図１２を参照して、ガードリング２０Ｂの製造方法について説明する。なお、本実施の形態においても、第１層１０１〜第５層１０５は同じ製造工程で形成することが可能であるため、ここでは、第１層１０１の製造工程を代表例として説明する。
【００３４】
図６および図７で示した上記本実施の形態１の場合と同様にして、スルーホールｈを形成する。次に、図１１を参照して、第１層１１０の上に再度レジスト膜３０２を形成しする。その後、このレジスト膜３０２をマスクにして、第１埋め込み部材２２１ａおよび第２埋め込み部材２２１ｂを、その膜厚さが半分程度になるようにエッチングにより除去する。
【００３５】
その後、図１２を参照して、第１層１１０のスルーホールｈに、不純物等を含むポリシリコン等の配線層等を埋め込み、第１ガードリング層２１１ａ、第２ガードリング層２１１ｂ、および第３ガードリング層２１１ｃを形成するとともに、第３連結壁２５Ａを形成する（ダマシン構造）。これにより、ガードリング２０Ｂの第１層１０１が完成する。同様にして、第２層１０２〜第５層１０５を形成する。
【００３６】
＜作用・効果＞
本実施の形態におけるガードリング２０Ｂによれば、上記実施の形態１と同様の作用効果を得ることができる。また、各層において第３連結壁２５Ａを設けていることから、「３次元セル構造の実現」を可能としている。これにより、ガードリング２０Ｂ全体としての構造強度の向上を可能としている。
【００３７】
＜実施の形態３＞
図１３および図１４を参照して、本実施の形態におけるガードリング２０Ｃの構造について説明する。なお、図１３は図２中ＩＩＩで囲まれる領域の部分拡大平面図であり、図１４は図１３中ＸＩＶ−ＸＩＶ線矢視断面図である。
【００３８】
＜ガードリング２０Ｃの構成＞
図１３および図１４を参照して、本実施の形態におけるガードリング２０Ｃは、基本的構成は、上記実施の形態１におけるガードリング２０Ａと同じである。相違点は、上記実施の形態１におけるガードリング２０Ａは、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造であったが、本実施の形態におけるガードリング２０Ｃは、第１ガードリング２１Ａおよび第２ガードリング２１Ｂからなる２重壁構造を採用している点にある。
【００３９】
なお、基本的構成は上記実施の形態１の構成と同じであるため、同一の参照番号を付し、重複する説明は繰返さないこととする。また、製造方法においても、上記実施の形態１の構成と同じであるため、ここでの説明は省略する。
【００４０】
＜作用・効果＞
本実施の形態においても、上記実施の形態１の場合と同様の作用効果を得ることができるが、３重壁構造を採用することができない場合には、この２重壁構造を採用することで、微細化の要請を満足させることが可能となる。
【００４１】
＜実施の形態４＞
図１５を参照して、本実施の形態におけるガードリング２０Ｄの構造について説明する。なお、図１５は図３中ＩＶ−ＩＶ線矢視に対応する断面図である。
【００４２】
＜ガードリング２０Ｄの構成＞
図１５を参照して、本実施の形態におけるガードリング２０Ｄは、基本的構成は、上記実施の形態２におけるガードリング２０Ｂと同じである。相違点は、上記実施の形態２におけるガードリング２０Ｂは、第１ガードリング２１Ａ、第２ガードリング２１Ｂ、および第３ガードリング２１Ｃからなる３重壁構造であったが、本実施の形態におけるガードリング２０Ｄは、第１ガードリング２１Ａおよび第２ガードリング２１Ｂからなる２重壁構造を採用している点にある。
【００４３】
なお、基本的構成は上記実施の形態２の構成と同じであるため、同一の参照番号を付し、重複する説明は繰返さないこととする。また、製造方法においても、上記実施の形態１の構成と同じであるため、ここでの説明は省略する。
【００４４】
＜作用・効果＞
本実施の形態においても、上記実施の形態２の場合と同様の作用効果を得ることができるが、３重壁構造を採用することができない場合には、この２重壁構造を採用することで、微細化の要請を満足させることが可能となる。
【００４５】
なお、上記実施の形態においては、２重壁構造および３重壁構造の場合について説明しているが、３重以上の壁構造を採用することも可能である。また、各ガードリングを連結するために種々の形状の連結壁を設ける構成を例示しているが、連結壁を設けない構成の採用も可能である。
【００４６】
したがって、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】半導体ウエハ上に複数設けられる複数の半導体チップを示す平面図である。
【図２】半導体チップ１Ａの平面拡大図である。
【図３】実施の形態１における半導体装置の部分拡大平面図である。
【図４】図３中ＩＶ−ＩＶ線矢視断面図である。
【図５】図３中Ｖ−Ｖ線矢視断面図である。
【図６】実施の形態１における半導体装置の第１製造工程を示す断面図である。
【図７】実施の形態１における半導体装置の第２製造工程を示す断面図である。
【図８】実施の形態１における半導体装置の第３製造工程を示す断面図である。
【図９】実施の形態２における半導体装置の部分拡大平面図である。
【図１０】図９中Ｘ−Ｘ線矢視平面図である。
【図１１】実施の形態２における半導体装置の第３製造工程を示す断面図である。
【図１２】実施の形態２における半導体装置の第４製造工程を示す断面図である。
【図１３】実施の形態３における半導体装置の部分拡大平面図である。
【図１４】図１３中ＸＩＶ−ＸＩＶ線矢視断面図である。
【図１５】実施の形態４における半導体装置の断面図（図３中ＩＶ−ＩＶ線矢視に対応する断面図）である。
【符号の説明】
１Ａ〜１Ｄ 半導体チップ、１０ 半導体素子形成領域、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ ガードリング、２１Ａ 第１ガードリング、２１Ｂ 第２ガードリング、２１Ｃ 第３ガードリング、２２Ａ，２２Ｂ 埋め込み部材、２３Ａ 第１連結壁、２４Ａ 第２連結壁、２５Ａ 第３連結壁、１００Ｘ，１００Ｙ ダイシングライン、２１１ａ 第１ガードリング層、２１１ｂ 第２ガードリング層、２１１ｃ 第３ガードリング層、２２１ａ 第１埋め込み部材、２２１ｂ 第２埋め込み部材、２３１ 第１連結壁、２４１ 第２連結壁。
Claims (4)
- 半導体基板上に設けられる半導体素子形成領域と、前記半導体基板上において、前記半導体素子形成領域を取囲むように設けられるガードリングとを備える半導体装置であって、
前記ガードリングは、
前記半導体素子形成領域を取囲むように設けられる第１ガードリングと、
前記第１ガードリングを取囲むように設けられる第２ガードリングと、
を備えることを特徴とする、半導体装置。 - 前記第１ガードリングと前記第２ガードリングとを連結するための第１連結ガードが設けられる、請求項１に記載の半導体装置。
- 前記第２ガードリングを取囲むように設けられる第３ガードリングをさらに備えることを特徴とする、請求項１または２に記載の半導体装置。
- 前記第２ガードリングと前記第３ガードリングを連結するための第２連結ガードが設けられる、請求項１に記載の半導体装置。
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| JP2003176197A JP2005012060A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100724213B1 (ko) | 2005-12-28 | 2007-05-31 | 동부일렉트로닉스 주식회사 | 반도체 소자의 가드링 |
| JP2013016540A (ja) * | 2011-06-30 | 2013-01-24 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
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-
2003
- 2003-06-20 JP JP2003176197A patent/JP2005012060A/ja not_active Withdrawn
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| US9812403B2 (en) | 2015-03-12 | 2017-11-07 | Toshiba Memory Corporation | Reducing wafer warpage during wafer processing |
| US10026698B2 (en) | 2015-03-12 | 2018-07-17 | Toshiba Memory Corporation | Reducing wafer warpage during wafer processing |
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