KR100724213B1 - 반도체 소자의 가드링 - Google Patents

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Abstract

본 발명은 반도체 소자의 가드링에 관한 것으로서, 반도체 칩의 둘레를 감싸도록 반도체 칩의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서, 금속링은 단면형상이 직사각형인 것을 특징으로 한다. 따라서, 본 발명은 트렌치 형성공정을 생략하고 비아홀 형성공정만으로 형성됨으로써 제조 공정을 단순화하여 수율 증대에 기여하고, 트렌치 패턴으로 인한 CMP 공정의 디싱(dishing) 현상을 방지하여 이로 인한 공정 불량을 방지하며, 트렌치 포토 공정시 사이드 로브(side lobe) 방지를 통한 제품의 신뢰성을 향상시키는 효과를 가지고 있다.
가드링, 퓨즈박스, 층간절연막, 비아홀

Description

반도체 소자의 가드링{GUARD RING OF A SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 반도체 칩을 도시한 평면도이고,
도 2는 종래의 기술에 따른 퓨즈박스를 도시한 평면도이고,
도 3은 도 1의 A-A'선에 따른 단면도로서 가이드링을 도시한 단면도이고,
도 4는 본 발명에 따른 반도체 칩을 도시한 평면도이고,
도 5는 본 발명에 따른 퓨즈박스를 도시한 평면도이고,
도 6은 도 4의 B-B'선에 따른 단면도로서, 제 1 실시예에 따른 가드링을 도시한 단면도이고,
도 7은 본 발명의 제 2 실시예에 따른 가드링을 도시한 단면도이고,
도 8은 본 발명의 제 3 실시예에 따른 가드링을 도시한 단면도이고,
도 9는 본 발명의 제 4 실시예에 따른 가드링을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100,200,300,400 : 가드링
110,...,140,210,...,240,310,...,340,410,...,440 : 금속링
본 발명은 반도체 소자의 가드링에 관한 것으로서, 보다 상세하게는 트렌치 형성공정을 생략하고 비아홀 형성공정만으로 형성됨으로써 제조 공정을 단순화하여 수율 증대에 기여하는 반도체 소자의 가드링에 관한 것이다.
일반적으로, 반도체 칩 제조공정에서 반도체 칩을 제조한 후 여러 가지 신뢰도 평가 항목에 고온고압 상태에서의 습도에 대한 내구성을 테스트하는 항목이 포함되는데, 이 때, 습도에 대한 반도체 칩의 내부를 보호하기 위해 반도체 칩의 둘레 또는 스크라이브 라인(scribe line)에 가드링을 형성한다.
또한, DRAM과 같은 반도체 소자의 경우 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재하게 되며, 이러한 메모리 셀들을 반도체 소자 제조시에 미리 만들어둔 여분의 메모리 셀로 교체함으로써 실제 반도체 소자가 정상적으로 동작하도록 하는데, 이러한 DRAM의 리페어 공정은 퓨즈박스내의 절연층을 식각으로 제거함으로써 퓨즈오픈영역을 형성하고, 퓨즈오픈영역에서 해당하는 퓨즈를 레이저로 절단한다. 이 때, 퓨즈오픈영역을 통해 외부로부터 수분 등이 침투하는 것을 방지하기 위하여 퓨즈박스에 퓨즈오픈영역을 감싸는 가드링이 형성된다.
종래의 반도체 소자에서 칩이나 퓨즈박스를 보호하기 위한 가드링을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 칩을 도시한 평면도이다. 도시된 바와 같이, 종래의 반도체 칩(20)은 스크라이브 라인(scribe line) 영역(25)에 둘레를 감싸도록 가드링(10)이 형성된다.
도 2는 종래의 기술에 따른 퓨즈박스를 도시한 평면도이다. 도시된 바와 같 이, 종래의 기술에 따른 퓨즈박스(30)는 다수의 퓨즈(31)가 위치하며, 퓨즈(31)의 중심부가 위치하는 내측에 절연층이 제거되는 퓨즈오픈영역(32)이 형성되며, 퓨즈오픈영역(32) 외측에 퓨즈오픈영역(32)을 감싸도록 가드링(10)이 형성된다.
가드링(10)은 반도체 칩(20)의 경우나 퓨즈박스(30)의 경우 그 구조상 차이가 없으므로, 반도체 칩(20)에 형성되는 경우를 예로 들어 설명하면 다음과 같다.
도 3은 도 1의 A-A'선에 따른 단면도로서, 반도체 칩(20)에 형성되는 가드링(10)을 도시한 것으로서, 종래의 가드링(10)은 "T"자의 단면 형상을 가지는 금속링(11,12)의 적층으로 이루어지며, 금속링(11,12) 각각은 층간절연막(21,22,23,24)의 금속배선시에 형성되는데, 가드링(10)의 형성을 위하여 기판(26)상의 층간절연막(21,22,23,24)에 비아홀과 듀얼 다마신 패턴(dual damascene pattern)을 형성하기 위한 트렌치를 형성하여 이들에 금속배선인 구리(Cu)나, 알루미늄(Al), 텅스텐(W) 등을 ECP 공정이나 CVD 공정에 의해 증착시킨 다음 CMP 등의 평탄화 공정에 의해 평탄화시킴으로써 금속링(11,12)이 연속적으로 적층되도록 한다.
그러나, 이러한 종래의 기술에 따른 반도체 칩이나 퓨즈박스 등의 반도체 소자에 형성되는 가드링(10)은 비아홀 형성공정과 트렌치 형성공정을 각각 사용하여 형성됨으로써 제조공정이 복잡해짐으로써 반도체 소자의 수율을 저하시키며, 반도체 소자의 코너에서 트렌치 포토 공정시 불필요한 영역의 포토레지스트가 노광되어 불필요한 패턴, 즉 사이드 로브(side lobe)를 발생시키는 문제점을 가지고 있다.
또한, 가드링(10)의 형성을 위해 트렌치를 형성함으로써 CMP 공정시 CMP를 진행하는 막질이 접시모양으로 파이는 디싱(dishing) 현상이 발생함으로써 공정 불 량을 야기시키는 문제점을 가지고 있었다.
본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 트렌치 형성공정을 생략하고 비아홀 형성공정만으로 형성됨으로써 제조 공정을 단순화하여 수율 증대에 기여하고, 트렌치 패턴으로 인한 CMP 공정의 디싱(dishing) 현상을 방지하여 이로 인한 공정 불량을 방지하며, 트렌치 포토 공정시 사이드 로브(side lobe) 방지를 통한 제품의 신뢰성을 향상시키는 반도체 소자의 가드링을 제공하는데 있다.
이와 같은 목적을 실현하기 위한 본 발명은, 반도체 칩의 둘레를 감싸도록 반도체 칩의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서, 금속링은 단면형상이 직사각형인 것을 특징으로 한다.
또한, 본 발명은 반도체 칩의 둘레를 감싸도록 반도체 칩의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서, 금속링은 단면 형상이 역사다리꼴 형상을 가지는 것을 특징으로 한다.
또한, 본 발명은 반도체 소자의 퓨즈박스내에 존재하는 절연층이 제거되는 퓨즈오픈영역의 외측을 감싸도록 퓨즈박스의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서, 금속링은 단면형상이 직사각형인 것을 특징으로 한다.
또한, 본 발명은 반도체 소자의 퓨즈박스내에 존재하는 절연층이 제거되는 퓨즈오픈영역의 외측에 위치하도록 퓨즈박스의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서, 금속링은 단면 형상이 역사다리꼴 형상을 가지는 것을 특징으로 한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 칩을 도시한 평면도이다. 도시된 바와 같이, 본 발명에 따른 반도체 칩(40)은 스크라이브 라인(scribe line) 영역(45)에 층간절연막마다 비아홀 형성공정만으로 형성되는 금속링(110,120,130,140)이 다수 적층됨으로써 이루어지는 가드링(100)이 둘레를 감싸도록 형성된다.
도 5는 본 발명에 따른 퓨즈박스를 도시한 평면도이다. 도시된 바와 같이, 본 발명에 따른 퓨즈박스(50)는 다수의 퓨즈(51)가 위치하며, 퓨즈(51)의 중심부가 위치하는 내측에 절연층이 제거되는 퓨즈오픈영역(52)이 형성되며, 퓨즈오픈영역(52) 외측에 층간절연막마다 비아홀 형성공정만으로 형성되는 금속링(110,120,130,140)이 다수 적층됨으로써 이루어지는 가드링(100)이 퓨즈오픈영역(52)을 감싸도록 형성된다.
가드링(100)은 본 실시예와 다른 실시예들에서 네 개의 금속링(110,120,130,140)이 적층되어 이루어진 것을 예로 들었으나, 이에 한하지 않고, 반도체 칩(40)의 둘레 또는 퓨즈박스(50)의 퓨즈오픈영역(52) 외측을 감싸서 외부의 수분 등의 침입을 차단하도록 층간절연막의 적층 개수에 따라 금속링의 개수를 달리할 수 있다.
가드링(100)은 반도체 칩(40)이나 퓨즈박스(50)에 형성된 경우 그 형성 위치만 상이할 뿐 구조적 차이가 없으므로 이하의 실시예들은 반도체 칩(40)에 형성된 경우를 예로 들어 설명하기로 하겠다.
가드링(100)은 도 6에 도시된 바와 같이, 반도체 칩의 기판(46)상에 적층되는 층간절연막(41)에 스크라이브 라인(45)에 해당하는 영역에 반도체 칩(40)을 감싸도록 비아홀(41a)을 형성하고, 금속배선시 비아홀(41a)에 구리(Cu), 알루미늄(Al), 텅스텐(W) 등을 ECP 공정이나 CVD 공정 등에 의해 증착하며, 층간절연막(41) 상면을 CMP 공정 등의 평탄화 공정에 의해 평탄화시킴으로써 금속링(110)을 형성하고, 이러한 공정의 반복에 의하여 나머지 층간절연막(42,43,44)마다 비아홀(42a,43a,44a)에 금속링(120,130,140)을 각각 형성하도록 하여 가드링(100)을 형성하게 된다.
가드링(100)은 종래의 트렌치 형성공정을 생략할 수 있도록 금속링(110,120,130,140) 각각은 단면형상이 직사각형을 가짐으로써 직사각형 단면을 가지는 비아홀 형성공정만으로 금속링(110,120,130,140)이 증착되는 공간을 형성할 수 있도록 한다.
가드링(100)은 본 실시예에서 금속링(110,120,130,140)의 단면 폭이 상층으로 갈수록 작게 형성된다. 따라서, 비아홀(41a,42a,43a,44a)간의 미스얼라인(misalign)을 방지할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 가드링을 도시한 단면도이다. 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 가드링(200)은 반도체 소자의 기판(46)상에 다수로 적층되는 층간절연막(41,42,43,44)마다 형성되는 비아홀(41b,42b,43b,44b)에 형성되는 금속링(210,220,230,240)의 다수 적층으로 형성되며, 금속링(210,220,230,240) 각각은 제 1 실시예와 마찬가지로 단면 형상이 직사각형이되, 단면의 폭이 서로 동일하다. 따라서, 비아홀(41b,42b,43b,44b)이 서로 동일한 규격을 가짐으로써 가드링(200)의 제조공정을 단순화시킬 수 있다.
도 8은 본 발명의 제 3 실시예에 따른 가드링을 도시한 단면도이다. 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 가드링(300)은 반도체 소자의 기판(46)상에 다수로 적층되는 층간절연막(41,42,43,44)마다 형성되는 비아홀(41c,42c,43c,44c)에 형성되는 금속링(310,320,330,340)의 다수 적층으로 형성되며, 금속링(310,320,330,340) 각각은 단면 형상이 역사다리꼴 형상을 가짐과 아울러 단면의 아랫변 또는 윗변이 상층으로 갈수록 작게 형성됨으로써 종래의 트렌치 형성공정을 생략하고 비아홀 형성공정만으로 금속링(310,320,330,340)의 증착공간을 확보할 뿐만 아니라 금속링(310,320,330,340)이 아랫변에 비해 윗변이 크게 형성되는 역사다리꼴 형상을 가짐으로써 금속링(310,320,330,340)의 적층 및 얼라인을 용이하도록 한다.
도 9는 본 발명의 제 4 실시예에 따른 가드링을 도시한 단면도이다. 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 가드링(400)은 반도체 소자의 기판(46)상에 다수로 적층되는 층간절연막(41,42,43,44)마다 형성되는 비아홀(41d,42d,43d,44d)에 형성되는 금속링(410,420,430,440)의 다수 적층으로 형성되 며, 금속링(410,420,430,440) 각각은 제 3 실시예와 마찬가지로 단면 형상이 역사다리꼴 형상을 가지되, 단면 크기, 특히 아랫변이 서로 동일하다. 따라서, 비아홀(41d,42d,43d,44d)이 서로 동일한 규격을 가짐으로써 가드링(400)의 제조공정을 단순화시킬 수 있다.
상기의 가드링(100,200,300,400)은 반도체 칩(40)에 대해 형성되는 것을 예로 들었으나, 퓨즈박스(50)에도 형성 위치를 달리할 뿐 동일하게 적용됨은 앞서 언급한 바와 같다.
이와 같은 구조로 이루어진 반도체 소자의 가드링의 작용은 다음과 같이 이루어진다.
가드링(100,200,300,400)을 이루는 각각의 금속링을 직사각형 또는 역사다리꼴 형상을 가지도록 함으로써 종래 가드링(10) 형성을 위해 실시하였던 트렌치 형성공정을 생략하고 비아홀 형성공정만 실시하도록 하여 가드링(100,200,300,400)의 제조 공정을 단순화하여 수율 증대에 기여한다.
또한, 제 1 및 제 3 실시예에 따른 가드링(100,300)에서 금속링을 상층으로 갈수록 작은 크기, 예컨대 폭이나 아랫변 또는 윗변을 작게 형성함으로써 금속링들 또는 비아홀들간의 얼라인이 용이하도록 함과 아울러 금속링들이 안정적인 적층이 되도록 하며, 제 2 및 제 4 실시예에 따른 가드링(200,400)에서 금속링을 그 단면의 크기, 예컨대 폭이나 아랫변 또는 윗변을 동일하게 형성함으로써 비아홀들을 서로 동일한 크기로 형성하도록 하여 비아홀 형성공정을 단순화시킬 수 있다.
그리고, 종래의 트렌치 형성공정 생략으로 인해 트렌치 패턴으로 인한 CMP 공정의 디싱(dishing) 현상을 방지하여 공정 불량 요소를 제거하며, 트렌치 포토 공정시 사이드 로브(side lobe)가 발생하는 것을 방지함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 가드링은 트렌치 형성공정을 생략하고 비아홀 형성공정만으로 형성됨으로써 제조 공정을 단순화하여 수율 증대에 기여하고, 트렌치 패턴으로 인한 CMP 공정의 디싱(dishing) 현상을 방지하여 이로 인한 공정 불량을 방지하며, 트렌치 포토 공정시 사이드 로브(side lobe) 방지를 통한 제품의 신뢰성을 향상시키는 효과를 가지고 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 소자의 가드링을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (12)

  1. 반도체 칩의 둘레를 감싸도록 상기 반도체 칩의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서,
    상기 금속링은,
    단면형상이 직사각형이며,
    단면의 폭이 상층으로 갈수록 작게 형성되는 것
    을 특징으로 하는 반도체 칩의 가드링.
  2. 삭제
  3. 삭제
  4. 반도체 칩의 둘레를 감싸도록 상기 반도체 칩의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서,
    상기 금속링은 단면 형상이 역사다리꼴 형상을 가지는 것
    을 특징으로 하는 반도체 칩의 가드링.
  5. 제 4 항에 있어서,
    상기 금속링은 단면의 아랫변 또는 윗변이 상층으로 갈수록 작게 형성되는 것
    을 특징으로 하는 반도체 칩의 가드링.
  6. 제 4 항에 있어서,
    상기 금속링은 단면이 서로 동일한 크기로 형성되는 것
    을 특징으로 하는 반도체 칩의 가드링.
  7. 반도체 소자의 퓨즈박스내에 존재하는 절연층이 제거되는 퓨즈오픈영역의 외측을 감싸도록 상기 퓨즈박스의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서,
    상기 금속링은,
    단면형상이 직사각형이며,
    단면의 폭이 상층으로 갈수록 작게 형성되는 것
    을 특징으로 하는 퓨즈박스의 가드링.
  8. 삭제
  9. 삭제
  10. 반도체 소자의 퓨즈박스내에 존재하는 절연층이 제거되는 퓨즈오픈영역의 외측에 위치하도록 상기 퓨즈박스의 층간절연막마다 형성되는 금속링이 다수 적층됨으로써 이루어지는 가드링에 있어서,
    상기 금속링은 단면 형상이 역사다리꼴 형상을 가지는 것
    을 특징으로 하는 퓨즈박스의 가드링.
  11. 제 10 항에 있어서,
    상기 금속링은 단면의 아랫변 또는 윗변이 상층으로 갈수록 작게 형성되는 것
    을 특징으로 하는 퓨즈박스의 가드링.
  12. 제 10 항에 있어서,
    상기 금속링은 단면이 서로 동일한 크기로 형성되는 것
    을 특징으로 하는 퓨즈박스의 가드링.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8435840B2 (en) 2009-05-06 2013-05-07 Samsung Electronics Co., Ltd. Fuse box guard rings including protrusions and methods of forming same
CN107195619A (zh) * 2017-05-10 2017-09-22 南京中感微电子有限公司 一种修调电路
CN116454053A (zh) * 2023-06-16 2023-07-18 西安紫光国芯半导体股份有限公司 一种功能芯片、晶圆、模组设备及测试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137155A (en) 1997-12-31 2000-10-24 Intel Corporation Planar guard ring
KR20010066336A (ko) * 1999-12-31 2001-07-11 박종섭 퓨즈 박스 및 그의 형성 방법
JP2005012060A (ja) 2003-06-20 2005-01-13 Renesas Technology Corp 半導体装置
JP2005268395A (ja) 2004-03-17 2005-09-29 Toshiba Microelectronics Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137155A (en) 1997-12-31 2000-10-24 Intel Corporation Planar guard ring
KR20010066336A (ko) * 1999-12-31 2001-07-11 박종섭 퓨즈 박스 및 그의 형성 방법
JP2005012060A (ja) 2003-06-20 2005-01-13 Renesas Technology Corp 半導体装置
JP2005268395A (ja) 2004-03-17 2005-09-29 Toshiba Microelectronics Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8435840B2 (en) 2009-05-06 2013-05-07 Samsung Electronics Co., Ltd. Fuse box guard rings including protrusions and methods of forming same
CN107195619A (zh) * 2017-05-10 2017-09-22 南京中感微电子有限公司 一种修调电路
CN107195619B (zh) * 2017-05-10 2019-06-28 南京中感微电子有限公司 一种修调电路
CN116454053A (zh) * 2023-06-16 2023-07-18 西安紫光国芯半导体股份有限公司 一种功能芯片、晶圆、模组设备及测试方法
CN116454053B (zh) * 2023-06-16 2023-09-19 西安紫光国芯半导体股份有限公司 一种功能芯片、晶圆、模组设备及测试方法

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