CN107195619B - 一种修调电路 - Google Patents

一种修调电路 Download PDF

Info

Publication number
CN107195619B
CN107195619B CN201710326324.8A CN201710326324A CN107195619B CN 107195619 B CN107195619 B CN 107195619B CN 201710326324 A CN201710326324 A CN 201710326324A CN 107195619 B CN107195619 B CN 107195619B
Authority
CN
China
Prior art keywords
pressure point
fuse
trims
trim
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710326324.8A
Other languages
English (en)
Other versions
CN107195619A (zh
Inventor
王钊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Sino Microelectronics Co Ltd
Original Assignee
Nanjing Sino Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Sino Microelectronics Co Ltd filed Critical Nanjing Sino Microelectronics Co Ltd
Priority to CN201710326324.8A priority Critical patent/CN107195619B/zh
Publication of CN107195619A publication Critical patent/CN107195619A/zh
Application granted granted Critical
Publication of CN107195619B publication Critical patent/CN107195619B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请提供了一种修调电路包括：多个修调压点和一个或多个熔丝，其中，多个修调压点中至少存在一个第一修调压点，所述第一修调压点的部分电路与部分保护环的顶层金属层重合；所述保护环位于芯片和划片槽之间，包括从底层到顶层的所有金属层；所述划片槽为两个芯片之间保留的空隙；所述修调压点通过所述熔丝连接至其他修调压点或保护环，所述熔丝位于所述保护环内部，采用本申请的方案，既保证了修调电路的布局需求，又可以降低修调电路占用的芯片保护环内部的面积，有效地降低了芯片的面积和成本。

Description

一种修调电路
技术领域
本申请涉及电路设计技术领域，特别涉及一种修调电路。
背景技术
随着集成电路工艺和涉及技术的发展，电路性能要求也越来越高，以便满足广泛的应用需求。但是，电路性能总是会受到半导体制造工艺的影响，出现电流镜失配、电阻绝对偏差、电阻的温度系数、电阻电容失配、晶体管失配等问题，存在于芯片与芯片之前、晶圆与晶圆之间以及批次和批次之间，无法通过仿真软件进行有效的模拟和预测，但是可以通过修调技术对电路结构和电学参数进行调整，从而满足不同的应用需求。
修调电路广泛用于高精度模拟电路中，通过在晶圆制造完成后，在进行晶圆测试时，通过修调可以提高模拟电路的精度。一种流行的修调电路采用多晶硅或者金属作为熔丝。如图1所示，传统的多晶硅修调电路一般由修调压点(Trimming PAD)和熔丝(Fuse)构成，位于芯片保护环(Seal Ring(保护环)是介于芯片和划片槽(scrible line)之间的(保护)环)内部。两个修调压点之间的图形为熔丝，熔丝一般是两端宽，中间窄，当在两个修调压点之间加修调电压时(一般通过探针接触修调压点来实现加电压)，熔丝中间部分较两端窄，比较容易被熔断。当与熔丝连接的修调压点被加压时，所述加压的电信号会通过熔丝传递至与其连接的其他修调压点，同时熔断该熔丝，从而实现修调。
现有的修调电路大多位于芯片保护环内部，占用了芯片保护环内部的面积。
发明内容
本申请实施例提出了一种修调电路，用以克服现有的修调电路存在的不足。
本申请实施例提供了一种修调电路，包括：多个修调压点和一个或多个熔丝，其中，多个修调压点中至少存在一个第一修调压点，所述第一修调压点的部分电路与部分保护环的顶层金属层重合；所述保护环位于芯片和划片槽之间，包括从底层到顶层的所有金属层；所述划片槽为两个芯片之间保留的空隙；
所述修调压点通过所述熔丝连接至其他修调压点或保护环，所述熔丝位于所述保护环内部。
本申请实施例提供的修调电路包括：多个修调压点和一个或多个熔丝，由于多个修调压点中至少存在一个第一修调压点，所述第一修调压点的部分电路与部分保护环的顶层金属层重合；所述保护环位于芯片和划片槽之间，包括从底层到顶层的所有金属层；所述划片槽为两个芯片之间保留的空隙；所述修调压点通过所述熔丝连接至其他修调压点或保护环，所述熔丝位于所述保护环内部，可以有效降低修调电路占用的芯片保护环内部的面积，既保证了修调电路的布局需求，又有效地降低了芯片的面积和成本。
附图说明
下面将参照附图描述本申请的具体实施例，
图1为现有的修调电路的结构实例图；
图2为本申请实施例提供的修调电路的结构示意图一，其中，PAD1为第一修调压点，PAD2、PAD3和PAD4为三个其他修调压点，Fuse1、Fuse2和Fuse3为三个熔丝；
图3为本申请实施例提供的修调电路的结构示意图二，其中，PAD1为第一修调压点，PAD2为第二修调压点，PAD3为第三修调压点，PAD4为第四修调压点，Fuse1为第一熔丝，、Fuse2为第二熔丝Fuse3为第三熔丝。
具体实施方式
为了使本申请的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。并且在不冲突的情况下，本说明书中的实施例及实施例中的特征可以互相结合。
图2为本申请实施例提供的修调电路的结构示意图一，图3为本申请实施例提供的修调电路的结构示意图二。
如图2和图3所示，本申请实施例中提供的修调电路可以包括：多个修调压点和一个或多个熔丝，其中，多个修调压点中至少存在一个第一修调压点，所述第一修调压点的部分电路与部分保护环的顶层金属层重合；所述保护环位于芯片和划片槽之间，包括从底层到顶层的所有金属层；所述划片槽为两个芯片之间保留的空隙；
所述修调压点通过所述熔丝连接至其他修调压点或保护环，所述熔丝位于所述保护环内部。
具体实施中，修调压点的个数与熔丝个数、修调电路的布局设计有关。熔丝个数可以为一个或者多个，由设计精度需求决定。例如，对高精度电路来说，熔丝的数量越多可以修调得越精确，电路精度越高。本领域技术人员可以依据实际的电路设计需求确定熔丝和修调压点的数量。
具体的，根据实际情况，部分电路与部分保护环的顶层金属层重合的第一修调压点的数量可以为一个或者多个。由于保护环包括从底层到顶层的所有金属层，而一般修调压点由顶层金属构成，因此可以将保护环和第一修调压点进行部分重叠复用，从而既保证了修调电路的布局需求，又有效地降低了芯片的面积和成本。
实施中，所述第一修调压点的另一部分电路可以位于划片槽的上表面。
具体实施中，所述第一修调压点除了与部分保护环的顶层金属层重合的部分电路为另一部电路，所述第一修调压点的另一部分电路可以位于划片槽的上表面。
实施中，所述修调压点通过第四熔丝连接至第五修调压点，通过第五熔丝连接至保护环，所述第一修调压点通过第六熔丝连接至第六修调压点；
所述修调压点被加压，所述第四熔丝将所述加压的电信号传递至所述第五修调压点并熔断，所述第五熔丝将所述加压的电信号传递至所述保护环并熔断；所述保护环将所述加压的电信号传递至所述第一修调压点，所述第六熔丝将所述加压的电信号传递至所述第六修调压点并熔断；
或者，
所述第一修调压点被加压，所述第六熔丝将所述加压的电信号传递至所述第六修调压点并熔断，所述第五熔丝将所述加压的电信号从所述保护环传递至所述修调压点并熔断，所述第四熔丝将所述加压的电信号传递至所述第五修调压点并熔断。
具体实施中，当所述修调压点通过两个或两个以上的熔丝分别连接至保护环和其他修调压点时，基于所述修调压点通过熔丝、保护环与所述第一修调压点的连接关系，不论第一修调压点或所述修调压点被加压，都可以通过保护环和所述熔丝将加压的电信号在所述修调压点和所述第一修调压点之间进行电传递，从而实现只对一个修调压点加压就可以熔断多个熔丝，进行电路修调的效果。
基于上述方案，本领域技术人员可以根据修调电路的设计需求，利用第一修调压点的特点，对修调电路进行合理设计，实现只对一个修调压点加压就可以熔断多个熔丝，进行电路修调的效果。
实施中，所述修调压点的数量可以为M，所述熔丝的数量可以为N，M＝N+Δ，其中，M和N均为自然数，Δ为不小于1的自然数。
如上所述，具体实施中，本领域技术人员可以依据实际电路设计的精度需求或修调电路布局特点来确定熔丝和修调压点的数量。
实施中，M＝4，N＝3，Δ＝1。
如图2和图3所示，熔丝的数量可以为3个，修调压点的数量可以为4个，熔丝和修调压点的数量相差个数为1。实际应用中，熔丝和修调压点的数量相差个数也可以大于1，这里仅做示例性说明，不作具体限定。
如图2所示，所述修调电路可以包括：一个所述第一修调压点和三个其他修调压点；所述其他修调压点位于所述保护环内，与所述第一修调压点呈一字排列，每两个相邻的修调压点通过所述熔丝连接。
第一修调压点PAD1的部分电路与部分保护环的顶层金属层重合，另一部分电路位于划片槽的上表面，其他修调压点PAD2、PAD3和PAD4位于保护环内部，与PAD1一字排列分布，相邻的PAD1与PAD2通过Fuse1连接，相邻的PAD2与PAD3通过Fuse2连接，相邻的PAD3与PAD4通过Fuse3连接。
如图3所示，实施中，所述修调电路可以包括：一个所述第一修调压点和三个其他修调压点；所述其他修调压点位于所述保护环内，包括：第二修调压点、第三修调压点和第四修调压点，所述第二修调压点位于所述第一修调压点的右侧，所述第三修调压点位于所述第二修调压点的上方，所述第四修调压点位于所述第二修调压点的右侧；所述熔丝包括：第一熔丝、第二熔丝和第三熔丝；
其中，所述第二修调压点与所述第一修调压点通过所述第一熔丝连接，所述第三修调压点通过所述第二熔丝连接至所述保护环，所述第四修调压点通过所述第三熔丝连接至所述保护环。
具体的，第一修调压点PAD1的部分电路与部分保护环的顶层金属层重合，另一部分电路位于划片槽的上表面，其他修调压点PAD2、PAD3和PAD4位于保护环内部，所述第二修调压点PAD2位于所述第一修调压点PAD1的右侧，所述第三修调压点PAD3位于所述第二修调压点PAD2的上方，所述第四修调压点PAD4位于所述第二修调压点PAD2的右侧；所述第二修调压点PAD2与所述第一修调压点PAD1通过所述第一熔丝Fuse1连接，所述第三修调压点PAD3通过所述第二熔丝Fuse2连接至所述保护环，所述第四修调压点PAD4通过所述第三熔丝Fuse3连接至所述保护环。
实施中，所述熔丝的阻值小于预设值。
具体实施中，通常熔丝可以采用多晶硅或者金属，采用金属作为熔丝时，熔丝的电阻接近为0欧姆；采用多晶硅作为熔丝时，熔丝的电阻也是较小的。熔丝的阻值应该尽量小，可以较快容易被熔断，实现电路的修调，因此，可以设置一个预设值，并保证熔丝的阻值小于这个预设值。
实施中，所述修调压点的面积不小于50微米*50微米。
具体实施中，修调压点一般需要50微米*50微米以上的面积，太小对探针接触控制有困难。
实施中，所述修调压点为长方形、三角形或圆形。
具体实施中，本领域技术人员可以根据实际情况灵活选择修调压点的形状。
实施中，所述熔丝的形状为两端宽中间窄。
本申请实施例提供的修调电路包括：多个修调压点和一个或多个熔丝，由于多个修调压点中至少存在一个第一修调压点，所述第一修调压点的部分电路与部分保护环的顶层金属层重合；所述保护环位于芯片和划片槽之间，包括从底层到顶层的所有金属层；所述划片槽为两个芯片之间保留的空隙；所述修调压点通过所述熔丝连接至其他修调压点或保护环，所述熔丝位于所述保护环内部，可以有效降低修调电路占用的芯片保护环内部的面积，既保证了修调电路的布局需求，又有效地降低了芯片的面积和成本。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (8)

1.一种修调电路，其特征在于，包括：多个修调压点和一个或多个熔丝，其中，多个修调压点中至少存在一个第一修调压点，所述第一修调压点的部分电路与部分保护环的顶层金属层重合；所述保护环位于芯片和划片槽之间，包括从底层到顶层的所有金属层；所述划片槽为两个芯片之间保留的空隙；
其他所述修调压点通过所述熔丝连接至保护环，所述熔丝位于所述保护环内部，所述第一修调压点通过所述保护环和所述熔丝与其他所述修调压点电连接。
2.如权利要求1所述的修调电路，其特征在于，所述第一修调压点的另一部分电路位于划片槽的上表面。
3.如权利要求1所述的修调电路，其特征在于，所述修调压点的数量为M，所述熔丝的数量为N，M＝N+Δ，其中，M和N均为自然数，Δ为不小于1的自然数。
4.如权利要求3所述的修调电路，其特征在于，M＝4，N＝3，Δ＝1。
5.如权利要求4所述的修调电路，其特征在于，所述修调电路包括：一个所述第一修调压点和三个其他修调压点；所述其他修调压点位于所述保护环内，包括：第二修调压点、第三修调压点和第四修调压点，所述第二修调压点位于所述第一修调压点的右侧，所述第三修调压点位于所述第二修调压点的上方，所述第四修调压点位于所述第二修调压点的右侧；所述熔丝包括：第一熔丝、第二熔丝和第三熔丝；
其中，所述第二修调压点与所述第一修调压点通过所述第一熔丝连接，所述第三修调压点通过所述第二熔丝连接至所述保护环，所述第四修调压点通过所述第三熔丝连接至所述保护环。
6.如权利要求1所述的修调电路，其特征在于，所述熔丝的阻值小于预设值。
7.如权利要求1所述的修调电路，其特征在于，所述修调压点的面积不小于50微米*50微米。
8.如权利要求1所述的修调电路，其特征在于，所述熔丝的形状为两端宽中间窄。
CN201710326324.8A 2017-05-10 2017-05-10 一种修调电路 Active CN107195619B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710326324.8A CN107195619B (zh) 2017-05-10 2017-05-10 一种修调电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710326324.8A CN107195619B (zh) 2017-05-10 2017-05-10 一种修调电路

Publications (2)

Publication Number Publication Date
CN107195619A CN107195619A (zh) 2017-09-22
CN107195619B true CN107195619B (zh) 2019-06-28

Family

ID=59873921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710326324.8A Active CN107195619B (zh) 2017-05-10 2017-05-10 一种修调电路

Country Status (1)

Country Link
CN (1) CN107195619B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110676241B (zh) * 2018-07-03 2021-03-12 华润微集成电路(无锡)有限公司 一种复用引线pad的电修调结构及其复用方法
CN113410209B (zh) * 2021-06-09 2023-07-18 合肥中感微电子有限公司 一种修调电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724213B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 가드링
CN1983587A (zh) * 2005-12-12 2007-06-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN101140923A (zh) * 2006-09-08 2008-03-12 恩益禧电子股份有限公司 半导体器件
CN103035613A (zh) * 2011-09-30 2013-04-10 精工电子有限公司 半导体器件
CN203562426U (zh) * 2013-11-29 2014-04-23 深圳市德赛微电子技术有限公司 一种带激光修调工艺的集成芯片结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983587A (zh) * 2005-12-12 2007-06-20 台湾积体电路制造股份有限公司 半导体结构及其形成方法
KR100724213B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 가드링
CN101140923A (zh) * 2006-09-08 2008-03-12 恩益禧电子股份有限公司 半导体器件
CN103035613A (zh) * 2011-09-30 2013-04-10 精工电子有限公司 半导体器件
CN203562426U (zh) * 2013-11-29 2014-04-23 深圳市德赛微电子技术有限公司 一种带激光修调工艺的集成芯片结构

Also Published As

Publication number Publication date
CN107195619A (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
CN107195619B (zh) 一种修调电路
US20090243032A1 (en) Electrical fuse structure
TW461070B (en) Mixed fuse technologies
US20010031508A1 (en) Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects
TW201346269A (zh) 用於探針卡之空間變換器及其製造方法
CN105590872A (zh) 制造半导体器件的方法
JP3689154B2 (ja) 電子回路の製造方法、半導体材料ウエハー及び集積回路
US20140176181A1 (en) Pre space transformer, space transformer manufactured using the pre space transformer, and semiconductor device inspecting apparatus including the space transformer
WO2016024534A1 (ja) プローブカードおよびこのプローブカードが備える積層配線基板
CN103915411B (zh) 电编程熔丝结构
US8598680B2 (en) Semiconductor device with electrical fuse
CN217444384U (zh) 一种具备修调功能的晶圆级芯片
CN101930968B (zh) 集成电路芯片识别元件
JPH0265149A (ja) 半導体装置
ITTO20120553A1 (it) Dispositivo a resistore calibrabile elettricamente e relativo metodo di calibrazione
US3881175A (en) Integrated circuit SOS memory subsystem and method of making same
US7075107B2 (en) Semiconductor wafer and manufacturing process thereof
JP2012190965A (ja) チップ抵抗器およびその製造方法
CN105206545A (zh) 一种可选择性配置连接的高密度集成电路测试芯片及其制作方法
CN103606547B (zh) 一种带激光修调工艺的集成电路版图结构及集成芯片
CN108598063B (zh) 常规芯片内的金属线及其制作方法
CN111081679B (zh) 具有熔断器可选择布线阵列的硅中介层
US9524844B2 (en) Fuse arrangement and a method for manufacturing a fuse arrangement
CN104752396B (zh) 电熔丝结构
CN109166841B (zh) 电可编程的多晶硅熔丝器件结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant