CN105590872A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法。提供一种具有提高的可靠性并实现尺寸减小的半导体器件。提供半导体晶片，其包括具有暴露电极焊盘的上表面的开口的第一绝缘构件。随后，在半导体晶片的主表面上形成第二绝缘构件之后，形成另一开口以暴露电极焊盘的上表面。随后，探针与电极焊盘接触，从而将数据写入半导体晶片的主表面处的存储器电路中。在以导电覆盖膜覆盖电极焊盘的上表面之后，形成重配置布线。在Y方向上，直接位于电极焊盘上的重配置布线的宽度等于或小于第一绝缘构件中形成的开口的宽度。

Description

制造半导体器件的方法
相关申请的交叉引用
将2014年11月7日提交的日本专利申请No.2014-227329的公开内容(包括说明书，附图和摘要)整体并入本文作为参考。
技术领域
本发明涉及一种用于制造半导体器件的技术，且更具体地，涉及一种适用于包括耦合至半导体芯片的电极焊盘的布线的半导体器件的制造的技术。
背景技术
属于本发明的技术领域的晶片加工封装(WPP)或晶片级封装(WLP)的背景技术例如公开于日本未审专利申请公布No.2009-246218，No.2008-021936以及No.2007-157879中。
日本未审专利申请公布No.2009-246218(专利文献1)描述了一种半导体器件及其制造方法，其中焊盘提供在半导体芯片上，各个焊盘都具有探针区和耦合区。在半导体器件中，探针标记相对于耦合区存在于位于半导体芯片的外周侧上的探针区中的焊盘处，且重布线形成为从耦合区朝向半导体芯片的中心侧延伸。
日本未审专利申请公布No.2008-021936(专利文献2)描述了另一种半导体器件及其制造方法。半导体器件由包括具有线性部和接线柱电极安装部的布线图案的重布线层组成，接线柱电极提供在接线柱电极安装部上，且外部端子安装在接线柱电极的顶表面上。接线柱电极具有其扣状表面，其具有与接线柱电极安装部的上表面的轮廓的至少两个点相交的轮廓。
日本未审专利申请公布No.2007-157879(专利文献3)描述了又一种半导体器件及其制造方法，其中电镀下层通过化学镀形成以耦合至端子电极，且耦合至端子电极上的电镀下层的重布线层的至少一部分由电镀层形成。
发明内容
近年来，借助半导体器件的增强的功能性以及提高的速度，提供在半导体芯片中的电极焊盘数量倾向于增加。另一方面，通常需要具有减小尺寸的半导体器件，且因此相邻电极焊盘之间的间距(间隔)倾向于减小。
在这方面，认为将另一新的布线(重配置布线(relocationwiring)，重布线)耦合至提供在半导体芯片处的电极焊盘是有效的，如上述专利文献1至3中所公开的。但是，本发明人已经发现这种方式会致使取决于使用中的半导体芯片的各种问题，即依照确保半导体芯片或产品的可靠性的产品的规格。
通过结合附图的本说明书的下述详细说明将使本发明的其他问题和新的特征清楚易懂。
在根据一个实施例的制造半导体器件的方法中，首先，提供半导体晶片，包括位于其上表面的第一电极焊盘、在平面图中相邻于第一电极焊盘设置的第二电极焊盘、以及第一绝缘构件，所述第一绝缘构件具有暴露第一电极焊盘的上表面的第一开口以及暴露第二电极焊盘的上表面的第二开口。随后，在半导体晶片的第一绝缘构件上形成第二绝缘构件之后，在第二绝缘构件中形成暴露第一电极焊盘的上表面的第三开口以及暴露第二电极焊盘的上表面的第四开口。随后，分别由第一覆盖膜和第二覆盖膜覆盖第一电极焊盘的上表面和第二电极焊盘的上表面。随后，在第一覆盖膜的表面以及第二覆盖膜的表面上分别形成第一布线和第二布线。随后，在用第三绝缘构件覆盖第一覆盖膜的表面、第二覆盖膜的表面以及第一布线和第二布线之后，在第三绝缘构件中形成暴露第一布线的一部分的第五开口以及暴露第二布线的一部分的第六开口。这里，第一电极焊盘和第二电极焊盘在平面图中沿第一方向设置。第一覆盖膜和第二覆盖膜的每一个包括导电材料。第一布线在第一方向上的宽度等于或小于形成在第二绝缘构件中的第三开口的宽度。第二布线在第一方向上的宽度等于或小于形成于第二绝缘构件中的第四开口的宽度。
因此，本发明的一个实施例可提高半导体器件的可靠性，同时实现半导体器件的尺寸减小。
附图说明
图1是示出根据本发明一个实施例的半导体器件的平面的示意图；
图2A是示出覆盖重配置布线和凸块电极的一个实施例中的半导体器件的主要部分的放大平面图(其为穿过绝缘构件(第三绝缘构件)的半透视平面图)；图2B是沿图2A的线A-A截取的主要部分的截面图；
图3是示出在根据一个实施例的半导体器件的制造方法中的制造工艺的流程的一个示例的流程图；
图4A是示出一个实施例中的半导体晶片的主要部分的平面图；图4B是示出一个实施例中的半导体晶片中的一个半导体芯片的主要部分的放大平面图；
图5A和5B分别是示出在用于一个实施例中的半导体器件的制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图6A和6B分别是示出图5A和5B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图7A和7B分别是示出图6A和6B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图8A和8B分别是示出图7A和7B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图9A和9B分别是示出图8A和8B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图10A和10B分别是示出图9A和9B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图11A和11B分别是示出图9A和9B的工艺之后的在用于半导体器件的另一制造工艺(具有不同于图10A和10B中所示的结构的另一示例中)中获得的半导体器件的主要部分的放大平面图和放大截面图；
图12A和12B分别是示出图10A和10B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图13A和13B分别是示出图12A和12B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图14是示出图12A和12B的工艺之后的在半导体器件的制造方法的另一制造工艺中获得的半导体器件的主要部分的截面图；
图15是示出在根据第一变形例的半导体器件的制造方法中的制造工艺流程的一个示例的流程图；
图16A和16B分别是示出在用于第一变形例中的半导体器件的一个制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图17是示出在根据第二变形例的半导体器件的制造方法中的制造工艺流程的一个示例的流程图；
图18是示出第二变形例中的半导体器件的主要部分的截面图；
图19是示出在根据第三变形例的半导体器件的制造方法中的制造工艺流程的一个示例的流程图；
图20A和20B是分别示出在用于第三变形例中的半导体器件的一个制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图21A和21B分别是示出图20A和20B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图22是示出在根据第四变形例的半导体器件的制造方法中的制造工艺流程的一个示例的流程图；
图23A和23B是分别示出在用于第四变形例中的半导体器件的一个制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图24A和24B分别是示出图23A和23B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图25A和25B分别是示出图24A和24B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图26A和26B分别是示出图25A和25B的工艺之后的在用于半导体器件的另一制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图；
图27是示出在根据第五变形例的半导体器件的制造方法中的制造工艺流程的一个示例的流程图；
图28A是示出最上表面处的第五变形例中的半导体器件的主要部分的放大平面图(其为穿过保护膜(第三绝缘构件)的半透视平面图)；
图28B是沿图28A的线A-A截取的主要部分的截面图；
图29是示出根据第六变形例的半导体器件的主要部分的截面图；
图30A是示出本发明人研究的半导体器件的主要部分的放大平面图(其为穿过覆盖重配置布线的绝缘构件(第三绝缘构件)的半透视平面图)；以及
图30B是示出沿图30A的线B-B截取的主要部分的截面图；
具体实施方式
如果需要，出于方便考虑，可通过分成多个部分或实施例在下文说明本发明的以下优选实施例，除非另外说明，否则它们并不彼此无关。一个部分或实施例可以是另一个的一部分或整体的变形例，详细说明，补充解释等。
除非另外说明，且除了原则上明确限于该具体数目时，否则即使在涉及有关下述实施例中的元件等的具体数目(包括元件数目，数值，量，范围等)时，本发明也不限于该具体数目，且可以是大于或小于该具体数值的数目。
除非另外说明，且除了被认为明显在原理上必要，否则显而易见的是以下实施例中的部件(包括步骤)不是必需的。
除非另外说明，否则本文中所述的表述方式“由A组成”，“由A形成”，“具有A”以及“包括A”不排除除元件A之外的元件。相同地，除非另外说明且除了被认为明显在原理上如此时，否则当以下实施例中涉及一个部件的形状，或部件等之间的位置关系时，类似或接近本文中所述的任意形状或位置关系都可包括在本发明中。这同样适用于上述数值和范围。
在用于以下实施例的说明的附图中，为了更好理解，某些平面图被阴影化。在用于解释下述实施例的所有这些附图中，具有相同功能的部分原则上由相同参考符号表示，且将不再重复其说明。在以下实施例中，其中直接在电极焊盘上延伸的重配置布线的方向被定义为“X方向”，且在半导体晶片的主表面上与X方向相交的方向(特别地，直接位于电极焊盘上)被定义为“Y方向”。
将根据附图在下文详细说明本发明的某些实施例。
问题的详细说明
为了阐明本实施例中的半导体器件的制造方法，首先，将给出由本发明人发现的要被解决的晶片加工封装技术的问题的详细说明。
通过晶片加工封装技术的电极焊盘的间距转换可有效用于半导体器件的间距减小。晶片加工封装技术是一种整合正常晶片工艺(预加工)以及封装工艺(后加工)的技术。在半导体晶片的状态下完成封装之后，晶片被分片成半导体芯片。在晶片加工封装技术中，电极焊盘形成在半导体晶片的主表面上的狭窄间距处，且重配置布线(布线，重布线)形成为电耦合至电极焊盘，因此电极焊盘之间的狭窄间距可转换成较宽间距。
本发明人已经研究了在半导体晶片的主表面处形成的存储器电路中写入数据之后，重配置布线形成在半导体晶片的主表面上。
(1)首先，本发明人已经研究了半导体晶片，其包括覆盖有无机绝缘膜(例如氧化硅(SiO2)膜或氮化硅(Si3N4)膜)的主表面。半导体晶片具有电耦合至存储器电路的电极焊盘。电极焊盘的上表面(将作为此后与探针接触的表面)暴露在无机绝缘膜中形成的开口的一端的内侧上。
但是，在这种半导体晶片中，当重配置布线形成为电耦合至电极焊盘时，直接在无机绝缘膜上形成重配置布线会由于安装(组装)中或实际使用环境下的应力等致使对重配置布线本身或位于重配置布线(包括上述无机绝缘膜等的布线层或绝缘层)下的层(作为下层)等造成损伤(例如，断开，裂缝等)。而且，如果所形成的无机绝缘膜的厚度薄，则难以保持位于无机绝缘膜(作为下层)下的布线和形成在无机绝缘膜上的重配置布线之间的适当电容量，由此所需电特性由于噪声影响而不能获得。为了避免这些缺点，例如如上述专利文献1中所述，希望重配置布线经由有机绝缘膜(例如由聚酰亚胺膜等制成)形成在无机绝缘膜上。
(2)随后，本发明人认为数据被写入具有形成了无机绝缘膜的半导体晶片上的存储器电路中，且随后有机绝缘膜形成在该无机绝缘膜上，随后在有机绝缘膜上形成重配置布线。因此，已经揭示写入存储器电路的数据会消失。作为由本发明人分析的这种原因，发现这种现象受硬化有机绝缘膜中执行的热处理的加热温度(例如约300℃至400℃)的影响。
(3)而且，本发明已经研究了有机绝缘膜首先形成在具有形成的无机绝缘膜的半导体晶片的主表面上，且随后通过热处理硬化，随后将数据写入存储器电路中，且最后，重配置布线形成在有机绝缘膜上。
图30A和30B分别是已经由本发明人研究的半导体器件的主要部分的平面图和截面图。具体地，图30A是从半导体晶片的主表面侧观察时穿过覆盖重配置布线的绝缘构件(第三绝缘构件)的半透视平面图。图30B是沿图30A的线B-B截取的截面图。
第二绝缘构件OL形成在具有形成了第一绝缘构件IOL的半导体晶片SW的主表面上。在通过热处理硬化第二绝缘构件OL之后，数据可写入存储器电路，由此防止数据损失。
通过使探针接触暴露于形成在第一绝缘构件IOL中的开口OP1的开口端部的内侧以及形成在第二绝缘构件OL中的开口OP2的开口端部的内侧处的电极焊盘EP的上表面而写入数据。因为第二绝缘构件OL是半透明的，因此如果第二绝缘构件OL的开口OP2的开口端位于第一绝缘构件IOL的开口OP1的开口端内部，则难以规定探针将要接触的位置。
鉴于写入数据的容易性，形成在第二绝缘构件OL中的开口OP2优选设定为大于形成在第一绝缘构件IOL中的开口OP1，以便确保暴露形成在第一绝缘构件IOL中的开口OP1的开口端部的内部。即，优选地，第二绝缘构件OL的开口OP2的开口端部与第一绝缘构件IOL的开口OP1的开口端部对准，或位于第一绝缘构件IOL的开口OP1的开口端部的外部。
但是，如果第二绝缘构件OL的开口OP2的开口端部与第一绝缘构件IOL的开口OP1的开口端部对准，或位于第一绝缘构件IOL的开口OP1的开口端部的外部，则重配置布线RW的宽度LRW会变大。
详细地，假设例如由铝(Al)制成电极焊盘EP时，电极焊盘EP的上表面暴露。在这种情况下，当利用湿法蚀刻或干法蚀刻形成重配置布线RW时，具体地，当通过采用蚀刻剂去除籽晶层的不必要部分时，电极焊盘EP更可能变劣化(经受腐蚀或其形状改变等等)。如果例如由铝(Al)制成的电极焊盘EP的上表面暴露，则后续将要形成的覆盖重配置布线RW的第三绝缘构件SR与电极焊盘EP直接接触(或粘附)。在这种情况下，当例如在高温和高湿度的气氛下暴露完成的产品(半导体芯片)时，电极焊盘EP会变劣化(经历腐蚀等等)，致使电特性失效。
(4)随后，本发明人形成重配置布线RW以便重配置布线RW的宽度LRW设定为大于没有暴露电极焊盘EP的形成于第一绝缘构件IOL中的开口OP1的宽度LOP1以及形成于第二绝缘构件OL中的开口OP2的宽度LOP2中的每一个。但是，在这种情况下，难以减小相邻电极焊盘EP之间的间距(间隔)，即使得间距减小。这不能减小半导体器件的尺寸或不能增大引脚数目。
注意到为减小相邻电极焊盘EP之间的间距(间隔)，电极焊盘EP上的重配置布线RW的宽度LRW应设定为小于电极焊盘EP的宽度LEP，例如如专利文献2中所述。但是在这种情况下，如上所述，电极焊盘EP的上表面会部分暴露。例如，如果利用蚀刻剂形成重配置布线RW，则电极焊盘会变劣化(会经受腐蚀或其形状会改变等等)。因此，覆盖重配置布线RW的绝缘构件，即第三绝缘构件SR会从电极焊盘EP的表面上剥落。
优选实施例
《半导体器件》
将参考图1和2A以及2B在下文说明一个实施例中的半导体器件的结构。图1是示出本发明的本实施例中的半导体器件的平面的示意图。图2A和2B分别是示出本实施例中的半导体器件的主要部分的放大平面图和放大截面图。图2B是沿图2A的线A-A截取的截面图。
在本实施例中，如图1中所示，多个球形凸块电极(焊球)SB以矩阵形式排列在半导体器件(半导体芯片)SC的中心。提供凸块电极SB作为半导体器件SC的外部端子以从作为表面保护膜的绝缘构件突出。
电耦合至构造半导体电路的布线的多个电极焊盘(表面电极)EP提供在半导体器件SC的外周。此外，各个电极焊盘EP都通过重配置布线(未示出)电耦合至相应的凸块电极SB。电极焊盘EP和重配置布线由绝缘构件覆盖。因为电极焊盘EP实际上由绝缘构件覆盖，因此电极焊盘EP由图1中的虚线表示。
半导体电路(未示出)提供在矩形半导体器件SC的主表面(元件形成表面)。半导体电路由所谓的预处理(正常晶片处理)的公知技术形成。半导体电路例如由各种半导体元件组成，包括都形成在主表面处的场效应晶体管，电阻器以及电容，电耦合至这些半导体元件并形成在主表面上的布线(布线层)，以及位于布线(布线层)之间或布线(布线层)上和/或下的绝缘层等。注意到绝缘层是由低介电常数材料制成的膜，例如碳氧化硅膜(SiOC)，其是添加碳的氧化硅膜。
现在，参考图2A和2B，将详细说明凸块电极，电极焊盘以及重配置布线的结构。图2A仅示出电极焊盘中的两个相邻的电极焊盘(由图1中所示的双点划线包围的区域)。各个电极焊盘的周边由绝缘构件覆盖。但是，在从半导体晶片的主表面侧的用于电极焊盘的平面图中，各个电极焊盘的周边由实线表示。图2A是在从半导体晶片的主表面侧观察时穿过覆盖重配置布线和凸块电极的绝缘构件(第三绝缘构件)的半透视平面图。由图2B中的参考符号ID表示的层是提供在电极焊盘下的层间绝缘膜。
电极焊盘EP的宽度WEP在其中重配置布线(布线，重布线)RW直接在电极焊盘EP上延伸的方向(以下在本实施例中例如称为“X方向”)上例如约为102μm。在平面图中(在从半导体衬底SUB的主表面侧观察的平面状态下)在与X方向相交的方向(以下在本实施例中例如称为“Y方向”)上的电极焊盘EP的宽度LEP例如约为47μm。两个相邻的电极焊盘EP之间的间隔DEP例如约为3μm。在本实施例中，电极焊盘EP沿半导体芯片的侧面(最接近半导体芯片一侧)排列(排列成行)。如通过采用重配置布线RW作为参考而观察到的，可以认为电极EP沿上述Y方向排列(排列成行)。在本实施例中，X方向和Y方向彼此垂直。上述X方向是其中重配置布线RW直接在电极焊盘EP上延伸的方向。
探针与这些电极焊盘EP中每一个接触以将数据写入形成在半导体衬底SUB的主表面处的存储器电路中或执行用于存储器电路的初始故障等的筛选测试。
第一绝缘构件(第一绝缘膜，具有第一弹性模量的绝缘膜，第一钝化膜)IOL形成在半导体衬底SUB的主表面上以覆盖电极焊盘EP。第一绝缘构件IOL是无机绝缘膜，且例如由氮氧化硅(SiON)膜，氧化硅(SiO2)膜，氮化硅(Si3N4)膜等制成。第一绝缘构件IOL的厚度例如处于0.6μm至0.8μm的范围内。氮化硅(Si3N4)膜的杨氏模量例如处于约250Gpa至300GPa的范围内。
开口OP1形成在第一绝缘构件IOL中以从其暴露电极焊盘EP的上表面。X方向上的开口OP1的宽度WOP1例如约为100μm。Y方向上的开口OP1的宽度LOP1例如约为45μm。开口OP1之间的间隔DOP1例如约为5μm。
第二绝缘构件(第二绝缘膜，具有第二弹性模量的绝缘膜，第二钝化膜)OL形成在第一绝缘构件IOL上。第二绝缘构件OL是有机绝缘膜，例如聚酰亚胺膜等。第二绝缘构件OL的厚度例如约为5μm。第二绝缘构件OL的弹性模量低于第一绝缘构件IOL的弹性模量。例如，聚酰亚胺膜的杨氏模量处于约3Gpa至7GPa的范围内。
开口OP2形成在第二绝缘构件IOL中以从其暴露电极焊盘EP的上表面。X方向上的第二绝缘构件OL中形成的开口OP2的宽度WOP2等于或大于第一绝缘构件IOL中形成的开口OP1的宽度WOP1。Y方向上的开口OP2的宽度LOP2等于或大于第一绝缘构件IOL中形成的开口OP1的宽度LOP1。
在本实施例中，形成覆盖膜(导电构件)CF以填充第一绝缘构件IOL中形成的开口OP1的开口端部的内部。注意到覆盖膜CF形成的位置不限于此。例如，可形成覆盖膜以填充第二绝缘构件OL中形成的开口OP2的内部。一旦覆盖膜CF形成至第二绝缘构件OL，如本发明人考虑的图30A和30B中所示，则难以减小相邻电极焊盘EP之间的间距(间隔)。当位于相邻电极焊盘EP之间的第二绝缘构件OL的厚度(Y方向上的长度)薄，且不同的信号(或电流)通过相应电极焊盘EP彼此流动时，半导体芯片会受到噪声影响。在这方面，当考虑减小电极焊盘EP之间的间距时，如图2A和2B中所示，覆盖膜CF优选形成为位于第一绝缘构件IOL中形成的开口OP1的开口端部内。
在本实施例中，重配置布线RW形成在第二绝缘构件OL上。重配置布线具有电耦合至覆盖膜CF的一端，以及从半导体器件SC的中心侧引出的另一端(凸块耦合盘或键合焊盘)。在重配置布线RW下，形成籽晶层SL以作为形成重配置布线RW的籽晶。重配置布线RW例如由铜(Cu)制成，且例如具有约5μm的厚度。籽晶层SL例如由通过依次从底部层叠钛(Ti)膜和铜(Cu)膜获得的层叠膜组成。籽晶层SL的厚度(总厚度)例如约为0.3μm。具体地，钛(Ti)膜的厚度约为0.2μm，且铜(Cu)膜的厚度约为0.1μm。
在X方向上直接位于电极焊盘EP上的重配置布线RW的一部分的宽度WRW等于或小于第一绝缘构件IOL中形成的开口OP1的宽度WOP1，或覆盖膜CF的宽度(长度)。在Y方向上直接位于电极焊盘EP上的重配置布线RW的一部分的宽度LRW等于或小于第一绝缘构件IOL中形成的开口OP1的宽度LOP1，或覆盖膜CF的宽度(长度)。
以此方式，在Y方向上(其中电极焊盘EP排列成行的方向，或沿半导体芯片侧面的方向)，直接位于电极焊盘EP上的重配置布线RW的宽度LRW等于或小于第一绝缘构件IOL中形成的开口OP1的宽度LOP1，或覆盖膜CF的宽度(长度)，由此防止Y方向上彼此相邻的重配置布线RW之间的接触。借助这种布置，可实现电极焊盘EP之间间距的减小，由此实现半导体器件的尺寸减小。
如上所述，在本实施例的说明中，在Y方向上，重配置布线RW的宽度LRW等于或小于第一绝缘构件IOL中形成的开口OP1的宽度LOP1，或覆盖膜CF的宽度(长度)。但是，可替换地，重配置布线RW的宽度LRW可等于或小于第二绝缘构件OL中形成的开口OP2的宽度LOP2。注意到重配置布线RW可从所需位置偏离。而且，当铜(Cu)用作用于重配置布线RW的材料时，更可能发生迁移问题，因为相邻重配置布线RW之间的间隔(距离)减小。为此原因，考虑到上述问题，与本实施例相同，重配置布线RW的宽度LRW优选形成为等于或小于第一绝缘构件IOL中形成的开口OP1的宽度LOP1或覆盖膜CF的宽度(长度)。
第三绝缘构件(第三绝缘膜，第三钝化膜，有机材料，树脂)SR形成在半导体衬底SUB的主表面上以覆盖重配置布线RW。第三绝缘构件SR是有机绝缘膜，例如作为具体材料的聚酰亚胺膜。
开口OP3形成在第三绝缘构件SR中以暴露朝向半导体器件SC的中心侧引出的各个重配置布线RW的另一端的上表面。从开口OP3暴露的重配置布线RW的另一端通过电极层(电极)UM耦合至球形凸块电极SB。即，电极焊盘EP通过覆盖膜CF和重配置布线RW电耦合至凸块电极SB。提供凸块电极SB作为半导体器件SC的外部端子以从第三绝缘构件SR突出。
《制造半导体器件的方法》
参考图3至14的工艺顺序在下文说明本实施例中的制造半导体器件的方法。图3示出本实施例中的制造半导体器件的方法中的制造工艺的流程的一个示例的流程图。图4A是示出半导体晶片的主要部分的平面图，且图4B是示出本实施例中的半导体晶片中的一个半导体芯片的主要部分的放大平面图。图5A和5B至13A和13B分别是各示出在用于本实施例的半导体器件的相应制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图。图14示出在用于本实施例的半导体器件的制造工艺中获得的半导体器件的主要部分的截面图。
注意到图5A至13A仅示出电极焊盘中的两个相邻的电极焊盘(由图4B中所示的双点划线包围的区域)。各个电极焊盘的周边都由绝缘构件覆盖。但是，在自半导体晶片的主表面侧的用于电极焊盘的平面图中，各个电极焊盘的周边由实线表示。
1.半导体晶片的准备(步骤S1)
首先，如图4A中所示，提供半导体晶片SW，其具有具备其中形成了各种半导体电路的多个器件区(芯片形成区)DR。各种半导体元件，例如场效应晶体管，电阻器以及电容器形成在半导体晶片SW的主表面处。这些元件通过上述布线(布线层)电耦合在一起，由此包括存储器电路的各个半导体电路形成在相应器件区DR中。半导体晶片SW例如是具有基本上圆形平面形状的硅(Si)衬底。注意到半导体晶片SW可不仅为硅(Si)衬底，而是还可以是化合物半导体衬底，例如砷化镓(GaAs)衬底以及碳化硅(SiC)衬底。
如图4B中所示，在各个器件区DR中，电极焊盘EP围绕器件区DR的外周形成。电极焊盘EP通过布线电耦合至形成在半导体晶片SW的主表面的诸如存储器电路的各种半导体电路。各个电极焊盘EP例如都形成为矩形形状，其具有从器件区DR的外周侧朝向其中心侧延伸的长边。电极焊盘EP例如具有包括由铝(Al)膜制成的主导电层，以及垂直夹持在主导电层之间的具有阻挡性质的导电膜的结构。各个导电膜都由钛(Ti)膜和氮化钛(TiN)膜的层叠膜组成。各个电极焊盘EP的厚度例如处于约0.4μm至6.0μm的范围内。电极焊盘EP的典型厚度例如可约为1.0μm。
图4A示出划片区(切割区)LR。在这个阶段中，沿划片区LR切割半导体晶片SW，由此可获得半导体芯片。在本实施例中，在晶片上执行进一步在下文说明的后工艺，且随后将晶片分片，因此所制造的半导体芯片也可用作半导体器件。
现在将采用电极焊盘EP的两个相邻的电极焊盘EP作为一个示例来说明本实施例的技术特征。
图5A是示出电极焊盘EP的两个相邻的电极焊盘的放大平面图。X方向上的电极焊盘EP的宽度WEP例如约为102μm。Y方向上的电极焊盘EP的宽度LEP例如约为47μm。相邻电极焊盘EP之间的间隔DEP例如约为3μm。
电极焊盘EP通过布线电耦合至形成在半导体晶片SW的主表面处的存储器电路。在后续处理中，使探针与电极焊盘EP的上表面接触，由此将数据写入存储器电路。
随后，如图4B,5A和5B中所示，第一绝缘构件IOL形成在半导体晶片SW的主表面上以覆盖电极焊盘EP。第一绝缘构件IOL是无机绝缘膜，且例如由氮氧化硅(SiON)膜，氧化硅(SiO2)膜，氮化硅(Si3N4)膜等制成。这些膜例如通过等离子体CVD(化学气相沉积)方法形成。第一绝缘构件IOL的厚度例如处于约0.6μm至0.8μm的范围内。例如，氮化硅(Si3N4)膜的杨氏模量处于约250Gpa至300GPa的范围内。
随后，利用通过光刻技术形成的抗蚀剂图案(未示出)作为掩膜蚀刻第一绝缘构件IOL，由此形成从其暴露电极焊盘EP的上表面的开口OP1。X方向上的开口OP1的宽度WOP1例如约为100μm。Y方向上的开口OP1的宽度LOP1例如约为45μm。相邻开口OP1之间的间隔DOP1例如约为5μm。
以此方式，即使在开口OP1形成在第一绝缘构件IOL中时，电极焊盘EP的周边和开口OP1的开口端部之间的距离也被设定为1μm或以上，这可防止电极焊盘EP的周边从开口OP1暴露，即使抗蚀剂图案未对准或第一绝缘构件IOL被过蚀刻。
2.第二绝缘构件形成(步骤S2)
随后，如图6A和6B中所示，第二绝缘构件OL形成在半导体晶片SW的主表面上。第二绝缘构件OL是有机绝缘膜，例如聚酰亚胺膜等。这种膜例如通过旋涂方法形成。第二绝缘构件OL的厚度例如约为5μm。第二绝缘构件OL的弹性模量低于第一绝缘构件IOL的弹性模量。例如，聚酰亚胺膜的杨氏模量处于约3Gpa至7GPa的范围内。
在后工艺中，重配置布线RW形成为电耦合至电极焊盘EP。如果重配置布线RW形成在第一绝缘构件OL上，则损伤(例如断开或裂缝)会由于安装(组装)或实际使用环境中的应力而发生在重配置布线RW(布线层，包括第一绝缘构件IOL的绝缘层等)或位于重配置布线RW下的层(作为下层)中。此外，当形成的第一绝缘构件IOL薄时，难以保持位于第一绝缘构件IOL(作为下层)下的布线以及形成在第一绝缘构件OL上的重配置布线RW之间的电容，由于噪声影响，这不能实现所需电特性。为了避免这些情况，第二绝缘构件OL形成在第一绝缘构件IOL上。
随后，利用通过光刻技术形成的抗蚀剂图案作为掩膜(未示出)蚀刻第二绝缘构件OL，以由此形成从其暴露电极焊盘EP的上表面的开口OP2。
因为第二绝缘构件OL是半透明的，因此当探针在后工艺中与电极焊盘EP接触时，如果形成在第二绝缘构件OL中的开口OP2的开口端部位于第一绝缘构件IOL中形成的开口OP1的开口端部内部，则难以规定探针将要接触的位置。开口OP2形成在第二绝缘构件OL中以确保从开口OP2暴露形成在第一绝缘构件IOL中的开口OP1。即，开口OP2以下述方式形成在第二绝缘构件OL中。具体地，X方向上的第二绝缘构件OL中形成的开口OP2的宽度WOP2等于或大于第一绝缘构件IOL中形成的开口OP1的宽度WOP1。Y方向上的第二绝缘构件OL中形成的开口OP2的宽度LOP2等于或大于第一绝缘构件IOL中形成的开口OP1的宽度LOP1。
随后，半导体晶片SW例如在约300℃至400℃的温度下经历热处理，由此硬化第二绝缘构件OL。
3.数据写入(探测)(步骤S3)
随后，如图7A和7B中所示，探针PN与电极焊盘EP接触，由此将数据写入形成在半导体晶片SW的主表面处的存储器电路中。除了数据写入处理之外，执行用于检查存储器电路的初始失效的筛选测试。基于筛选结果，例如可替换有缺陷的存储器单元，且可重新写入信息。
以此方式，在用于硬化第二绝缘构件OL的热处理之后，数据可写入存储器电路中，由此避免写入存储器电路中的数据的损失。
探针PN由硬金属制成，例如钨(W)。探针PN的尖端锋利以致探针标记可出现在包括作为主导电层的铝(Al)膜的电极焊盘EP的上表面处。
4.覆盖膜的形成(步骤S4)
随后，如图8A和8B中所示，形成覆盖膜CF以填充第一绝缘构件IOL中形成的开口OP1的开口端部的内部。因此，从第一绝缘构件IOL中形成的开口OP1暴露的电极焊盘EP的上表面由覆盖膜CF覆盖。
覆盖膜CF例如由镍(Ni)等制成，且例如通过利用电镀，特别是化学镀形成。覆盖膜CF不限于镍(Ni)膜。或者，例如，覆盖膜CF可以是由依次从底部形成的镍(Ni)膜，钯(Pd)膜以及金(Au)膜组成的层叠膜(Ni/Pd/Au)，由依次从底部形成的镍(Ni)膜和金(Au)膜组成的层叠膜(Ni/Au)，或者是由依次从底部形成的镍(Ni)膜和钯(Pd)膜组成的层叠膜(Ni/Pd)。与本实施例相同，当电极焊盘EP包含作为主要元素的铝(Al)膜的材料时，可利用具有更小电离倾向的金属(例如锌(Zn))执行锌酸盐处理(锌(Zn)和铝(Al)之间的取代反应)，且随后可形成镍(Ni)膜。
覆盖膜CF的厚度基本上与第一绝缘构件IOL的厚度相同(例如0.6μm至0.8μm的厚度)。因为仅电极焊盘EP的上表面被覆盖，因此覆盖膜CF可薄于或厚于第一绝缘构件IOL(例如具有0.1μm的厚度)。如果覆盖膜CF太厚，则覆盖膜CF会形成在第二绝缘构件OL的上表面上，由此形成在相邻电极焊盘EP的相应上表面上的覆盖膜CF会耦合在一起，以致使相邻电极焊盘EP之间的短路。鉴于电镀所需的时间和材料成本，厚的覆盖膜CF的厚度优选基本上与第一绝缘构件IOL相同。
5.重配置布线的形成(步骤S5)
随后，如图9A和9B中所示，籽晶层SL形成在将要电耦合至覆盖膜CF的第二绝缘构件OL上。籽晶层SL是作为将要在后工艺中形成的重配置布线RW的籽晶的层。籽晶层SL例如通过溅射形成。籽晶层SL例如通过依次层叠钛(Ti)膜和铜(Cu)膜获得的层叠膜组成。籽晶层SL的厚度(总厚度)例如约为0.3μm。具体地，钛(Ti)膜的厚度约为0.2μm，且铜(Cu)膜的厚度约为0.1μm。或者，籽晶层SL可通过化学镀形成。
随后，抗蚀剂图案RP通过光刻技术形成在半导体晶片SW的主表面上。抗蚀剂图案RP形成为暴露籽晶层SL的一部分并具备用于重配置布线形成的开口OP4。图9A示出抗蚀剂图案RP形成之后获得的状态。
随后，重配置布线RW通过电镀形成在抗蚀剂图案RP中形成的开口OP4暴露的籽晶层SL上。此时，延伸至器件区DR外部的籽晶层SL用作用于功率馈送的布线。具体地，重配置布线RW形成在将要电耦合至覆盖膜CF的第二绝缘构件OL上并朝向器件区(图4A和4B中所示的器件区DR)的中心侧设置。重配置布线RW例如由铜(Cu)制成，且例如具有约5μm的厚度。
随后，如图10A和10B中所示，在去除抗蚀剂图案RP之后，通过采用重配置布线RW作为掩膜的湿法蚀刻去除暴露的籽晶层SL。因此，保持重配置布线RW下的籽晶层SL，且去除除了布线RW下的籽晶层SL之外的抗蚀剂图案RP下的籽晶层SL的保留部分。
重配置布线RW从器件区的中心侧上的第二绝缘构件OL上形成至第一绝缘构件IOL中形成的开口OP1的开口端部的内部。即，重配置布线RW具有位于第一绝缘构件IOL中形成的开口OP1的开口端部内部的一端，同时具有位于器件区的中心侧上的第二绝缘构件OL上的另一端。
在X方向上，重配置布线RW形成为使重配置布线RW的一端的端面位于第一绝缘构件IOL中形成的开口OP1的开口端部内部，或位于第一绝缘构件IOL中形成的开口部OP1的X方向上彼此相对的两个开口端部中的器件区的外周侧上的一个开口端部上。换言之，设置在第一绝缘构件IOL中形成的开口OP1的开口端部内部的重配置布线RW的部分的X方向上的宽度WRW等于或小于覆盖膜CF的X方向上的宽度(长度)，或第一绝缘构件IOL中形成的开口OP1的X方向上的宽度WOP1。
在Y方向上，重配置布线RW形成在第一绝缘构件IOL中形成的开口OP1的Y方向上彼此相对的两个开口端部内部。换言之，直接位于电极焊盘EP上的重配置布线RW的部分的Y方向上的宽度LRW等于或小于覆盖膜CF的Y方向上的宽度(长度)，或第一绝缘构件IOL中形成的开口OP1的Y方向上的宽度LOP1。
以此方式，Y方向上的重配置布线RW的宽度LRW的上限设定为与覆盖膜CF的Y方向上的宽度(长度)或开口OP1的Y方向上的宽度LOP1相同，由此电耦合至相邻的电极焊盘EP的重配置布线RW之间的间隔例如是5μm或以上。Y方向上的重配置布线RW的宽度LRW的上限设定为小于覆盖膜CF的Y方向上的宽度(长度)或开口OP1的Y方向上的宽度LOP1，由此电耦合至相邻电极焊盘EP的重配置布线RW之间的间隔(距离)可设定为大于相邻的覆盖膜CF之间的间隔(距离)。这种设置可避免相邻的重配置布线RW之间的接触。
当重配置布线RX的X方向上的宽度WRW小于第一绝缘构件IOL中形成的开口OP1的X方向上的宽度WOP1，或当重配置布线RW的Y方向上的宽度LRW小于第一绝缘构件IOL中形成的开口OP1的Y方向上的宽度LOP1时，直接位于电极焊盘ED上的部分区域没有被重配置布线RW覆盖。但是，位于第一绝缘构件IOL中形成的开口OP1的开口端部内部的电极焊盘EP的上表面由覆盖膜CF覆盖，由此未暴露电极焊盘EP的上表面。因此，在后工艺中，即使在第三绝缘构件SR形成为覆盖重配置布线RW时，电极焊盘EP没有与第三绝缘构件SR直接接触，这防止上述电极焊盘EP的劣化(腐蚀等)。
在去除不必要的籽晶层SL中，例如采用湿法蚀刻方法(或者应用湿法蚀刻方法之后的干法蚀刻方法)。但是，如果电极焊盘EP直接暴露于蚀刻剂，则电极焊盘EP将变得劣化(将经历腐蚀或其形状改变等等)。但是，因为覆盖膜CF覆盖位于第一绝缘构件IOL中形成的开口OP1的开口端部内部的电极焊盘EP的上表面，因此没有暴露电极焊盘EP的上表面。因此，即使通过利用湿法蚀刻去除不需要的籽晶层SL，也能防止电极焊盘EP变劣化(经历腐蚀或其形状改变等)，这不会致使电特性的故障。
具有与开口OP1相同的平面形状的重配置布线RW可从第一绝缘构件IOL中形成的开口OP1的X方向上的两个相对的开口端部的一个形成至另一个，且从第一绝缘构件IOL中形成的开口OP1的Y方向上的两个相对的开口端部中的一个形成至另一个，即直接位于电极焊盘EP上。在这种情况下，增加了重配置布线RW和覆盖膜CF之间的接触面积，由此可进一步减小接触电阻。
在这种情况下，如果电极焊盘EP没有与重配置布线RW对准，则直接位于电极焊盘EP上的部分区域没有被重配置布线RW覆盖。但是，位于第一绝缘构件IOL中形成的开口OP1的开口端部内部的电极焊盘EP的上表面由覆盖膜CF覆盖，由此没有暴露电极焊盘EP的上表面。因此，如上所述，这种布置可避免如下问题，包括电极焊盘EP的腐蚀，以及后工艺中形成的第三绝缘构件SR从电极EP剥离。
图11A和11B示出重配置布线RW的另一结构。形成在器件区的外周侧上的重配置布线RW的一端位于器件区的外周侧上的第二绝缘构件OL上，且可更靠近器件区的外周边缘。虽然如参考图1的本实施例的描述中所述，电极焊盘EP提供在器件区的外周处，但是电极焊盘EP可设置在器件区的中心处。在这种情况下，重配置布线RW的一部分或所有朝向器件区DR的外周侧引出(参见图4A和4B)。
6.第三绝缘构件的形成(步骤S6)
随后，如图12A和12B中所示，第三绝缘构件SR形成在半导体晶片SW的主表面上。本实施例中的第三绝缘构件SR是有机绝缘膜。具体地，第三绝缘构件SR例如是聚酰亚胺膜。在本实施例中，第三绝缘构件SR作为最上层表面的保护膜。如同样在后续变形例中所述的，包含填料(例如二氧化硅)的环氧树脂可替代聚酰亚胺膜而用作第三绝缘构件SR。
如上所述，覆盖膜CF覆盖位于第一绝缘构件IOL中形成的开口OP1的开口端部内部的电极焊盘EP的上表面。即使在X方向上的重配置布线RW的宽度WRW小于覆盖膜CF的宽度(长度)或第一绝缘构件IOL中形成的开口OP1的宽度WOP1时，或者即使在Y方向上的重配置布线RW的宽度LRW小于覆盖膜CF的宽度(长度)或第一绝缘构件IOL中形成的开口OP1的宽度LOP1时，电极焊盘EP的上表面也没有暴露。因此，覆盖重配置布线RW的第三绝缘构件SR没有与电极焊盘EP直接接触。
随后，抗蚀剂图案通过光刻技术形成在第三绝缘构件SR上。通过采用抗蚀剂图案作为掩膜(未示出)，例如通过蚀刻去除第三绝缘构件SR的一部分。因此，开口OP3形成在相对于电耦合至电极焊盘EP的重配置布线RW的一端(一部分)的一侧上，从而暴露位于第二绝缘构件OL上的重配置布线RW的另一端(另一部分)。
7.凸块电极的形成(步骤S7)
随后，如图13A和13B中所示，形成凸块电极所需的电极层(电极)UM形成在各个开口OP3中。电极层UM例如通过化学镀由铜(Cu)或镍(Ni)制成。随后，焊剂或焊膏提供至电极层UM的上表面，且另外的焊球设置在其上。随后，执行回流工艺。使用的焊球例如包含具有基本上不含铅(Pb)的无铅焊料成分的焊料。通过焊剂执行回流工艺以去除覆盖焊球表面的氧化膜，由此熔化焊球，或熔化焊球和焊膏，以将它们集成在一起。因此，各个凸块电极SB形成为电耦合并机械耦合至相应的电极层UM。
随后，切割(分片)在其中划分半导体晶片SW的器件区之间的划片区(图4A和4B中所示的划片区LR)以基本上完成本实施例的半导体器件(半导体芯片)SC的生产。
以此方式，本实施例可获得以下效果。
(1)重配置布线RW经由第二绝缘构件OL形成在第一绝缘构件IOL上，这可抑制对重配置布线(布线，重布线)RW或重配置布线RW下的层(布线层或包括第一绝缘构件IOL的绝缘层)的损伤(例如断开，裂缝等等)的发生。
(2)而且，在通过例如在约300℃至400℃的温度下的热处理而硬化第二绝缘构件OL之后，数据写入存储器电路，这可避免数据损失。
(3)覆盖膜CF形成在第一绝缘构件IOL中形成的开口OP1的开口端部内部设置的电极焊盘EP的上表面上。即使在Y方向上的重配置布线RW的宽度LRW设定为小于第一绝缘构件IOL中形成的开口OP1的宽度LOP1以便减小间距时，也没有暴露电极焊盘EP的表面。因此，本实施例可避免在形成重配置布线RW时，具体地，在去除籽晶层SL的工艺步骤(湿法蚀刻方法或干法蚀刻方法等)中的电极焊盘EP的表面的劣化(腐蚀，形状改变等)问题。
(4)在Y方向上，重配置布线RW的宽度LRW可设定为等于或小于第一绝缘构件IOL中形成的开口OP1的宽度LOP1，由此避免Y方向上彼此相邻的重配置布线RW之间的接触。在铜(Cu)用作用于重配置布线RW的材料的情况下，随着相邻布线之间的间隔(距离)增大，更可能出现迁移的问题。因此，本实施例在使用铜(Cu)作为重配置布线RW的材料时特别有效。
因此，本实施例可展现这些效果以提高半导体器件的可靠性。而且，本实施例可实现半导体器件的尺寸减小，具体地，电极焊盘之间的间距的减小。
变形例
虽然已经根据实施例具体说明了本发明人提出的本发明，但是显然本发明不限于上述实施例，且可在不脱离本发明范围的情况下进行各种变形和改变。
第一变形例
将在下文参考图15和16A和16B说明第一变形例中的制造半导体器件的方法。将在下文仅说明与上述实施例中所述的内容的不同点。图15是示出根据第一变形例的半导体器件的制造方法中的制造工艺的流程的一个示例的流程图。图16A和图16B分别是示出第一变形例中半导体器件的一个制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图。
在图3中所示的实施例中的半导体器件的制造工艺中，在形成第二绝缘构件OL之后，探针PN与电极焊盘EP接触，由此将数据写入存储器电路。
另一方面，在第一变形例中，如图15中所示，在形成覆盖膜CF之后，探针PN与覆盖膜CF接触，由此将数据写入存储器电路中。
如图16A和16B中所示，覆盖膜CF形成为填充第一绝缘构件IOL中形成的开口OP1的开口端部内部。以此方式，覆盖膜CF覆盖从第一绝缘构件IOL中形成的各个开口OP1暴露的电极焊盘EP的上表面。
电极焊盘EP的厚度例如处于约0.4μm至6.0μm的范围内。电极焊盘EP的典型厚度例如可约为1.0μm。如果电极焊盘EP的厚度薄，例如约0.4μm，则在用于检查存储器电路等的初始失效的筛选测试中，大量电流不能流过电极焊盘，且因此限制了检查项目。另一方面，如果电极焊盘EP的厚度厚，例如约6.0μm，因为电极焊盘EP例如包括作为主导电层的铝(Al)膜，则将使由探针PN造成的电极焊盘EP的形变变大，导致节点或剥落等等。
但是，在第一变形例中，探针PN与覆盖膜CF接触，因此大量电流可流过器件。因为镍(Ni)膜比铝(Al)膜硬，(铝(Al)的莫氏硬度处于2至2.9的范围内，镍(Ni)的莫氏硬度为5，且碳化钨(WS)的莫氏硬度为9)，因此可将由于与探针PN接触而造成的覆盖膜CF的形变控制为小于电极焊盘EP的形变。
第二变形例
将参考图17和18在下文说明根据第二变形实施例的半导体器件。注意到与第一变形例相同，仅将说明与上述实施例中所述内容不同的点。图17是示出第二变形例中的半导体器件的制造方法中的制造工艺的流程的一个示例的流程图。图18是示出第二变形例中的半导体器件的主要部分的截面图。
在第二变形例中的半导体器件的制造方法中，在执行与上述实施例中所述的从半导体晶片准备步骤(图3中的步骤S1)至第三绝缘构件形成步骤(图3中的步骤S6)相同的工艺之后，电极层(电极)UM形成在从第三绝缘构件SR的开口OP3暴露的重配置布线RW的表面处，且进一步执行下述工艺。形成在重配置布线RW的表面并从第三绝缘构件SR的开口OP3暴露的电极层UM例如通过电解电镀例如由金(Au)，钯(Pd)等制成。
7.分片(晶片切割)(步骤S27)
沿已被划分的半导体晶片SW的器件区之间的划片区将半导体晶片切割成独立的半导体芯片。
8.管芯键合(步骤S28)
随后，如图18中所示，例如提供布线板(基板)MB，其具有形成在其主表面上的多个电极焊盘(电极，键合引线)BP。电极焊盘BP由形成在布线板MB的表面上的布线的部分组成。这些电极焊盘BP的上表面从对应布线板MB的表面上形成的保护膜PF中的相应电极焊盘BP而形成的多个开口OP5暴露。
随后，粘合剂CM涂布至布线板MB的表面上的芯片安装区。用于粘合剂CM中的适当材料例如是热固化环氧树脂。随后，半导体芯片经由粘合剂CM安装在芯片安装区中，且随后经历热处理以硬化粘合剂CM，由此半导体芯片键合并固定在芯片安装区中。
9.引线键合(步骤S29)
导电线(导电构件，键合引线)BW，例如金(Au)线用于将从第三绝缘构件SR中形成的相应开口OP3暴露的重配置布线RW的另一端电耦合至布线板MB的表面上形成并从保护膜PF中形成的相应开口OP5暴露的相应电极焊盘BP。详细地，导电线BW的一部分经由上述电极层UM电耦合至重配置布线RW的另一端，且导电线BW的剩余的另一部分电耦合至布线板MB的电极焊盘BP。
对于这种耦合来说，在大多数情况下采用正向键合，但可采用反向键合。正向键合是其中半导体芯片中形成的重配置布线RW耦合至导电线BW的一端，且随后设置在布线板MB的表面处的电极焊盘BP耦合至导电线BW的另一端的键合方式。另一方面，反向键合是其中设置在布线板MB的表面处的电极焊盘BP耦合至导电线BW的另一端，且随后半导体芯片中形成的重配置布线RW耦合至导电线BW的一端的键合方式。
在第二变形例中，与上述实施例相同，重配置布线RW形成在第二绝缘构件OL上，其可防止产生在将重配置布线RW耦合至导电线BW的一部分的负载(垂直负载)被施加至位于重配置布线RW的下层侧上的构件。
10.模制(步骤S30)
随后，安装在布线板MB上的半导体芯片由树脂(未示出)密封以形成树脂密封体。适于采用的树脂例如可包括包含填料(例如二氧化硅)的热固化环氧树脂。随后，虽未示出，但是作为外部电极的焊球安装在布线板MB的背面(安装表面)上。第二变形例中采用的半导体器件SC是指通过这些工艺获得的器件。
第三变形例
将在下文参考图19,20A,20B,21A和21B说明根据第三变形例的半导体器件。与变形例1和2相同，将仅说明与上述实施例中所述的内容不同的点。图19是示出第三变形例中的半导体器件的制造方法中的制造工艺流程的一个示例的流程图。图20A和21A以及20B和21B分别是示出第三变形例中的半导体器件的相应制造工艺中获得的半导体器件的主要部分的放大平面图以及放大截面图。
在第三变形例中，将在下文说明不具有存储器电路的半导体器件。在具有上述存储器电路的半导体器件中，为了避免写入存储器电路中的数据的损失，如图7A和7B中所示，首先通过例如在约300℃至400℃的温度下热处理固化第二绝缘构件OL，且随后将数据写入存储器电路中。
另一方面，在第三变形例中，数据无需写入存储器电路中。为此，即使执行热处理以执行用于形成第二绝缘构件OL的工艺，也不会出现数据损失。因此，在这种情况下，如图19中所示，在半导体晶片SW的主表面上形成电极焊盘EP之后，探针PN与电极焊盘EP接触，由此执行探针检查。
在第三变形例中的半导体器件的制造方法中，执行与图5A和5B中所示的半导体晶片准备步骤(图3中所示的步骤S1)相同的工艺，且随后执行以下步骤。
2.探针检查(步骤S32)
如图20A和20B中所示，探针PN与电极焊盘EP接触，由此执行探针检查。例如，测量半导体电路的电特性等等。
探针PN由诸如钨(W)的硬金属制成。探针PN的尖端非常锋利以致探针标记产生在包括作为主导电层的铝(Al)膜的电极焊盘EP的表面。
3.第二绝缘构件的形成(步骤S33)
随后，如图21A和21B中所示，第二绝缘构件OL形成在半导体晶片SW的主表面上。第二绝缘构件OL是有机绝缘膜，例如聚酰亚胺膜等。有机绝缘膜例如通过旋涂方法形成。第二绝缘构件OL的厚度例如约为5μm。
在后工艺中，重配置布线RW形成为电耦合至电极焊盘EP。如果重配置布线RW直接形成在第一绝缘构件IOL上，则损伤(例如断开或裂缝)会由于安装(组装)中或实际使用环境中的应力而产生在重配置布线RW或位于重配置布线RW(布线层，包括第一绝缘构件IOL的绝缘层等)下的层(作为下层)中。此外，当形成的第一绝缘构件IOL薄时，难以保持第一绝缘构件IOL下的布线(作为下层)和第一绝缘构件OL上形成的重配置布线RW之间的电容，这可能由于噪声的影响而不会实现所需电特性。为了避免这些情况，第二绝缘构件OL形成在第一绝缘构件IOL上。
随后，利用通过光刻技术形成的抗蚀剂图案作为掩膜(未示出)蚀刻第二绝缘构件OL以由此形成暴露电极焊盘EP的上表面的开口OP2。随后，半导体晶片SW例如在约300℃至400℃的温度下经历热处理，由此硬化第二绝缘构件OL。
这里，对于与上述实施例的不同点来说，在第三变形例中，如图21A和21B中所示，第二绝缘构件OL的开口OP2的开口端部位于第一绝缘构件OL的开口OP1的开口端部内部。如上所述，在第三变形例中，因为半导体器件不具有存储器电路，因此在用于电测试的探针工艺之后，可形成第二绝缘构件OL，换言之，可应用热处理。即，在第三变形例的半导体器件的制造方法中，在形成第二绝缘构件OL之后，没有执行探针工艺，因此半透明的第二绝缘构件OL的开口OP2的开口端部可位于第一绝缘构件IOL的开口OP1的开口端部内部。
如图21A和21B中所示，第二绝缘构件OL的开口OP2的开口端部位于第一绝缘构件IOL的开口OP1的开口端部内侧，因此可使相邻电极焊盘EP之间的间距(间隔)更窄。
随后，如图8A和8B至12A和12B中所示，执行与从覆盖膜形成步骤(图3中的步骤S4)至凸块电极形成步骤(图3中所示的步骤S7)相同的工艺。
虽未示出，但是与第三变形例相同，当第二绝缘构件OL的开口OP2的开口端部位于第一绝缘构件IOL的开口OP1的开口端部内部时，Y方向上(沿半导体芯片侧面的方向上)的重配置布线RW的宽度LRW优选等于或小于第二绝缘构件OL中形成的开口OP1的宽度LOP1，优选地，等于或小于覆盖膜CF的宽度(长度)。
第四变形例
将在下文参考图22至26A以及26B说明根据第四变形例的半导体器件。注意到与第一至第三变形例相同，将仅说明与上述实施例中所述内容不同的点。图22是示出第四变形例中的半导体器件的制造方法中的制造工艺的流程的一个示例的流程图。图23A和26A至23B和26B分别是示出第四变形例中的半导体器件的相应制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图。图23A和23B分别是用于解释柱状电极形成步骤(步骤S46)的主要部分的平面图和截面图。图24A和24B分别是用于解释树脂密封步骤(步骤S47)的主要部分的平面图和截面图。图25A和25B分别是用于解释研磨步骤(步骤S48)的主要部分的平面图和截面图。图26A和26B分别是用于解释凸块电极形成步骤(步骤S49)的主要部分的平面图和截面图。
在第四变形例的半导体器件的制造方法中，如上述实施例中所述，执行与从半导体晶片准备步骤(图3中所示的步骤S1)至重配置布线形成步骤(图3中所示的步骤S5)相同的工艺，且还执行以下步骤。
6.柱状电极形成(步骤S46)
首先，如图23A和23B中所示，柱状电极(导电构件)CE形成在位于第二绝缘构件OL上的重配置布线RW的部分上。柱状电极CE例如通过以下制造方法形成。首先，在以绝缘构件覆盖重配置布线RW和第二绝缘构件OL之后，开口提供在绝缘构件的将要形成柱状电极CE的位置处。随后，柱状电极CE通过电解电镀，溅射等形成在绝缘构件中形成的各个开口中。随后，去除用作掩膜的绝缘构件以由此形成图23A和23B中所示的柱状电极CE。
7.树脂密封(步骤S47)
随后，如图24A和24B中所示，第三绝缘构件SR覆盖柱状电极CE，重配置布线RW以及第二绝缘构件OL的表面。第四变形例中采用的第三绝缘构件SR的具体材料包括树脂，特别是例如包含填料(例如二氧化硅)的热固化环氧树脂。
8.研磨(步骤S48)
随后，如图25A和25B中所示，研磨第三绝缘构件SR直至暴露柱状电极CE的一部分(表面)，由此形成由第三绝缘构件SR组成的密封体。
9.凸块电极形成(步骤S49)
随后，如图26A和26B中所示，凸块电极SB耦合至上述研磨步骤中暴露的各个柱状电极CE的一部分(表面)。此时，鉴于如上述实施例中所述耦合在其间，电极层(电极)UM优选介于凸块电极SB和柱状电极CE之间。
第五变形例
将在下文参考图27和28A和28B说明根据第五变形例的半导体器件。注意到与第一至第四变形例相同，将仅说明不同于上述实施例中所述内容的点。图27是示出第五变形例中的半导体器件的制造方法中的制造工艺的流程的一个示例的流程图。图28A和28B分别是示出第五变形例中的半导体器件的一个制造工艺中获得的半导体器件的主要部分的放大平面图和放大截面图。图28A是在从半导体晶片的主表面侧观察时，穿过覆盖重配置布线的绝缘构件(第三绝缘构件)的透明平面图。图28B是沿图28A的线A-A截取的截面图。
在第五变形例的半导体器件中，在没有形成任何重配置布线的情况下，凸块电极直接形成在电极焊盘上。在第五变形例的半导体器件的制造方法中，执行与上述实施例中所述的从半导体晶片准备步骤(图3中所示的步骤S1)至覆盖膜形成步骤(图3中所示的步骤S4)相同的工艺，且还执行下述步骤。
5.第三绝缘构件形成(步骤S55)
如图28A和28B中所示，第三绝缘构件SR形成在半导体晶片SW的主表面上。
随后，利用通过光刻形成的抗蚀剂图案作为掩膜(未示出)蚀刻第三绝缘构件SR，以由此形成暴露覆盖膜CF的上表面的开口OP6。
6.柱状电极形成(步骤S56)
随后，将要耦合至覆盖膜CF的上表面的柱状电极(导电构件)CE形成在第三绝缘构件SR中形成的各个开口OP6中。
7.凸块电极形成(步骤S57)
随后，由焊料制成的凸块电极BE形成为耦合至相应的柱状电极CE。
在第三绝缘构件SR中形成开口OP6之后，凸块电极BE可直接形成在相应电极焊盘EP上。但是在第五变形例中，覆盖膜CF和柱状电极CE形成在电极焊盘EP和凸块电极BE之间，因此与凸块电极BE直接形成在电极焊盘EP上时相比可提高耦合强度。
即使直接设置在电极焊盘EP上，凸块电极BE可形成为具有小直径，以从第三绝缘构件SR的上表面突出且具有高耦合强度。因此，可实现具有高可靠性且适于实现间距减小的半导体器件。
第六变形例
将在下文参考图29说明根据第六变形例的半导体器件。与变形例1至5相同，将仅在下文说明与上述实施例中所述内容不同的点。图29示出半导体器件的主要部分的截面图，半导体器件是通过对经历直至上述实施例中所述的覆盖膜形成步骤(图3中所示的步骤S4)的工艺的半导体晶片进行分片以获得半导体芯片，且随后将半导体芯片嵌入布线板中而形成的。
例如在以下步骤中制造第六变形例中的半导体器件。
首先，经历直至如上述实施例中所述的覆盖膜形成步骤(图3中所示的步骤S4)的工艺的半导体晶片被分片以提供半导体芯片SCC1。
随后，如图29中所示，由此获得的半导体芯片SCC1设置在衬底MSU的上表面处，且随后借助绝缘材料MI密封。此时采用的绝缘材料MI例如是饱含环氧树脂的玻璃纤维。或者，可采用与上述第三绝缘构件相同的材料，例如聚酰亚胺膜。以此方式，形成具有其中嵌入了半导体芯片SCC1的布线板MS。
随后，通过以激光照射绝缘材料MI，形成其中暴露覆盖膜CF的一部分(表面)的开口，且导电构件MC嵌入开口中。此时采用的导电构件MC包括与构成布线板MS的各个布线层中形成的布线(布线图案)相同的材料。例如，导电构件MC由铜(Cu)制成。
如上述实施例中所述，覆盖膜CF例如由镍(Ni)制成。因此，如图29中所示，覆盖膜CF形成在由铝(Al)制成的电极焊盘EP上，与利用激光直接照射电极焊盘EP时相比，这可减小对电极焊盘EP的损伤。
如上述第五变形例中所示，鉴于布线板MS与布线耦合，柱状电极CE可优选形成在覆盖膜CF上。通过直接在电极焊盘EP上形成柱状电极CE，更容易在通过利用激光照射去除绝缘材料MI时确定激光是否到达目标位置(这里，柱状电极的表面)。
随后，在以导电构件MC填充绝缘材料MI中形成的开口内部之后，形成(耦合)布线MLU并由保护膜MIU覆盖。一部分(布线MLU的一部分)从保护膜MIU暴露以便在后工艺中经由导电构件(这里，导电引线)MBW电耦合至安装在布线板MS上的另一半导体芯片SCC2的电极焊盘MBP(电极，键合引线)。在布线基板MS侧面的下表面(安装表面)上，形成在相对于基板MSU的上表面一侧上的下表面处的布线MLD也由保护膜MID覆盖。随后，耦合至用作外部端子的焊球MSB的部分(布线MLD的部分)在下述工艺中从保护膜MID暴露。
随后，例如，在以与上述第二变形例相同的方式将半导体芯片SCC2安装在布线板MS的芯片安装区中之后，在布线板MS的上表面侧上，半导体芯片SCC2的电极焊盘MBP利用导电构件MBW耦合至从保护膜MIU暴露的布线MLU的一部分。在布线板MS的下表面侧上，焊球MSB耦合至从保护膜MID暴露的布线MLD的一部分。以此方式，基本完成第六变形例中的半导体器件。
如上所述，可通过采用具有其中嵌入半导体芯片SCC1的布线板MS制造BGA(球栅阵列)，实现具有高功能性的半导体器件。
不仅可通过导电线执行与安装在布线板MS上的另一半导体芯片SCC2的电耦合，而是还可借助所谓的倒装芯片耦合，其涉及将另一半导体芯片SCC2的主表面(具有电极焊盘MBP的表面)设置为面对布线板MS。而且，例如，另一半导体芯片可安装(层叠)在图29中所示的其他半导体芯片上。
第七变形例
而且，可在不脱离实施例中所述的技术概念的范围的情况下应用变形示例的组合。

Claims (12)

1.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体晶片，所述半导体晶片包括主表面、形成在所述主表面上方的第一电极焊盘、形成在所述主表面上方并且还在平面图中相邻于所述第一电极焊盘设置的第二电极焊盘、以及第一绝缘构件，所述第一绝缘构件包括暴露所述第一电极焊盘的上表面的第一开口和暴露所述第二电极焊盘的上表面的第二开口；
(b)在所述半导体晶片的所述第一绝缘构件上方形成第二绝缘构件之后，在所述第二绝缘构件中形成暴露所述第一电极焊盘的上表面的第三开口和暴露所述第二电极焊盘的上表面的第四开口；
(c)分别以第一覆盖膜和第二覆盖膜覆盖所述第一电极焊盘的上表面和所述第二电极焊盘的上表面；
(d)分别在所述第一覆盖膜的表面和所述第二覆盖膜的表面上形成第一布线和第二布线；以及
(e)在用第三绝缘构件覆盖所述第一覆盖膜的表面、所述第二覆盖膜的表面、所述第一布线和所述第二布线之后，在所述第三绝缘构件中形成暴露所述第一布线的一部分的第五开口和暴露所述第二布线的一部分的第六开口，
其中在平面图中，所述第一电极焊盘和所述第二电极焊盘沿第一方向设置，
其中所述第一覆盖膜和所述第二覆盖膜的每一个由导电材料构成，
其中所述第一布线在所述第一方向上的宽度等于或小于在所述第二绝缘构件中形成的所述第三开口的宽度，并且
其中所述第二布线在所述第一方向上的宽度等于或小于在所述第二绝缘构件中形成的所述第四开口的宽度。
2.根据权利要求1所述的制造半导体器件的方法，
其中所述第一电极焊盘和所述第二电极焊盘中的每一个电耦合至形成在所述主表面处的半导体电路，
其中在形成所述第二绝缘构件的步骤中，执行热处理，
其中所述方法还包括以下步骤：
(f)在步骤(b)之后并且步骤(c)之前，使探针与所述第一电极焊盘和所述第二电极焊盘中的每一个接触，由此将数据写入到所述半导体电路中包括的存储器电路中。
3.根据权利要求1所述的制造半导体器件的方法，
其中在形成所述第二绝缘构件的步骤中，执行热处理，
其中所述方法还包括以下步骤：
(g)在步骤(c)之后并且步骤(d)之前，使探针与所述第一覆盖膜和所述第二覆盖膜中的每一个接触，由此将数据写入到所述半导体电路中包括的存储器电路中。
4.根据权利要求1所述的制造半导体器件的方法，
其中在所述第一绝缘构件中形成的所述第一开口的开口端部位于在所述第二绝缘构件中形成的所述第二开口的开口端部的内部。
5.根据权利要求1所述的制造半导体器件的方法，
其中所述第一绝缘构件具有第一弹性模量，并且所述第二绝缘构件具有低于所述第一弹性模量的第二弹性模量。
6.根据权利要求1所述的制造半导体器件的方法，
其中所述第一绝缘构件是无机绝缘膜，并且所述第二绝缘构件是有机绝缘膜。
7.根据权利要求1所述的制造半导体器件的方法，
其中所述覆盖膜是包括镍膜的层叠膜。
8.根据权利要求1所述的制造半导体器件的方法，
其中在平面图中，所述第一布线从所述第一覆盖膜的表面朝向所述第二绝缘构件的表面延伸，
其中在平面图中，所述第二布线从所述第二覆盖膜的表面朝向所述第二绝缘构件的表面延伸，
其中所述第一布线的所述一部分不位于所述第一覆盖膜上方，而是位于所述第二绝缘膜的表面上方，并且
其中所述第二布线的所述一部分不位于所述第二覆盖膜上方，而是位于所述第二绝缘膜的表面上方。
9.根据权利要求8所述的制造半导体器件的方法，
其中步骤(d)还包括以下步骤：
(d1)在所述第一覆盖膜的表面和所述第二绝缘构件的表面处形成第一籽晶层，并且在所述第二覆盖膜的表面处形成第二籽晶层；
(d2)分别在所述第一籽晶层和所述第二籽晶层上形成所述第一布线和所述第二布线；以及
(d3)去除没有与所述第一布线重叠的所述第一籽晶层的一部分和没有与所述第二布线重叠的所述第二籽晶层的一部分。
10.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(h)在步骤(e)之后，将各凸块电极电耦合至从所述第五开口暴露的所述第一布线的所述一部分和从所述第六开口暴露的所述第二布线的所述一部分。
11.根据权利要求1所述的制造半导体器件的方法，在步骤(e)之后，还包括以下步骤：
(i)沿划分的器件区之间的划片区切割所述半导体晶片，由此获得多个半导体芯片；
(j)将所述半导体芯片固定在布线板的芯片安装区中；以及
(k)经由导电材料，将从所述第五开口暴露的所述第一布线的所述一部分和从所述第六开口暴露的所述第二布线的所述一部分分别电耦合到在所述布线板的所述芯片安装区周围形成的多个电极。
12.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(e)中，所述第一布线的所述一部分和所述第二布线的所述一部分分别位于所述第一覆盖膜和所述第二覆盖膜上方。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022900A (zh) * 2016-10-28 2018-05-11 瑞萨电子株式会社 半导体装置
CN110291602A (zh) * 2017-02-17 2019-09-27 株式会社村田制作所 固体电解电容器及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016117123A1 (ja) * 2015-01-23 2016-07-28 オリンパス株式会社 撮像装置、および内視鏡
EP3732714A4 (en) * 2017-12-30 2021-08-18 INTEL Corporation STRUCTURES WITH TWO PASSES WITHOUT MISALIGNMENT USING A PHOTOGRAPHIC DIELECTRIC STRUCTURE FILM AND TRANSPARENT SUBSTRATE WITH ELECTRIC PLATING
DE112017008339T5 (de) * 2017-12-30 2020-09-10 Intel Corporation Null-fehlausrichtungs-zwei-via-strukturen, verwendend ein photobildbares dielektrikum, einen aufbaufilm und elektrolytisches plattieren
WO2019133015A1 (en) 2017-12-30 2019-07-04 Intel Corporation Zero-misalignment two-via structures
JP7353121B2 (ja) * 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
JP7335184B2 (ja) 2020-02-27 2023-08-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102020128994A1 (de) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Package und Verfahren zur Herstellung desselben
EP4307342A1 (en) * 2021-03-08 2024-01-17 Kioxia Corporation Wafer and prober

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010023981A1 (en) * 2000-03-21 2001-09-27 Masamitsu Ikumo Semiconductor device having improved electrical characteristic and method of producing the same
US20070126030A1 (en) * 2005-12-02 2007-06-07 Sony Corporation Semiconductor device and method for manufacturing same, and semiconductor wafer
CN103311212A (zh) * 2012-03-08 2013-09-18 瑞萨电子株式会社 半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3927783B2 (ja) 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
US7358608B2 (en) 2003-06-13 2008-04-15 Oki Electric Industry Co., Ltd. Semiconductor device having chip size package with improved strength
JP2005109427A (ja) * 2003-09-12 2005-04-21 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4818005B2 (ja) 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
GB2464549B (en) 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
JP5582811B2 (ja) * 2010-02-15 2014-09-03 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
KR20140041975A (ko) * 2012-09-25 2014-04-07 삼성전자주식회사 범프 구조체 및 이를 포함하는 전기적 연결 구조체

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010023981A1 (en) * 2000-03-21 2001-09-27 Masamitsu Ikumo Semiconductor device having improved electrical characteristic and method of producing the same
US20070126030A1 (en) * 2005-12-02 2007-06-07 Sony Corporation Semiconductor device and method for manufacturing same, and semiconductor wafer
CN103311212A (zh) * 2012-03-08 2013-09-18 瑞萨电子株式会社 半导体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108022900A (zh) * 2016-10-28 2018-05-11 瑞萨电子株式会社 半导体装置
CN108022900B (zh) * 2016-10-28 2023-05-23 瑞萨电子株式会社 半导体装置
CN110291602A (zh) * 2017-02-17 2019-09-27 株式会社村田制作所 固体电解电容器及其制造方法
CN110291602B (zh) * 2017-02-17 2021-12-10 株式会社村田制作所 固体电解电容器及其制造方法
US11282653B2 (en) 2017-02-17 2022-03-22 Murata Manufacturing Co., Ltd. Solid electrolytic capacitor and method for manufacturing the same

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