JP2022019623A - 半導体装置 - Google Patents

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electrode pad
opening
semiconductor device
film
solder bump
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English (en)
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秀昭 土屋
Hideaki Tsuchiya
明 松本
Akira Matsumoto
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、パッケージ基板、半導体チップおよび半田バンプを有する。半導体チップは、パッケージ基板上に配置されている。半田バンプは、パッケージ基板および半導体チップを互いに電気的に接続している。パッケージ基板は、第１電極パッドと、第１電極パッドの表面の第１部分を露出するように形成された第１絶縁膜と、を有する。半導体チップは、第２電極パッドと、第２電極パッドの表面の第２部分を露出するように形成された第２絶縁膜と、を有する。第２電極パッドは、半田バンプを介して第１電極パッド上に形成されている。第１電極パッド、半田バンプおよび第２電極パッドを通る断面において、第１電極パッドの第１部分の第１長さをＬ１とし、かつ第２電極パッドの第２部分の第２長さをＬ２としたとき、Ｌ２／Ｌ１は０．６３以上である。【選択図】図３

Description

本発明は、半導体装置に関し、例えば、半田バンプを介して、互いに電気的に接続されたパッケージ基板および半導体チップを有する半導体装置に関する。
ボンディング技術の一例として、フリップチップボンディングが知られている（例えば、特許文献１参照）。特許文献１に記載の半導体装置では、パッケージ基板および半導体チップは、半田バンプを介して、互いに電気的に接続されている。上記半田バンプは、上記半導体チップの電極パッドと電気的に接続されている。上記半導体装置は、上記電極パッドの一部を露出する開口部が形成された絶縁膜を有する。上記半田バンプは、上記開口部を介して、上記電極パッドと接続されている。
フリップチップ接続工程では、上記半導体チップの上記電極パッドに接続された上記半田バンプが、上記パッケージ基板の電極パッド上に配置された状態で、熱および圧力が上記半田バンプに加えられる。これにより、上記パッケージ基板および上記半導体チップは、上記半田バンプを介して、互いに接合される。
国際公開第２００６／０６４５３４号
上記半導体装置では、上記パッケージ基板および上記半導体チップ間において、電流が上記半田バンプを介して供給されるとき、ジュール熱が発生する。上記半田バンプのうち、上記絶縁膜の上記開口部内に位置する部分では、上記開口部外に位置する部分と比較して、上記半田バンプの径が小さい。このため、上記半田バンプのうち、上記絶縁膜の上記開口部内に位置する部分では、電流密度が局所的に高くなる。これにより、上記ジュール熱の発生量が大きくなる。電流密度と発熱量の局所的な増大のため、上記パッケージ基板から上記半導体チップに電流が供給されるとき、上記半田バンプのうち、上記半導体チップの近傍でエレクトロマイグレーションによりボイドが発生することがある。上記電流集中の程度は、上記開口部の形状、および半導体装置の製造ばらつきなどによって変動する。結果として、上記半導体装置の寿命ばらつきが大きくなる。このように、従来の半導体装置には、信頼性を高める観点から改善の余地がある。
実施の形態の課題は、半導体装置の信頼性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
実施の形態に係る半導体装置は、パッケージ基板と、上記パッケージ基板上に配置されている半導体チップと、上記パッケージ基板および上記半導体チップを互いに電気的に接続している半田バンプと、を有する。上記パッケージ基板は、第１電極パッドと、上記第１電極パッドの表面の第１部分を露出するように形成された第１絶縁膜と、を有する。上記半導体チップは、第２電極パッドと、上記第２電極パッドの表面の第２部分を露出するように形成された第２絶縁膜と、を有する。上記第２電極パッドは、上記半田バンプを介して上記第１電極パッド上に形成されている。上記第１電極パッド、上記半田バンプおよび上記第２電極パッドを通る断面において、上記第１電極パッドの上記表面の前記第１部分の第１長さをＬ１とし、かつ上記第２電極パッドの上記表面の上記第２部分の第２長さをＬ２としたとき、Ｌ２／Ｌ１は０．６３以上である。
実施の形態に係る半導体装置では、半導体装置の信頼性を向上させることができる。
図１は、一実施の形態に係る半導体装置の構成の一例を示す平面図である。 図２は、一実施の形態に係る半導体装置の構成の一例を示す断面図である。 図３は、一実施の形態に係る半導体装置の要部の構成の一例を示す部分拡大断面図である。 図４は、参考実験における評価サンプルの構成を示す断面図である。 図５は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図６は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図７は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図８は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図９は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１０は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１１は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１２は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１３は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１４は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１５は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。 図１６は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す断面図である。
以下、実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号またはハッチングを付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。さらに、断面図は、見やすさの観点から、端面図として示している場合もある。
［半導体装置の構成］
図１は、本実施の形態に係る半導体装置ＳＤの構成の一例を示す平面図である。図２は、本実施の形態に係る半導体装置ＳＤの構成の一例を示す断面図である。図２は、図１のＡ－Ａ線における断面図である。図３は、本実施の形態に係る半導体装置ＳＤの要部の構成の一例を示す部分拡大断面図である。図３は、図２の破線で示される領域を示す断面図である。
半導体装置ＳＤは、１）パッケージ基板ＰＳＢ、２）第１半田バンプＢＰ１、３）半導体チップＳＣＰ、４）封止樹脂ＳＲ、および５）第２半田バンプＢＰ２を有する。なお、本明細書では、パッケージ基板ＰＳＢから半導体チップＳＣＰに向かう方向を上方向としている。
１）パッケージ基板
パッケージ基板ＰＳＢは、基材層ＢＬ、第１電極パッドＰＤ１、第１絶縁膜ＩＦ１、第２電極パッドＰＤ２、第２絶縁膜ＩＦ２、第１導電膜ＣＦ１、および半田膜ＳＦを有する。
基材層ＢＬは、複数の絶縁層と、複数の配線層とを有する。基材層ＢＬは、当該複数の配線層を介して、第１電極パッドＰＤ１および第２電極パッドＰＤ２を互いに電気的に接続している。基材層ＢＬは、第１下面（第１面）と、当該第１下面に対して反対側に位置している第１上面（第２面）と、を有する。
第１電極パッドＰＤ１は、基材層ＢＬの上記第１下面上に形成されている。第１電極パッドＰＤ１の数は、特に限定されず、例えば、２つ以上である。第１電極パッドＰＤ１の材料は、例えば、銅である。
第１絶縁膜ＩＦ１は、第１電極パッドＰＤ１の表面（下面）の一部を露出するように、基材層ＢＬの上記第１下面上に形成されている。第１絶縁膜ＩＦ１には、第１電極パッドＰＤ１の上記表面の上記一部を露出している第１開口部ＯＰ１が形成されている。第１絶縁膜ＩＦ１の材料は、絶縁性を有していれば特に限定されない。第１絶縁膜ＩＦ１の材料は、例えば、樹脂である。
第２電極パッドＰＤ２は、基材層ＢＬの上記第１上面上に形成されている。第２電極パッドＰＤ２の数は、特に限定されず、例えば、２つ以上である。第２電極パッドＰＤ２の材料は、例えば、銅である。
第２絶縁膜ＩＦ２は、第２電極パッドＰＤ２の表面（上面）の第１部分を露出するように、基材層ＢＬの上記第１上面上に形成されている。第２絶縁膜ＩＦ２には、第２電極パッドＰＤ２の上記表面の上記第１部分を露出している第２開口部ＯＰ２が形成されている。
第２開口部ＯＰ２のサイズは、平面視において、第２電極パッドＰＤ２のサイズより小さい。第２開口部ＯＰ２の数は、第２電極パッドＰＤ２の数に応じて決定される。第２開口部ＯＰ２は、第２電極パッドＰＤ２に対応する位置に形成されている。
第２開口部ＯＰ２の平面視形状は、第２電極パッドＰＤ２が第２絶縁膜ＩＦ２から露出されれば、特に限定されない。第２開口部ＯＰ２の平面視形状は、例えば、略矩形状、略円形状または略八角形状である。
第１導電膜ＣＦ１は、第２電極パッドＰＤ２のうち、第２開口部ＯＰ２内に露出している部分上に形成されている。第１導電膜ＣＦ１は、単層膜であってもよいし、積層膜であってもよい。第１導電膜ＣＦ１の材料は、例えば、金属である。当該金属の例は、例えば、ニッケル、パラジウムおよび金を含む。第１導電膜ＣＦ１は、例えば、ニッケル膜、パラジウム膜および金膜がこの順で形成された積層膜である。
半田膜ＳＦは、第１導電膜ＣＦ１上に形成されている。半田膜ＳＦの一部は、第２開口部ＯＰ２外に位置していることが好ましい。これにより、フリップチップ接続時に第２半田バンプＢＰ２（後述の半田めっきボールＳＢ）と半田膜ＳＦの未接合が発生するのを防ぐことができる。また、隣接する第２半田バンプＢＰ２とのフリップチップ接続後のショートを防ぐ観点から、半田膜ＳＦの厚さは、第２半田バンプＢＰ２の厚さより小さいことが好ましい。ここで、半田膜ＳＦの厚さは、第２電極パッドＰＤ２および第３電極パッドＰＤ３の対向方向（第１方向、図３のＺ方向）における、第１導電膜ＣＦ１および第２半田バンプＢＰ２の間隔である。換言すると、図３に示されるように、半田膜ＳＦの厚さは、断面視において、第１導電膜ＣＦ１上に位置する、半田膜ＳＦの中心部の厚さである。
２）第１半田バンプＢＰ１
第１半田バンプＢＰ１は、第１電極パッドＰＤ１の上記表面うち、第１開口部ＯＰ１内に露出している部分上に形成されている。第１半田バンプＢＰ１は、例えば、パッケージ基板ＰＳＢと、不図示のプリント基板とを互いに電気的に接続している。第１半田バンプＢＰ１の数は、特に限定されない。
３）半導体チップ
半導体チップＳＣＰは、半導体素子を有する。半導体チップＳＣＰは、パッケージ基板ＰＳＢ上に配置されている。より具体的には、半導体チップＳＣＰは、第２半田バンプＢＰ２を介して、パッケージ基板ＰＳＢ上に配置されている。半導体チップＳＣＰは、第２下面（第３面）と、当該第２下面に対して反対側に位置している第２上面（第４面）と、を有する。本実施の形態では、半導体チップＳＣＰの上記第２下面は、パッケージ基板ＰＳＢの上記第１上面と対向している。
半導体チップＳＣＰは、多層配線層ＭＬＷ、第３電極パッドＰＤ３、第３絶縁膜ＩＦ３および第２導電膜ＣＦ２を有する。
多層配線層ＭＬＷは、半導体基板（不図示）に形成された複数の配線層により構成されている。当該配線層は、層間絶縁層と、当該層間絶縁層内に形成された配線およびビアの一方または両方と、を有する層である。当該ビアは、互いに異なる層に形成された２つの配線を電気的に接続する導電体である。本実施の形態では、多層配線層ＭＬＷは、半導体チップＳＣＰにおいて、第３電極パッドＰＤ３よりも上記第２上面側に位置する部分である。上記層間絶縁層は、例えば、３．０以下の比誘電率を有するＬｏｗ－ｋ膜である。当該Ｌｏｗ－ｋ膜は、例えば、ＳｉＯＣ膜である。
第３電極パッドＰＤ３は、半導体チップＳＣＰの上記第２下面側に形成されている。第３電極パッドＰＤ３は、多層配線層ＭＬＷ上に形成されている。第３電極パッドＰＤ３は、パッケージ基板ＰＳＢの第２電極パッドＰＤ２と対向している。第３電極パッドＰＤ３は、第２電極パッドＰＤ２および第３電極パッドＰＤ３の対向方向（第１方向、図３のＺ方向）において、第２半田バンプＢＰ２を介して第２電極パッドＰＤ２上に形成されている。換言すると、第３電極パッドＰＤ３および第２電極パッドＰＤ２は、第２半田バンプＢＰ２を挟んでいる。第３電極パッドＰＤ３の数は、第２電極パッドＰＤ２の数に応じて決定される。第３電極パッドＰＤ３の材料は、例えば、銅またはアルミニウムである。
第３絶縁膜ＩＦ３は、第３電極パッドＰＤ３の表面（下面）の第２部分を露出するように、多層配線層ＭＬＷ上に形成されている。第３絶縁膜ＩＦ３は、単層膜であってもよいし、積層膜であってもよい。本実施の形態では、第３絶縁膜ＩＦ３は、無機膜ＩＯＦと、無機膜ＩＯＦ上に形成された有機膜ＯＦとを有する積層膜である。第３絶縁膜ＩＦ３の材料は、絶縁性を有していれば特に限定されない。無機膜ＩＯＦの例は、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、ＰＳＧ（Phospho-Silicate Glass）膜およびこれらの積層膜を含む。有機膜ＯＦの例は、ポリイミド膜を含む。なお、第３絶縁膜ＩＦ３は、無機膜ＩＯＦおよび有機膜ＯＦのいずれか一方を有していてもよい。
第３絶縁膜ＩＦ３には、第３電極パッドＰＤ３の上記表面の上記第２部分を露出している開口部が形成されている。より具体的には、無機膜ＩＯＦには、第３開口部ＯＰ３が形成されている。有機膜ＯＦには、第４開口部ＯＰ４が形成されている。第４開口部ＯＰ４は、第３開口部ＯＰ３に連続している。第３開口部ＯＰ３および第４開口部ＯＰ４は、平面視において、互いに重なっている。第３開口部ＯＰ３のサイズと、第４開口部ＯＰ４のサイズは、互いに同じであってもよいし、互いに異なっていてもよい。本実施の形態では、第３開口部ＯＰ３のサイズは、平面視において、第４開口部ＯＰ４のサイズより大きい。すなわち、第３開口部ＯＰ３は、平面視において、第４開口部ＯＰ４の全部と重なっている。これにより、パッケージ基板ＰＳＢおよび半導体チップＳＣＰ間の熱膨張係数の差によって発生する応力が第２導電膜ＣＦ２を介して無機膜ＩＯＦに直接作用することがない。結果として、無機膜ＩＯＦが割れることを防止できる。
第３開口部ＯＰ３のサイズと、第４開口部ＯＰ４のサイズとは、平面視において、第３電極パッドＰＤ３のサイズより小さい。第３開口部ＯＰ３および第４開口部ＯＰ４は、平明視において、第３電極パッドＰＤ３と重なっている。
第３開口部ＯＰ３の平面視形状は、第３電極パッドＰＤ３が第３絶縁膜ＩＦ３から露出されれば、特に限定されない。第３開口部ＯＰ３の平面視形状は、例えば、略矩形状または略円形状である。第４開口部ＯＰ４の平面視形状の例も同様である。
第４開口部ＯＰ４の頂部の開口幅は、第４開口部ＯＰ４の底部の開口幅より大きいことが好ましい。これにより、第２導電膜ＣＦ２が、第４開口部ＯＰ４の内側面上に均一に形成されやすくなる。なお、第４開口部ＯＰ４の上記頂部とは、第４開口部ＯＰ４のうち、開口端側に位置する部分である。
第２導電膜ＣＦ２は、第３電極パッドＰＤ３の上記表面のうち、第４開口部ＯＰ４から露出している上記第２部分と、第３絶縁膜ＩＦ３の内側面と、第３絶縁膜ＩＦ３の表面との上に形成されている。本実施の形態では、第２導電膜ＣＦ２は、第３電極パッドＰＤ３の上記表面のうち、第４開口部ＯＰ４から露出している上記第２部分と、有機膜ＯＦの内側面と、有機膜ＯＦの表面（下面）との上に形成されている。
図３に示されるように、第２電極パッドＰＤ２、第２半田バンプＢＰ２および第３電極パッドＰＤ３を通る断面において、第２導電膜ＣＦ２のうち、第３絶縁膜ＩＦ３の上記表面（下面）上に位置する部分の長さをＬｗとする。半導体チップＳＣＰ、パッケージ基板ＰＳＢ、第２半田バンプＢＰ２などの熱膨張係数の差に起因する第３電極パッドＰＤ３の近傍の応力を緩和する観点から、第３電極パッドＰＤ３のうち、第４開口部ＯＰ４内に露出している第２部分の長さ（後述の第２長さＬ２）は小さいことが好ましい。即ち、上記Ｌｗは大きいことが好ましい。これにより、第２半田バンプＢＰ２において、第３電極パッドＰＤ３の近傍で生じ得るクラックを抑制できる。このような観点から、上記長さＬｗは、５μｍ以上であることが好ましい。
さらに、上記長さＬｗが小さすぎると、第２導電膜ＣＦ２の形成位置がずれたときに、第３電極パッドＰＤ３が露出しやすくなる。また、第２導電膜ＣＦ２が、有機膜ＯＦから剥がれることを抑制する観点からも、上記Ｌｗは大きいことが好ましい。このような観点から、上記長さＬｗは、５μｍ以上であることが好ましい。
第２導電膜ＣＦ２は、単層膜であってもよいし、積層膜であってもよい。本実施の形態では、第２導電膜ＣＦ２は、シード層ＳｄＬおよび第１めっき膜ＰＦ１を有する積層膜である。第１めっき膜ＰＦ１は、シード層ＳｄＬ上に形成されている。シード層ＳｄＬは、例えば、Ｔｉ膜およびＣｕ膜を有する積層膜である。Ｃｕ膜は、Ｔｉ膜上に形成されている。第１めっき膜ＰＦ１の材料は、例えば、金属である。当該金属は、例えば、ニッケルである。
４）第２半田バンプＢＰ２
第２半田バンプＢＰ２は、パッケージ基板ＰＳＢおよび半導体チップＳＣＰを互いに電気的に接続している。第２半田バンプＢＰ２は、第３電極パッドＰＤ３のうち、第４開口部ＯＰ４内に露出している第２部分と、第２電極パッドＰＤ２のうち、第２開口部ＯＰ２内に露出している第１部分との間に形成されている。第２半田バンプＢＰ２の数は、第２電極パッドＰＤ２の数と、第３電極パッドＰＤ３の数とに応じて、決定される。互いに隣り合う２つの第２半田バンプＢＰ２のピッチは、１５０μｍ以下であることが好ましい。これにより、半導体装置ＳＤを小型化できる。
５）封止樹脂ＳＲ
封止樹脂ＳＲは、パッケージ基板ＰＳＢおよび半導体チップＳＣＰの間に形成されている。封止樹脂ＳＲは、第２半田バンプＢＰ２および第２電極パッドＰＤ２の第１接続部と、第２半田バンプＢＰ２および第３電極パッドＰＤ３の第２接続部とを封止して、保護している。封止樹脂ＳＲは、上記第１接続部および上記第２接続部に加わる応力を低減する緩衝材としても機能する。封止樹脂ＳＲの材料は、上記機能が得られれば特に限定されない。封止樹脂ＳＲの材料は、例えば、エポキシ樹脂およびシリコーン樹脂などの樹脂である。封止樹脂ＳＲは、シリカのようなフィラーを含んでいてもよい。
（実施の形態の特徴）
ここで、本実施の形態に係る半導体装置ＳＤの特徴の一例について説明する。図３に示されるように、第２電極パッドＰＤ２の表面（上面）うち、第２開口部ＯＰ２内に露出している第１部分の第１長さをＬ１とし、かつ第３電極パッドＰＤ３の表面（下面）うち、第４開口部ＯＰ４内に露出している第２部分の第２長さをＬ２とする。第２電極パッドＰＤ２、第２半田バンプＢＰ２および第３電極パッドＰＤ３を通る断面では、前記第２電極パッドＰＤ２および第３電極パッドＰＤ３の対向方向（第１方向、Ｚ方向）に直交する第２方向（Ｘ方向）において、Ｌ２／Ｌ１は、０．６３以上である。以下、説明するように、上記Ｌ２／Ｌ１は、０．６３以上であることによって、半導体装置ＳＤの小型化を実現しつつ、半導体装置ＳＤの寿命ばらつきを小さくできる。
まず、一般に、第２半田バンプＢＰ２を介して、第３電極パッドＰＤ３に電流が供給されたとき、第４開口部ＯＰ４のサイズ（上記Ｌ２）が小さいほど、第４開口部ＯＰ４内における電流密度は大きくなる。当該電流密度が大きくなると、発生するジュール熱が大きくなる。結果として、電流密度とジュール熱の相乗効果によって第２半田バンプＢＰ２内でボイドが発生する。このとき、第４開口部ＯＰ４のサイズ（上記Ｌ２）、第２導電膜ＣＦ２の厚さ、および半導体装置ＳＤの製造ばらつきなどによって、電流の集中度合いが変動する。このため、一般に、半導体装置の寿命ばらつきが大きくなることがある。寿命ばらつきが大きいと、製品の信頼性を決定する低累積故障確率域での寿命が短くなる問題がある。一方で、第２開口部ＯＰ２のサイズと、第４開口部ＯＰ４のサイズとを大きくし、すなわち第２半田バンプＢＰ２を大型化することで、上記電流密度を低減して、寿命ばらつきはそのままに平均寿命を改善する方法も考えられる。しかし、この場合、半導体装置ＳＤが大型化してしまうため、好ましくない。
そこで、本実施の形態では、上記Ｌ２／Ｌ１が０．６３以上となるように、第２開口部ＯＰ２、第３開口部ＯＰ３および第４開口部ＯＰ４が形成されている。これにより、第４開口部ＯＰ４内での電流集中を緩和している。結果として、半導体装置ＳＤの寿命ばらつきを小さくできる。結果として、電流集中を緩和するために、第２半田バンプＢＰ２を大型化する必要がない。このため、半導体装置ＳＤの小型化も実現できる。
上記Ｌ１および上記Ｌ２は、供給される電流量、および半導体装置ＳＤのサイズに応じて適宜設定される。供給可能な電流量を大きくする観点から、上記Ｌ１および上記Ｌ２は、大きいことが好ましい。半導体装置ＳＤのサイズを小さくする観点からは、上記Ｌ１および上記Ｌ２は、小さいことが好ましい。上記Ｌ１は、８０μｍ以上かつ８５μｍ以下であることが好ましい。上記Ｌ２は、５５μｍ以上かつ６０μｍ以下であることが好ましい。
（参考実験）
半導体装置ＳＤの上記特徴により得られる効果を確認するために参考実験を行った。図４は、参考実験における評価サンプルＥＳの構成を示す断面図である。
評価サンプルＥＳは、複数の第２電極パッドｃＰＤ２と、複数の第２半田バンプｃＢＰ２と、複数の第３電極パッドｃＰＤ３とを有する。第２電極パッドｃＰＤ２は、パッケージ基板ＰＳＢの第２電極パッドＰＤ２に相当する。第２半田バンプｃＢＰ２は、第２半田バンプＢＰ２に相当する。第３電極パッドｃＰＤ３は、半導体チップＳＣＰの第３電極パッドＰＤ３に相当する。図４に示されるように、評価サンプルＥＳでは、複数の第２電極パッドｃＰＤ２と、複数の第３電極パッドｃＰＤ３とが、複数の第２半田バンプｃＢＰ２を介して、互いに直列的に接続されている。
本参考実験では、後述の表１に示されるように、上記Ｌ１および上記Ｌ２を変更して、評価サンプル１～５をそれぞれ作製した。そして、評価サンプル１～５について、寿命ばらつきσ、平均故障寿命ｔ５０、および故障モードの評価をそれぞれ行った。
本参考実験では、評価サンプルＥＳの周囲の温度を、１５０℃～１７５℃に設定した。そして、第２半田バンプｃＢＰ２一つ当たり１８０ｍＡ～５００ｍＡの電流が流れるように、試験電流を評価サンプルＥＳに供給した。この状態で、所定の抵抗値となるまで、評価サンプルＥＳの抵抗値を測定した。そして、測定結果に基づいて、評価サンプルＥＳの寿命ばらつきσ、および平均故障寿命ｔ５０を評価した。
また、下記基準に基づいて、評価サンプルＥＳの故障モードの評価を行った。
Ｕｐ－Ｓｔｒｅａｍモード：第２半田バンプｃＢＰ２のうち、第２電極パッドｃＰＤ２の近傍で、ボイドが生じた。本故障モードは、上記試験電流が、第３電極パッドＰＤ３から第２電極パッドＰＤ２に向かって流れるときに生じる。
Ｄｏｗｎ－Ｓｔｒｅａｍモード：第２半田バンプｃＢＰ２のうち、第３電極パッドｃＰＤ３の近傍でボイドが生じた。本故障モードは、上記試験電流が、第２電極パッドＰＤ２から第３電極パッドＰＤ３に向かって流れるときに生じる。
そして、下記評価基準に基づいて、評価サンプル１～５の寿命特性を総合的に評価した。σの閾値は、例えば、車載用の半導体装置ＳＤにおいて、実用に耐えうる観点から設定された値である。
Ａ：σが０．６以下であり、かつ故障モードがＵｐ－Ｓｔｒｅａｍモードであった。
Ｂ１：σが０．６以下であるが、故障モードがＤоｗｎ－Ｓｔｒｅａｍモードであった。
Ｂ２：σが０．６超であり、かつ故障モードがＤоｗｎ－Ｓｔｒｅａｍモードであった。
表１は、評価サンプルＮｏ．、上記Ｌ１、上記Ｌ２と、上記Ｌ２／Ｌ１、寿命ばらつきσ、平均故障寿命ｔ５０、および故障モードを示す。
Figure 2022019623000002
 表１に示されるように、評価サンプル１～３については、寿命ばらつきσが十分抑制されており、かつ故障モードがＵｐ－Ｓｔｒｅａｍモードであった。これは、上記Ｌ２／Ｌ１が０．６３以上であるため、第３電極パッドＰＤ３の近傍における電流集中が抑制されたことが原因と考えられる。
評価サンプル４については、寿命ばらつきσは抑制されていたが、故障モードがＤｏｗｎ－Ｓｔｒｅａｍモードであった。これは、上記Ｌ２／Ｌ１が０．６３未満であるためと考えられる。前述のとおり、故障モードがＤｏｗｎ－Ｓｔｒｅａｍモードであることは、第２半田バンプｃＢＰ２におけるボイドの発生箇所が第３電極パッドｃＰＤ３の近傍であることを意味する。第２半田バンプｃＢＰ２のうち、第３電極パッドｃＰＤ３の近傍に位置する部分は、平坦度が低く、上記電流集中が生じ易い。このため、故障モードがＵｐ－Ｓｔｒｅａｍモードである場合と比較して、故障モードがＤｏｗｎ－Ｓｔｒｅａｍモードである場合には、寿命ばらつきσが変動しやすい。本参考実験では評価サンプル４の寿命ばらつきσも小さかったが、第２導電膜ＣＦ２の厚さなどの条件によっては、寿命ばらつきσが変動することがある。
評価サンプル５については、寿命ばらつきσが不十分であり、かつ故障モードがＤｏｗｎ－Ｓｔｒｅａｍモードであった。これは、上記Ｌ２／Ｌ１がさらに小さいためと考えられる。
（実施の形態の他の特徴）
図３に示されるように、第２電極パッドＰＤ２、第２半田バンプＢＰ２および第３電極パッドＰＤ３を通る断面において、第２半田バンプＢＰ２のうち、第２導電膜ＣＦ２（第４開口部ＯＰ４外に位置する部分）の表面上を延在している仮想直線ＶＳＬ上に位置する第３部分の第３長さをＬ３とする。仮想直線ＶＳＬは、第２導電膜ＣＦ２の上記表面に沿っている。このとき、Ｌ３／Ｌ１は、０．９７以上かつ１．０７以下であることが好ましい。上記Ｌ３／Ｌ１が０．９６未満の場合、多層配線層ＭＬＷを構成する上記Ｌｏｗ－ｋ膜への応力が大きくなり、半導体装置ＳＤの信頼性が低下する傾向がある。上記Ｌ３／Ｌ１が１．０７超の場合、第２半田バンプＢＰ２に応力が集中し、クラックが入ることで半導体装置ＳＤの信頼性が低下する傾向がある。このような観点から、上記Ｌ３／Ｌ１は、０．９７以上かつ１．０７以下であることが好ましい。
上記Ｌ３は、半導体チップＳＣＰの小型化の観点からは、小さいことが好ましい。一方で、上記Ｌ３は、供給可能な電流量を大きくする観点からは、大きいことが好ましい。このような観点から、上記Ｌ３は、８０μｍ以上かつ９０μｍ以下であることが好ましい。
（半導体装置の製造方法）
次いで、本実施の形態に係る半導体装置ＳＤの製造方法の一例について説明する。図５～図１６は、半導体装置ＳＤの製造方法に含まれる工程の一例を示す断面図である。
実施の形態に係る半導体装置ＳＤの製造方法は、（１）半導体ウェハＳＷの準備工程、（２）第３電極パッドＰＤ３の形成工程、（３）第３絶縁膜ＩＦ３の形成工程、（４）第２導電膜ＣＦ２および半田めっきボールＳＢの形成工程、（５）パッケージ基板ＰＳＢの準備工程、（６）フリップチップ接続工程、（７）封止工程、および（８）第１半田バンプＢＰ１の形成工程を含む。
（１）半導体ウェハＳＷの準備
まず、図５に示されるように、多層配線層ＭＬＷを有する半導体ウェハＳＷを準備する。多層配線層ＭＬＷは、多層配線層の形成方法として、公知の方法が採用され得る。
（２）第３電極パッドＰＤ３の形成
次いで、図６に示されるように、多層配線層ＭＬＷ上に第３電極パッドＰＤ３を形成する。第３電極パッドＰＤ３は、例えば、多層配線層ＭＬＷ上に導電膜を形成した後に、当該導電膜を所望の形状にパターニングすることによって形成される。上記導電膜の形成方法は、例えば、スパッタリング法である。上記導電膜のパターニングは、例えば、フォトリソグラフィ法およびエッチング法により行われる。
（３）第３絶縁膜ＩＦ３の形成
次いで、図７に示されるように、多層配線層ＭＬＷ上に第３絶縁膜ＩＦ３を形成する。第３絶縁膜ＩＦ３には、第３電極パッドＰＤ３の上記表面の上記一部を露出する開口部が形成される。第３絶縁膜ＩＦ３は、例えば、下記の方法により形成される。まず、第３電極パッドＰＤ３を覆うように、多層配線層ＭＬＷ上に無機膜ＩＯＦを形成した後に、無機膜ＩＯＦに第３開口部ＯＰ３を形成する。次いで、第３電極パッドＰＤ３のうち、第３開口部ＯＰ３内に露出している部分と、無機膜ＩＯＦとの上に有機膜ＯＦを形成する。次いで、有機膜ＯＦに第３電極パッドＰＤ３の上記表面の一部を露出する第４開口部ＯＰ４を形成する。無機膜ＩＯＦの形成方法は、例えば、ＣＶＤ法である。有機膜ＯＦは、感光性のポリイミドの前駆体溶液を無機膜ＩＯＦと、第３開口部ＯＰ３内に露出している第３電極パッドＰＤ３との上に塗布して塗膜を形成した後に、当該塗膜を硬化させることにより形成される。第３開口部ＯＰ３および第４開口部ＯＰ４の形成は、例えば、フォトリソグラフィ法およびエッチング法により行われる。
（４）第２導電膜ＣＦ２および半田めっきボールＳＢの形成
次いで、図８～図１２に示されるように、第２導電膜ＣＦ２および半田めっきボールＳＢを形成する。本工程は、（４－１）シード層ＳｄＬの形成工程、（４－２）リソグラフィ工程、（４－３）めっき工程、（４－４）シード層ＳｄＬおよびレジスト層ＲＬの除去工程、および（４－５）リフロー工程を含む。
（４－１）シード層ＳｄＬの形成
図８に示されるように、第３電極パッドＰＤ３の表面のうち、第４開口部ＯＰ４内に露出している部分と、有機膜ＯＦの内側面と、有機膜ＯＦの表面との上に、シード層ＳｄＬを形成する。当該シード層は、例えば、スパッタリング法によって形成される。上記シード層は、例えば、Ｔｉ膜およびＣｕ膜がこの順で積層された積層膜である。
（４－２）リソグラフィ
次いで、図９に示されるように、リソグラフィ法によって、シード層ＳｄＬ上にレジスト層ＲＬを形成する。レジスト層ＲＬの形成工程は、フォトレジスト材料の塗布工程、露光工程および現像工程を含む。レジスト層ＲＬは、めっき工程において、めっき層が形成されるべきめっき領域を規定する。レジスト層ＲＬには、当該めっき領域に相当する位置に開口部が形成されている。当該開口部内には、シード層ＳｄＬの一部が露出している。
（４－３）めっき
次いで、図１０に示されるように、シード層ＳｄＬのうち、レジスト層ＲＬから露出している領域上に、めっき法によって、第１めっき膜ＰＦ１および第２めっき膜ＰＦ２をこの順番で形成する。第１めっき膜ＰＦ１は、例えば、Ｎｉ膜である。第２めっき膜ＰＦ２は、例えば、ＳｎＡｇ膜である。
（４－４）シード層ＳｄＬおよびレジスト層ＲＬの除去
次いで、図１１に示されるように、シード層ＳｄＬおよびレジスト層ＲＬを除去する。シード層ＳｄＬおよびレジスト層ＲＬの除去方法は、例えば、ウェットエッチング法である。シード層ＳｄＬのうち、第１めっき膜ＰＦ１から露出している部分を除去する。これにより、シード層ＳｄＬおよび第１めっき膜ＰＦ１で構成された第２導電膜ＣＦ２が形成される。
（４－５）リフロー
次いで、図１２に示されるように、第２めっき膜ＰＦ２に熱処理を加える。これにより、略球形状を有する半田めっきボールＳＢが第２導電膜ＣＦ２上に形成される。
（５）パッケージ基板ＰＳＢの準備
次いで、図１３に示されるように、パッケージ基板ＰＳＢを準備する。まず、例えば、市販のパッケージ基板を準備する。当該パッケージ基板は、基材層ＢＬ、第１電極パッドＰＤ１、第１絶縁膜ＩＦ１、第２電極パッドＰＤ２、第２絶縁膜ＩＦ２、および第１導電膜ＣＦ１を有する。次いで、めっき法によって、第１導電膜ＣＦ１を介して、第２電極パッドＰＤ２上に半田膜ＳＦを形成する。
（６）フリップチップ接続
次いで、図１４に示されるように、半導体チップＳＣＰおよびパッケージ基板ＰＳＢをフリップチップ接続する。具体的には、半田めっきボールＳＢが、第１導電膜ＣＦ１および第２導電膜ＣＦ２を介して、第２電極パッドＰＤ２および第３電極パッドＰＤ３に挟まれるように、パッケージ基板ＰＳＢ上に半導体チップＳＣＰを配置する。次いで、半導体チップＳＣＰがパッケージ基板ＰＳＢ上に配置された状態で、熱処理を行う。これにより、半田めっきボールＳＢおよび半田膜ＳＦが、溶融して、互いに一体化する。結果として、半導体チップＳＣＰおよびパッケージ基板ＰＳＢが、第２半田バンプＢＰ２を介して、互いに接続される。
（７）封止
次いで、図１５に示されるように、半導体チップＳＣＰおよびパッケージ基板ＰＳＢ間に、封止樹脂ＳＲを形成する。これにより、第２半田バンプＢＰ２を封止する。たとえば、半導体チップＳＣＰおよびパッケージ基板ＰＳＢ間に、熱硬化性樹脂を供給した後に、当該熱硬化性樹脂を熱硬化させることによって、封止樹脂ＳＲが形成される。
（８）第１半田バンプＢＰ１の形成
次いで、図１６に示されるように、第１半田バンプＢＰ１を第１電極パッドＰＤ１上に形成する。第１半田バンプＢＰ１の形成方法は、例えば、半田めっきボールＳＢの形成方法と同様である。
以上の製造方法により、本実施の形態に係る半導体装置ＳＤが製造される。
（効果）
本実施の形態に係る半導体装置ＳＤでは、上記Ｌ２／Ｌ１が０．６３以上となるように、第２開口部ＯＰ２、第３開口部ＯＰ３および第４開口部ＯＰ４が形成されている。これにより、半導体装置ＳＤの小型化を実現しつつ、半導体装置ＳＤの寿命ばらつきを低減することができる。結果として、半導体装置ＳＤの信頼性を高めることができる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
ＢＬ 基材層
ＢＰ１ 第１半田バンプ
ＢＰ２、ｃＢＰ２ 第２半田バンプ
ＣＦ１ 第１導電膜
ＣＦ２ 第２導電膜
ＥＳ 評価サンプル
ＩＦ１ 第１絶縁膜
ＩＦ２ 第２絶縁膜
ＩＦ３ 第３絶縁膜
ＩＯＦ 無機膜
ＭＬＷ 多層配線層
ＯＦ 有機膜
ＯＰ１ 第１開口部
ＯＰ２ 第２開口部
ＯＰ３ 第３開口部
ＯＰ４ 第４開口部
ＰＤ１ 第１電極パッド
ＰＤ２、ｃＰＤ２ 第２電極パッド
ＰＤ３、ｃＰＤ３ 第３電極パッド
ＰＦ１ 第１めっき膜
ＰＦ２ 第２めっき膜
ＰＳＢ パッケージ基板
ＲＬ レジスト層
ＳＢ 半田めっきボール
ＳＣＰ 半導体チップ
ＳＤ 半導体装置
ＳｄＬ シード層
ＳＬ 半田層
ＳＲ 封止樹脂
ＳＷ 半導体ウェハ
ＶＳＬ 仮想直線

Claims (7)

  1. パッケージ基板と、
    前記パッケージ基板上に配置されている半導体チップと、
    前記パッケージ基板および前記半導体チップを互いに電気的に接続している半田バンプと、
    を有し、
    前記パッケージ基板は、
    第１電極パッドと、
    前記第１電極パッドの表面の第１部分を露出するように形成された第１絶縁膜と、
    を有し、
    前記半導体チップは、
    第２電極パッドと、
    前記第２電極パッドの表面の第２部分を露出するように形成された第２絶縁膜と、
    を有し、
    前記第２電極パッドは、前記半田バンプを介して前記第１電極パッド上に形成されており、
    前記第１電極パッド、前記半田バンプおよび前記第２電極パッドを通る断面において、前記第１電極パッドの前記第１部分の第１長さをＬ１とし、かつ前記第２電極パッドの前記第２部分の第２長さをＬ２としたとき、Ｌ２／Ｌ１は０．６３以上である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２電極パッドの前記第２部分と、前記第２絶縁膜の内側面と、前記第２絶縁膜の表面との上に形成された導電膜をさらに有する、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記断面において、前記半田バンプのうち、前記導電膜の表面上の仮想直線上に位置する第３部分の第３長さをＬ３としたとき、Ｌ３／Ｌ１は、０．９７以上かつ１．０７以下である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第２絶縁膜は、
    第１開口部を有する無機膜と、
    前記無機膜上に形成されており、かつ前記第１開口部に連続している第２開口部を有する有機膜と、
    を有し、
    前記第１開口部および前記第２開口部は、平面視において、互いに重なっている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１開口部のサイズは、平面視において、前記第２開口部のサイズより大きく、
    前記有機膜は、前記無機膜の内側面と、前記無機膜の表面との上に形成されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２開口部の頂部の開口幅は、前記第２開口部の底部の開口幅より大きい、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１長さは、８０μｍ以上かつ８５μｍ以下である、半導体装置。
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