CN101930968B - 集成电路芯片识别元件 - Google Patents
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Abstract
一种用于识别集成电路芯片的元件，具有被连接为惠斯顿桥的相同的扩散电阻器。
Description
相关申请的交叉引用
本申请要求于2009年6月17日提交的名称为“集成电路芯片识别元件”的第09/54056号法国专利申请的优先权，该申请在法律允许的最大程度上通过引用并入本文。
技术领域
本发明一般涉及借助于区分一个芯片与另一芯片的标识符来识别集成电路芯片。
背景技术
图1是半导体材料的晶片1的简化俯视图，在该晶片1上形成全部相同的电路或者芯片2。参照集成电路芯片，已知各芯片可包括一个或者数个有源和/或无源电路。目前，在同一晶片上形成有数目比所示多得多的芯片。在制造结束时，沿着虚线所示的锯切路径3例如借助于锯通过切割来分离芯片2。在许多应用中，有必要具有一种用于唯一地识别源于同一制造批次的芯片的方式。这样的标识符例如在诸如支付卡等设备中用于识别或者加密目的。
一种识别方法，包括在电路的非易失性存储器中为各芯片存储编号。该方法需要在制造期间(屏蔽写入ROM中)或者在制造之后(电或者光写入过程)的特定步骤。
另一组方法包括基于值与制造不确定性关联的物理参数来识别芯片。尤其可以测量芯片的电参数。例如，可以测量晶体管的阈值电压、电阻或者杂散电容。这样的特征对制造工艺的不准确所导致的弥散敏感。下文称之为工艺弥散。因此可以认为所考虑的一个或多个参数为芯片所特有并且形成唯一的标识符。目前，在芯片中设置大量识别元件，这些元件能够基于与这些元件的制造关联的物理参数来为各芯片提供唯一的标识符。形成芯片标识符的值差异本质上很小。它们在与制造关联的不准确性的裕度内取值。
使用电参数测量值的一个弊端在于这些参数可能在电路的寿命期间内随时间变化。因而所获得的标识符并不稳定。另外，这样的特征可对尤其取决于使用温度的寄生弥散敏感。基于参数测量值的方法的一个弊端因此在于获得可能随着测量值而变化的标识符。
发明内容
因此，本发明实施例的一个目的在于提供一种用于基于与芯片的制造关联的物理参数来识别芯片的新方式，从而克服现有技术的识别方法的至少一些弊端。
本发明实施例的一个目的在于提供一种特别对工艺弥散敏感而随时间和温度稳定的识别元件。
本发明实施例的另一目的在于提供不需要芯片制造工艺添加步骤的元件。
因此，本发明的实施例提供一种用于识别集成电路芯片的元件，该元件包括被连接为惠斯顿桥的相同的扩散电阻器。
根据本发明的实施例，所述扩散电阻器由绝缘区域围绕。
根据本发明的实施例，所述集成电路由互连层和绝缘层的层叠覆盖，至少直至紧随最接近所述集成电路的互连层的那一层，所述电阻器仅由绝缘体覆盖。
根据本发明的实施例，所述扩散电阻器为条形。
本发明的另一实施例提供一种用于生成集成电路芯片的识别号的电路，包括多个根据任一上述实施例的识别元件。
根据本发明的实施例，该生成电路包括多个比较器，每一比较器比较两个惠斯顿桥的失衡值，所述识别号由所述比较器的输出值形成。
根据本发明的实施例，其中，所述比较器具有两个输出状态，则每一比较器的输出确定所述识别号的位。
结合附图在具体实施例的以下非限制性描述中详细讨论本发明的前述目的、特征和优点。
附图说明
图1是半导体材料的晶片的简化俯视图，在该晶片上形成有集成电路芯片；
图2示出用于识别集成电路芯片的元件的电路图；
图3A至图3C是示出构成图2的识别元件的电阻器的实施例的简化俯视图和横截面图；
图4A和图4B是图示图2识别元件的一部分的实施例的简化横截面图；
图5和图6图示了图4A和图4B中所示图2的识别元件的实施例的工艺弥散和随时间的表现；以及
图7图示了具有扩散电阻器的惠斯顿桥的例子的工艺弥散和随时间的表现，其中在扩散电阻器上方保持栅极多晶硅线。
具体实施方式
为求清楚，在不同附图中用相同的标号表示相同的元件，另外如集成电路的表示中常见的那样，各附图未按比例绘制。仅示出并在下文描述那些对于理解本发明而言必需的元件。具体而言，并未详述目的以及对生成的标识符的利用。
图2示出了由四个相同的电阻器R形成的惠斯顿桥的电路图。第一电压VIN被施加到该桥的、在节点A与B之间的第一对角线。可能的失衡电压VOUT出现在该桥的、在节点C与D之间的第二对角线上。
由于电阻器具有相同的阻值，所以惠斯顿桥在正常情况下是平衡的，并且无论VIN的值如何，输出电压VOUT都等于0V。然而在实践中，电阻器不会严格相同，从而桥不会严格平衡。输出电压VOUT于是不为0V。
诸如上述的惠斯顿桥用作芯片识别元件。包括一组相同的惠斯顿桥的识别电路形成于每一芯片中。由于形成惠斯顿桥的电阻器对工艺弥散敏感，所以当向所有的桥施加相同的输入电压VIN时，可观测到输出电压VOUT并非全部相同。这样，该组桥的失衡值VOUT的集合为该芯片所特有并且形成其标识符。例如提供包括100到200个惠斯顿桥的识别电路以生成芯片的标识符。
许多方法(未示出)可以用来根据桥的失衡值来得出标识符。根据一个实施例，提供一组具有两个输出状态的比较器，各比较器比较两个不同桥的输出电压VOUT。每一比较器的输出确定芯片的识别号的特定位。然而，本发明不限于这一单独的特定情况。无论用于根据桥的失衡值生成识别号的手段如何而实现所期望的操作，都在本领域技术人员的能力范围内。
使用惠斯顿桥作为识别元件的一个优点在于输出电压VOUT独立于电路温度。实际上，虽然电阻器的值可能随温度变化，但是同一桥中的所有电阻器经历相同的漂移。因此，平衡保持不变。芯片标识符因此随温度稳定。
为了获得良好的识别性能，惠斯顿桥应当对工艺弥散敏感但随时间稳定。
图3A是示意性示出形成图2的惠斯顿桥的电阻器R的实施例的俯视图。图3B和图3C是示意性示出图3A的电阻器R沿着虚线所示的轴线A-A和B-B的横截面图。电阻器R是扩散电阻器。在轻度掺杂P型半导体衬底13的上部中形成N型掺杂电阻区11。在俯视图中，电阻区11具有矩形条的形状。氧化物区域15布置于电阻区11的外围以使电阻器R与电路的其余部分绝缘。传导焊盘17布置于衬底的表面，与电阻区11的末端接触。
图4A是示意性示出包括诸如参照图3A至图3C所述的扩散电阻器R的集成电路芯片的一部分的横截面图。目前，芯片的半导体衬底13由绝缘层21的层叠覆盖。传导互连迹线23形成于绝缘层之间。一般存在若干个相继的互连层，在所示例子中为M1至M4，层M1和层M4分别最接近和最远离衬底13。传导通孔(未示出)穿越绝缘层以使传导迹线相互连接、使传导迹线连接到芯片的输入-输出端子以及集成电路的部件，由此形成电路互连。
图4B是示出包括诸如参照图3A至图3C所述的扩散电阻器R的集成电路芯片的具体实施例的横截面图。图4B与图4A的不同之处仅在于互连金属迹线的布置。互连金属迹线被布置成使得：至少直至互连层M2，电阻器R仅由绝缘体覆盖。
图5图示了具有根据参照图4B所述的实施例形成的扩散电阻器的惠斯顿桥的例子的工艺弥散和随时间的表现。发明人对同一制造批次的大量芯片的相同惠斯顿桥进行了失衡测量。
以虚线表示的曲线31依据桥的相对失衡ΔV/V或者ΔI/I示出累积分布Dc，其中V和I分别为施加的电压和电流。这在该特定例子中提供标准偏差为10-4数量级的高斯分布。
以实线表示的曲线33对应于15个月之后对同一芯片批次进行的相同测量。可以观测到在曲线31和33的两个对应点之间的间隔极小。
因此，直至互连层M2，其扩散电阻器仅由绝缘体覆盖的惠斯顿桥具有良好的工艺弥散和随时间的极高稳定性。
图6图示了具有根据参照图4A所述实施例形成的扩散电阻器的惠斯顿桥的例子的工艺弥散和随时间的表现。发明人对同一制造批次的大量芯片的相同惠斯顿桥进行了失衡测量。
以虚线表示的曲线41依据桥的相对失衡ΔV/V或者ΔI/I示出累积分布Dc。它具有高斯分布。
以实线表示的曲线43对应于15个月之后对同一芯片批次进行的相同测量。它仍然具有标准偏差与图5曲线的标准偏差类似的高斯分布。然而可以观测到分布已经改变。
因此可以注意到，具有扩散电阻器的惠斯顿桥的时间稳定性在电阻器从第一互连层M1向上由金属迹线覆盖时下降。因此并不希望使用这一类惠斯顿桥来识别芯片。
图7图示了具有扩散电阻器的惠斯顿桥的例子的工艺弥散和随时间的表现，其中在扩散电阻器上方保持栅极多晶硅线。
以虚线表示的曲线51依据桥的相对失衡ΔV/V或者ΔI/I示出累积分布Dc。它在这一具体例子中具有标准偏差为10-4的高斯分布。
以实线表示的曲线53对应于15个月之后对同一芯片批次进行的相同测量。它仍然具有标准偏差为10-4数量级的高斯分布。然而可以观测到在曲线51和53的两个对应点之间的最大间隔明显。分布的形状已经改变。
因此可以注意到，具有多晶硅电阻器的惠斯顿桥具有良好的弥散可是并不随时间稳定。因此不希望使用这一类惠斯顿桥来识别芯片。
发明人通过对不同的电阻器结构的许多试验表明：至少直至从衬底起的第二金属化层(M2)，扩散电阻器仅由绝缘体覆盖的惠斯顿桥随时间最稳定。这样的桥还具有良好的工艺弥散。
本发明实施例的一个方面提供每一芯片中的由一组惠斯顿桥形成的识别电路，形成桥的电阻器是前述类型的电阻器。
根据本发明实施例的一个优点，所提供的方案适用于常用的制造工艺并且无需额外的制造步骤。
以上已经描述了本发明的特定实施例。本领域技术人员能够想到各种变型和修改。具体而言，参照图3A至图3C、图4A和图4B描述的形成所提供的识别电路的惠斯顿桥的电阻器形成于P型衬底中。本领域技术人员能够在电阻器形成于N型衬底中的情况下实施所期望的操作。另外，在本说明书中提供通过在桥的对角线两端的电压测量值来测量惠斯顿桥的失衡。本领域技术人员能够通过电流强度测量值来测量失衡从而实施所期望的操作。
Claims (6)
1.一种用于识别集成电路芯片(2)的元件，包括被连接为惠斯顿桥的相同的扩散电阻器(R)，其中，所述集成电路由互连层(M1至M4)和绝缘层(21)的层叠覆盖，至少直至紧随最接近所述集成电路的互连层的那一层，所述电阻器仅由绝缘体覆盖。
2.根据权利要求1所述的识别元件，其中，所述扩散电阻器(R)由绝缘区域(15)围绕。
3.根据权利要求1所述的识别元件，其中，所述扩散电阻器为条形。
4.一种用于生成集成电路芯片的识别号的电路，包括多个根据权利要求1所述的识别元件。
5.根据权利要求4所述的用于生成识别号的电路，包括多个比较器，每一比较器比较两个惠斯顿桥的失衡值，所述识别号由所述比较器的输出值形成。
6.根据权利要求5所述的用于生成识别号的电路，其中，所述比较器具有两个输出状态，每一比较器的输出确定所述识别号的位。
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