CN217444384U - 一种具备修调功能的晶圆级芯片 - Google Patents
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- 238000009966 trimming Methods 0.000 title claims abstract description 108
- 239000002184 metal Substances 0.000 claims abstract description 106
- 238000004806 packaging method and process Methods 0.000 claims abstract description 17
- 238000012360 testing method Methods 0.000 claims description 12
- 238000012858 packaging process Methods 0.000 claims description 2
- 238000006748 scratching Methods 0.000 claims 1
- 230000002393 scratching effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000523 sample Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
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Abstract
一种具备修调功能的晶圆级芯片，其特征在于：所述晶圆级芯片上包括规则排列的多个芯片位置，以及位于所述多个芯片位置之间的划片槽；其中，所述划片槽上等间隔排布有多个临时引脚，每一个所述临时引脚均通过芯片封装环内部的第一金属层与修调熔丝连接。本实用新型方法简单，充分利用了划片槽空间和已有的芯片封装环，在不增大芯片面积的条件下，实现了芯片的精准修调，提高了产出芯片的精确度。
Description
技术领域
本实用新型涉及集成电路领域，更具体地，涉及一种具备修调功能的晶圆级芯片。
背景技术
高精度的集成电路中通常需要采用各种的修调方法来对于集成电路内部的相关参数，如电压、电阻、电容等进行修调，以使得集成电路制造完成后，其输出特性能够符合设计的初衷和设计时的需求。
目前，芯片级的修调能够采用的修调手段十分有限，通常会在芯片制造的过程中在部分元件连接线路上增加多个熔丝，而后根据测试获得的实际参数来将对应的熔丝烧断后实现对于电路参数的精准修调。
现有技术中，通过特殊的激光仪器采用激光方式烧断熔丝，需要的成本较高，芯片制造商通常需要将芯片交予激光修调工厂进行修调，价格昂贵、环节复杂、耗时耗力。另外，将熔丝以集成电路的方式实现，通常需要增加修调电阻，修调开关管等其他的修调元件，这将大幅增加芯片的面积和电路的复杂程度。因此，部分集成电路采取以金属线的形式实现熔丝的制造，同时将金属线上的各个熔丝两端连接到芯片内部引脚上并与测试探针连接，通过加压方式实现对于芯片内部电路的改造和精确度的调节。
然而，即便是采用金属线的方式实现熔丝的制造和烧融，多个芯片内部引脚的位置也将大幅增加芯片的不必要面积，使得芯片的制造成本较高，产出利润较低。另外，芯片制造完成后的测试修调过程也给芯片的封装造成了一定难度。
针对上述问题，本实用新型提供了一种新的具备修调功能的晶圆级芯片。
实用新型内容
为解决现有技术中存在的不足，本实用新型的目的在于，提供一种具备修调功能的晶圆级芯片，通过在晶圆级芯片的划片槽上设置临时引脚，并将芯片内部与修调熔丝连接的金属线穿过芯片封装环后与临时引脚连接，以实现临时引脚的加压和熔丝的熔断修调。
本实用新型采用如下的技术方案。
一种具备修调功能的晶圆级芯片，其中，晶圆级芯片上包括规则排列的多个芯片位置，以及位于多个芯片位置之间的划片槽；划片槽上等间隔排布有多个临时引脚，每一个临时引脚均通过芯片封装环内部的第一金属层与修调熔丝连接。
优选的，多个芯片中具备修调功能的修调金属线位于芯片边缘上、临界等间隔排布的多个临时引脚的一侧设置。
优选的，修调金属线平行于等间隔排布的多个临时引脚；并且，修调金属线上包括多个熔丝部，多个熔丝部在修调金属线上的横向位置与多个临时引脚之间的间隔位置一一对应。
优选的，熔丝部的宽度小于修调金属线其他部分的宽度，且熔丝部的宽度与修调金属线其他部分的宽度逐渐过度；熔丝部的宽度满足当通过临时引脚为修调金属线施加测试电压时，足够使得熔丝部发生熔断。
优选的，修调金属线与第一金属层制成的多条连接金属线的一端依次连接，多个连接金属线的另一端分别与多个临时引脚一一连接。
优选的，多个连接金属线的宽度大于修调金属线的宽度，且多个连接金属线分别垂直于修调金属线设置；修调金属线与多个连接金属线中的每一个的重合位置上均设置有侧向连接翼，以加固修调金属线与连接金属线的连接部分。
优选的，封装环靠近临时引脚一侧的侧墙上设置有多个过孔；多条连接金属线分别穿过多个过孔实现位于封装环外部的临时引脚和位于封装环内部的修调金属线之间的连接。
优选的，临时引脚支持在芯片划片和封装过程中被划除。
本实用新型的有益效果在于，与现有技术相比，本实用新型中一种具备修调功能的晶圆级芯片，能够在晶圆级芯片的划片槽上设置临时引脚，并将芯片内部与修调熔丝连接的金属线穿过芯片封装环后与临时引脚连接，以实现临时引脚的加压和熔丝的熔断修调。本实用新型方法简单，充分利用了划片槽空间和已有的芯片封装环，在不增大芯片面积的条件下，实现了芯片的精准修调，提高了产出芯片的精确度。
附图说明
图1为本实用新型一种具备修调功能的晶圆级芯片的整体结构示意图；
图2为本实用新型一种具备修调功能的晶圆级芯片中修调金属线与临时引脚的连接方式的俯向剖面图；
图3为本实用新型一种具备修调功能的晶圆级芯片中修调金属线与临时引脚的连接方式的侧向剖面图。
附图标记：
1-芯片位置，
2-划片槽，
3-修调相关电路，
4-临时引脚，
5-修调金属线，
6-熔丝部，
7-连接金属线，
8-侧向连接翼，
9-封装环，
10-过孔。
具体实施方式
下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本申请的保护范围。
图1为本实用新型一种具备修调功能的晶圆级芯片的整体结构示意图。如图1所示，一种具备修调功能的晶圆级芯片，其中，晶圆级芯片上包括规则排列的多个芯片位置1，本文中后续部分将其称为芯片1，以及位于多个芯片位置之间的划片槽2；其中，划片槽2上等间隔排布有多个临时引脚4，每一个临时引脚4均通过芯片封装环9内部的第一金属层与修调熔丝连接。
本实用新型方法中，为了实现芯片的精确制造，在进行晶圆级测试过程中，需要对一片晶圆上的多个划片和封装前的芯片进行测试，从而对于每一个芯片中的内部电路在制造过程中所导致的误差进行细微的修调，从而使得芯片满足高精度的需求。
为了降低芯片的面积，使得晶圆级测试和修调的过程不会占用芯片内部的资源，同时也最大节省晶圆的面积，可以采用在划片槽2的位置上设置用于连接检测探针的多个临时引脚4。
在图1所示出的实施例中，每一张芯片都需要11个临时引脚4，从而使得这些临时引脚4与芯片内部的多个熔丝实现连接。为了方便测试，这些引脚的尺寸以及引脚之间的间隔是相对固定的。
优选的，多个芯片1中具备修调功能的修调金属线5位于芯片边缘上、临界等间隔排布的多个临时引脚4的一侧设置。
图2为本实用新型一种具备修调功能的晶圆级芯片中修调金属线与临时引脚的连接方式的俯向剖面图。图3为本实用新型一种具备修调功能的晶圆级芯片中修调金属线与临时引脚的连接方式的侧向剖面图。如图2-3所示，可以理解的是，本实用新型中，多个芯片中具备修调功能的修调金属线5位于芯片边缘上，并且靠近临时引脚4所在的位置上。在每一个芯片1的内部，在进行版图设计时，就应当预先考虑到修调过程所需要实现的结构，从而将修调相关的电路和相关的元件，设置在芯片的边缘上，从而使得修调金属线5与临时引脚4最为接近，这使得两者的连接方式更加容易。
优选的，修调金属线5平行于等间隔排布的多个临时引脚4；并且，修调金属线5上包括多个熔丝部6，多个熔丝部6在修调金属线5上的横向位置与多个临时引脚4之间的间隔位置一一对应。
本实用新型中，临时引脚4等间隔排布形成的一条线形区域应当是与修调金属线5平行的，只有这样才能使得修调金属线5各个连接点与临时引脚4的连接方式是完全一致的，从而不会出现测试过程中，施加相同的电压而存在部分熔丝烧断，部分熔丝无法烧断的问题。
另外，为了方便临时引脚与修调金属线之间的连接，引脚对应的修调金属线部分的宽度较宽，而两个引脚之间的部分所对应的修调金属线部分可以刚好为熔丝部。
优选的，熔丝部6的宽度小于修调金属线5其他部分的宽度，且熔丝部6的宽度与修调金属线5的宽度逐渐过度；熔丝部6的宽度满足当通过临时引脚4为修调金属线5施加测试电压时，足够使得熔丝部发生熔断。
本实用新型中，金属线通常可以采用芯片内部的多个金属层延伸出来的部分制造而成的。为了使得修调金属线5能够实现修调的功能，需要在其上等间隔的设置多个熔丝部。熔丝部的宽度要远低于修调金属线其他位置上的线宽，这样能够在施加电压时，使得较细的熔丝部被烧断，而较宽的修调金属线的其他部分则正常流过测试电流不会受到熔丝部的影响。
优选的，修调金属线5与第一金属层制成的多条连接金属线7的一端依次连接，多个连接金属线7的另一端分别与多个临时引脚4一一连接。
本实用新型中，修调金属线5需要通过连接金属线7分别连接到临时引脚4上。其中，多个连接金属线7是平行设置的，并且多个连接金属线的大小、形状、长度均应当保持一致。
优选的，多个连接金属线7的宽度大于修调金属线5的宽度，且多个连接金属线7分别垂直于修调金属线5设置；修调金属线5与多个连接金属线7中的每一个的重合位置上均设置有侧向连接翼8，以加固修调金属线与连接金属线的连接部分。
为了确保探针扎在临时引脚上时，多个探针上的电压差能够充分的通过连接金属线7而流过修调金属线，本实用新型中需要至少保证连接金属线的电阻小于修调金属线的电阻，因此，连接金属线的宽度也大于修调金属线，更远大于熔丝部的宽度。
另外，为了使得两条金属线连接的更加牢固，并且连接位置上，不会因为接触不良而导致线路电阻增加，可以在连接位置上设置如图2中8所示的侧向连接翼，以在不增加线路宽度和连接占用的面积的前提下，进一步的降低连接电阻损耗。
优选的，封装环9靠近临时引脚4一侧的侧墙上设置有多个过孔10；多条连接金属线7分别穿过多个过孔10实现位于封装环9外部的临时引脚4和位于封装环内部的修调金属线5之间的连接。
可以理解的是，本实用新型中的封装环9是用来对于芯片进行封装，以及将芯片的内部电路和内部环境与外部充分合理隔离所使用的。例如，在芯片的使用过程中，可以将封装环接地，使得封装环上的电压为0，从而确保芯片内部不会受到电磁干扰等等。另外，为了确保芯片内部电路的良好散热，现有技术中的芯片封装环上一般设置有多个过孔。
本实用新型中，在设计芯片的过程中可以将多个过孔的位置与连接金属线的位置一一对应。从而，使得连接金属线穿过过孔，从而实现了临时引脚和修调金属线之间的连接。
优选的，临时引脚支持在芯片划片和封装过程中被划除。在芯片测试过程中，临时引脚和连接金属线可以充分实现对于修调金属线的修调，将其合适位置上的熔丝部烧断，从而使得芯片的输出更加精确。
在完成测试和修调之后，本实用新型中的晶圆级芯片，还支持将划片槽位置上的多个临时引脚再次采用氧化物绝缘覆盖，然后再通过通用的划片方法对于芯片进行分割和封装。
本实用新型的有益效果在于，与现有技术相比，本实用新型中一种具备修调功能的晶圆级芯片，能够在晶圆级芯片的划片槽上设置临时引脚，并将芯片内部与修调熔丝连接的金属线穿过芯片封装环后与临时引脚连接，以实现临时引脚的加压和熔丝的熔断修调。本实用新型方法简单，充分利用了划片槽空间和已有的芯片封装环，在不增大芯片面积的条件下，实现了芯片的精准修调，提高了产出芯片的精确度。
本实用新型申请人结合说明书附图对本实用新型的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本实用新型的优选实施方案，详尽的说明只是为了帮助读者更好地理解本实用新型精神，而并非对本实用新型保护范围的限制，相反，任何基于本实用新型的发明精神所作的任何改进或修饰都应当落在本实用新型的保护范围之内。
Claims (8)
1.一种具备修调功能的晶圆级芯片，其特征在于：
所述晶圆级芯片上包括规则排列的多个芯片位置(1)，以及位于所述多个芯片位置之间的划片槽(2)；其中，
所述划片槽(2)上等间隔排布有多个临时引脚(4)，每一个所述临时引脚(4)均通过芯片封装环(9)内部的第一金属层与修调熔丝连接。
2.根据权利要求1中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述多个芯片中具备修调功能的修调金属线(5)位于芯片边缘上、临界等间隔排布的所述多个临时引脚(4)的一侧设置。
3.根据权利要求2中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述修调金属线(5)平行于等间隔排布的所述多个临时引脚(4)；并且，
所述修调金属线(5)上包括多个熔丝部(6)，所述多个熔丝部(6)在所述修调金属线(5)上的横向位置与所述多个临时引脚(4)之间的间隔位置一一对应。
4.根据权利要求3中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述熔丝部(6)的宽度小于所述修调金属线(5)其他部分的宽度，且所述熔丝部(6)的宽度与所述修调金属线其他部分的宽度逐渐过度；
所述熔丝部(6)的宽度满足当通过临时引脚(4)为修调金属线(5)施加测试电压时，足够使得所述熔丝部(6)发生熔断。
5.根据权利要求4中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述修调金属线(5)与第一金属层制成的多条连接金属线(7)的一端依次连接，所述多个连接金属线(7)的另一端分别与多个所述临时引脚(4)一一连接。
6.根据权利要求5中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述多个连接金属线(7)的宽度大于所述修调金属线(5)的宽度，且所述多个连接金属线(7)分别垂直于所述修调金属线(5)设置；
所述修调金属线(5)与所述多个连接金属线(7)中的每一个的重合位置上均设置有侧向连接翼(8)，以加固所述修调金属线与所述连接金属线的连接部分。
7.根据权利要求6中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述封装环(9)靠近所述临时引脚(4)一侧的侧墙上设置有多个过孔(10)；
所述多条连接金属线(7)分别穿过所述多个过孔(10)实现位于所述封装环(9)外部的所述临时引脚(4)和位于所述封装环内部的所述修调金属线(5)之间的连接。
8.根据权利要求7中所述的一种具备修调功能的晶圆级芯片，其特征在于：
所述临时引脚(4)支持在芯片划片和封装过程中被划除。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202221080935.1U CN217444384U (zh) | 2022-05-07 | 2022-05-07 | 一种具备修调功能的晶圆级芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202221080935.1U CN217444384U (zh) | 2022-05-07 | 2022-05-07 | 一种具备修调功能的晶圆级芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN217444384U true CN217444384U (zh) | 2022-09-16 |
Family
ID=83218849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202221080935.1U Active CN217444384U (zh) | 2022-05-07 | 2022-05-07 | 一种具备修调功能的晶圆级芯片 |
Country Status (1)
| Country | Link |
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Cited By (1)
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|---|---|---|---|---|
| CN116454053A (zh) * | 2023-06-16 | 2023-07-18 | 西安紫光国芯半导体股份有限公司 | 一种功能芯片、晶圆、模组设备及测试方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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