CN116454053A - 一种功能芯片、晶圆、模组设备及测试方法 - Google Patents

一种功能芯片、晶圆、模组设备及测试方法 Download PDF

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Abstract

本发明公开了一种功能芯片、晶圆、模组设备及测试方法。该功能芯片包括:内部电路;芯片保护环,围绕所述内部电路设置,所述芯片保护环上设置有开口;连接结构,设置于所述开口与所述内部电路之间,所述连接结构的一端与所述内部电路连接,另一端通过所述开口引出,用于与其他功能芯片引出的连接结构连接;其中,在所述连接结构连通时,所述连接结构作为所述功能芯片与其他功能芯片的数据传输通路。以提供一种兼顾测试成本和芯片可靠性的功能芯片、晶圆、模组设备及测试方法。

Description

一种功能芯片、晶圆、模组设备及测试方法
技术领域
本发明涉及微电子技术领域,尤其涉及一种功能芯片、晶圆、模组设备及测试方法。
背景技术
晶圆测试是半导体芯片的最后几个工序之一,对于其后的封装等工序在时间和物料成本控制等诸多方面起着至关重要的作用。
然而,为了保护芯片内部电路受到切割时的应力影响,往往在芯片外围设置有芯片保护环,而芯片保护环也导致了芯片之间不能进行数据传输,故现有的晶圆级测试往往需要对每个芯片分别进行测试来识别良品或不良品。
随着当前集成电路复杂度的增加,晶圆测试成本也在增加。如何兼顾晶圆测试的成本和芯片的切割可靠性是急需解决的问题。
发明内容
鉴于上述问题,提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的功能芯片、晶圆、模组设备及测试方法。
第一方面,提供一种功能芯片,包括:
内部电路;
芯片保护环,围绕所述内部电路设置,所述芯片保护环上设置有开口;
连接结构,设置于所述开口与所述内部电路之间,所述连接结构的一端与所述内部电路连接,另一端通过所述开口引出,用于与其他功能芯片引出的连接结构连接;
其中,在所述连接结构连通时,所述连接结构作为所述功能芯片与其他功能芯片的数据传输通路。
可选的,所述连接结构还包括:熔丝,所述熔丝的一端与所述内部电路连接,另一端通过所述开口引出;熔丝保护环,所述熔丝保护环围绕所述熔丝设置,以隔离所述内部电路和所述开口。
可选的,所述熔丝保护环在垂直于所述功能芯片的衬底的方向上为叠置的多层金属环,所述熔丝位于所述多层金属环内,且与所述多层金属环中的任一层金属环位于同一层。
可选的,在所述开口的开口方向上,所述熔丝保护环的尺寸大于或等于所述开口的尺寸。
可选的,所述内部电路包括:功能电路和测试电路,所述测试电路包括测试端、输入端和互联端;所述测试端用于连接测试所述功能芯片的测试机台,以接收所述测试机台的测试命令,以及将测试数据输出给所述测试机台;所述输入端与所述功能电路连接,用于传输所述测试命令至所述功能电路进行测试;所述互联端与所述连接结构连接,以在所述连接结构连通时,通过所述连接结构与其他芯片进行数据传输。
可选的,所述测试电路还包括:接口模块,与所述测试端连接,以控制与所述测试机台的数据传输;输入选择模块,与所述输入端连接,以控制所述测试命令的接收路径以及判断是否将所述测试命令通过所述输入端传输给所述功能电路;交互模块,与所述互联端连接,以控制与其他芯片进行所述测试命令和/或测试数据的传输。
第二方面,提供一种晶圆,所述晶圆上制备有第一方面任一所述的功能芯片,所述晶圆包括:
互联电路,设置于所述晶圆的芯片有源区之外的区域;
所述功能芯片的所述内部电路通过所述连接结构与所述互联电路连接,以通过所述互联电路与其他芯片建立数据传输通路。
可选的,所述晶圆包括:N组所述功能芯片,N大于或等于1;其中,同一组的所述功能芯片均通过所述连接结构和所述互联电路实现互联,以使其中的主功能芯片能分发接收到的测试指令,也能汇总接收同一组的所述功能芯片的测试数据。
第三方面,提供一种晶圆级测试方法,其特征在于,所述晶圆上制备有第一方面任一所述的功能芯片,所述晶圆包括设置于所述晶圆的芯片有源区之外的互联电路,所述功能芯片的所述内部电路通过所述连接结构与所述互联电路连接,以通过所述互联电路与其他芯片建立数据传输通路,所述方法包括:
所述功能芯片响应于接收到的测试命令,采集所述功能芯片的测试数据,以及与所述晶圆上的其他芯片进行测试命令和/或测试数据的传输。
可选的,所述的晶圆包括N组所述功能芯片,N大于或等于1,其中,同一组的所述功能芯片均通过所述连接结构和所述互联电路实现互联,所述方法包括:每组所述功能芯片中的主功能芯片接收所述测试命令,并分发所述测试命令至该组中的其他功能芯片;所述主功能芯片采集该组中的其他功能芯片的测试数据,获得测试数据集合;输出所述测试数据集合至测试机台。
可选的,所述方法还包括:在完成对所述功能芯片的测试后,断开所述连接结构,以切断所述内部电路与所述功能芯片外部的通路,在芯片切割时对所述内部电路提供应力保护。
第四方面,提供一种模组设备,所述模组设备包括通信模组、电源模组和存储模组,其中:所述电源模组用于为所述模组设备提供电能;所述存储模组用于存储数据和指令;所述通信模组用于进行模组设备内部通信,或者用于所述模组设备与外部设备进行通信;所述存储模组包括第一方面任一所述的功能芯片。
本发明实施例中提供的技术方案,至少具有如下技术效果或优点:
本发明实施例提供的功能芯片、晶圆、模组设备及测试方法,在芯片保护环上设置有开口,并在该开口与功能芯片的内部电路之间设置连接结构。连接结构的一端与内部电路连接,另一端通过开口引出,用于与其他功能芯片连接。这样,在连接结构连通时,能作为功能芯片与其他芯片的数据传输通路,便于为多个芯片共同测试的方案提供芯片间的数据传输功能,为节约晶圆测试的成本提供互联前提。并且,在连接结构断开后,能隔离功能芯片的内部电路和芯片外部,在芯片切割时提供应力防护,兼顾了保证芯片可靠性。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂,以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1为本发明实施例中功能芯片的结构示意图;
图2为本发明实施例中晶圆切割的示意图;
图3为本发明实施例中连接结构的结构示意图;
图4为本发明实施例中内部电路的结构示意图;
图5为本发明实施例中测试电路的结构示意图;
图6为本发明实施例中晶圆的结构示意图;
图7为本发明实施例中晶圆上芯片分组的示意图一;
图8为本发明实施例中晶圆上芯片分组的示意图二;
图9为本发明实施例中晶圆级测试方法的流程图;
图10为本发明实施例中模组设备的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反,提供这些实施例是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。此外,在以下说明中,省略了对公知结构和技术的描述,以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的,其中为了清楚表达的目的,放大了某些细节,并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的,实际中可能由于制造公差或技术限制而有所偏差,并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
请参阅图1,本申请实施例提供了一种功能芯片100,包括内部电路1和芯片保护环2,芯片保护环2围绕内部电路1设置,芯片保护环2上设置有开口21。连接结构3设置于开口21与内部电路1之间,连接结构3的一端与内部电路1连接,另一端通过开口21引出,用于与其他芯片连接,例如与其他功能芯片引出的连接结构连接。其中,在连接结构3连通时,连接结构作为功能芯片与其他芯片的数据传输通路。
在可选的实施方式中,功能芯片100可以是存储芯片、逻辑芯片、通信芯片或图像处理芯片等,在此不作限制。
具体来讲,芯片保护环2可以为在垂直于功能芯片100衬底的方向上设置的叠置的多层金属环,各层金属环之间通过介质层隔离,还可以设置各层金属环之间设置有连通的通孔。如图2所示,芯片保护环2用于从晶圆上切割芯片时,阻挡切割刀产生的应力,避免造成有源器件区域的应力破裂,并且芯片保护环2还可以阻挡水汽渗透和阻挡例如含酸物质、含碱物质或污染源的扩散造成的化学损害,以及在一定程度上防止芯片外部电子干扰等。
芯片保护环2在对功能芯片100的内部电路1提供保护的同时,也隔离了内部电路1与其他芯片的互联,如果破坏芯片保护环2,直接用金属线将两颗功能芯片100的内部电路1连接,则在芯片切割时会破坏内部电路1。本申请在芯片保护环2上设置有开口21,以提供互联走线的通路。在开口21处,芯片保护环2断开,该断开处可以填充介质材料。对于芯片保护环2为叠置的多层金属环的情况,可以设置多层金属环中的每一层金属环均在该开口21处断开,也可以设置多层金属环中的部分层金属环在该开口21处断开,在此不作限制。连接结构3设置于开口21与内部电路1之间,用于内部电路1与其他芯片的互联。在连接结构3连通时,可以作为功能芯片与其他芯片的数据传输通路。在连接结构3断开时,可以阻挡从开口21处传入的应力,为内部电路1提供保护。
在可选的实施方式中,如图3所示,连接结构3还可以包括熔丝31和熔丝保护环32。熔丝31的一端与内部电路1连接,另一端通过开口21引出。熔丝保护环32围绕熔丝31设置,以隔离内部电路1和开口21。如图3中的(a)所示,在进行晶圆级测试时,功能芯片100的内部电路1能通过熔丝31与其他芯片实现互联。如图3中的(b)所示,在完成测试后,可以通过熔断熔丝来断开内部电路1与芯片外部的连接,从而物理上隔离从开口21处传入的应力。并且,本申请还设置熔丝保护环32对熔丝31环绕设置,以加强隔离开口21和内部电路1,进一步阻挡了芯片切割时的应力,保证芯片100的可靠性。
在具体实施过程中,熔丝31可以选择熔点相对较低的金属或金属化合物,例如采用铝(由于铝在芯片的金属层中使用较广,以铝制备熔丝31更易于与内部电路1的金属层制备工艺相结合,简化工艺难度)、锡、铟、镓铝合金、镓铋合金或镓锡合金等。切断熔丝31可以采用激光熔断或其他高温熔断方式,在此均不作限制。
熔丝31可以结合功能芯片100的内部电路1的结构来设置位置,具体可以设置与内部电路1的金属走线层位于同一层。内部电路1的金属走线层为多层结构时,可以设置熔丝31与其中任一层位于同一层,以便于与内部电路1的互联。在熔丝31表面则可以不再设置介质层以便于后续的熔断。
在具体实施过程中,熔丝保护环32在垂直于功能芯片100的衬底的方向上可以为叠置的多层金属环,其层数及位置可以根据内部电路1的金属走线层设置,即熔丝保护环32的每层金属环均与内部电路1的金属走线层位于同一层,且采用相同的金属材料制备,以便于将熔丝保护环32的制备工艺与内部电路1的金属走线层的制备工艺集成在一起制备,简化工艺难度,也节约成本。对应的,熔丝31位于熔丝保护环32内,且可以与熔丝保护环32的多层金属环中的任一层金属环位于同一层。
在可选的实施方式中,如图3所示,还可以设置在开口21的开口方向301上,熔丝保护环32的尺寸大于或等于开口32的尺寸,以保证在芯片切割时,能更好的阻挡从开口21处进入的应力,提高对内部电路1的保护效果。
在可选的实施方式中,如图4所示,内部电路1可以包括功能电路11和测试电路12,测试电路12与功能电路11连接。测试电路12包括测试端121、输入端122和互联端123。测试端121用于连接测试功能芯片100的测试机台,以接收测试机台的测试命令,以及将测试数据输出给测试机台。输入端122与功能电路11连接,用于传输测试命令至功能电路11进行测试。互联端123与连接结构3连接,以在连接结构3连通时,通过连接结构3与其他芯片进行数据传输。
功能电路11为实现芯片功能的主体电路,为测试阶段所需要测试的对象。例如:功能芯片100为存储芯片,对应的功能电路11为存储电路;功能芯片100为通信芯片,对应的功能电路11为通信电路;功能芯片100为图像处理芯片,对应的功能电路11为图像处理电路。当功能电路11接收到测试命令后,会按测试命令进行操作,并基于操作生成测试数据。
测试电路12用于在测试阶段,向功能电路11传输测试机台发送的测试命令,并采集本功能芯片100自身功能电路11的测试数据,以及与互联端123连接的其他芯片进行测试命令和测试数据的传输,以能将接收的测试数据上传给测试机台。从而实现其他芯片能共用本功能芯片100向测试机台发送测试数据的通道,不需要对每个芯片配置测试数据上传的通道资源,有效减少了资源消耗,也增加了每次对晶圆扎针测试所能进行测试的芯片数量,缩短了测试总时长。
在可选的实施方式中,如图5所示,测试电路12还可以包括接口模块501、输入选择模块502和交互模块503,下面分别进行说明:
接口模块501与测试端121连接,以控制与测试机台的数据传输。具体来讲,接口模块501通过测试端121连接至功能芯片100的测试垫,以在测试机台的探针卡接触到测试垫时,与测试机台进行数据传输。接口模块501可以包括发送器和接收器,以接收测试机台下发的指令和传输测试数据至测试机台。
输入选择模块502与输入端122连接,以控制测试命令的接收路径以及判断是否将测试命令通过输入端122传输给功能电路11。具体来讲,在测试阶段,如果该功能芯片100被设置为需要采集其他芯片的测试数据的主功能芯片,则输入选择模块502控制该功能芯片100从测试端121接收测试机台下发的测试指令;如果该功能芯片100被设置为从功能芯片,则输入选择模块502控制该功能芯片100从交互模块503接收连接的主功能芯片分发的测试指令。在测试完成后,无论是否被预设为主功能芯片,输入选择模块502均控制该功能芯片100从测试端121接收指令。可选的,输入选择模块502还会判断接收到的测试命令是否是本功能芯片需要执行的(可以根据测试命令中携带的对象标识确定),如果是本芯片需要执行的才会将其通过输入端122传输给功能电路11进行执行,否则不进行传输,以实现能通过在测试命令中预设对象标识等方式来指定只对某些芯片进行测试操作,丰富了测试的控制方式。
交互模块503与互联端123连接,以控制与其他芯片进行测试命令和/或测试数据的传输。具体来讲,交互模块503还可以包括驱动单元和结果处理单元。驱动单元连接在互联端123与输入选择模块502之间,如果该功能芯片100为主功能芯片,则驱动单元分发测试命令至与其连接的其他芯片或者接收其他芯片返回的测试数据,如果该功能芯片100不是主功能芯片,则驱动单元接收主功能芯片分发的测试命令或上传测试数据至主功能芯片。结果处理单元连接在互联端123与接口模块501之间,如果该功能芯片100为主功能芯片,则结果处理单元接收与其连接的其他芯片发送的测试数据,并将接收到的测试数据与本芯片的测试数据一并发送给接口模块501进行上传,如果该功能芯片100不是主功能芯片,则结果处理单元可以被设置为不工作状态。
当然,测试电路12的各内部模块的设置也可以采用其他方式,例如,将输入选择模块502与交互模块503进行电路合并设计,在此不作限制。
具体来讲,本申请实施例提供的功能芯片100在芯片保护环2上设置有开口21,并在该开口21与功能芯片100的内部电路1之间设置连接结构3来与其他芯片互联。这样,在连接结构连通时,能作为功能芯片100与其他芯片的数据传输通路,便于为多个芯片共同测试的方案提供芯片间的数据传输功能,为节约晶圆测试的成本提供互联前提。并且,在连接结构3断开后,能隔离功能芯片100的内部电路1和芯片外部,在芯片切割时提供应力防护,兼顾了保证芯片可靠性。
基于同一发明构思,本申请实施例还提供了一种晶圆200,请参阅图6,晶圆200上制备本申请实施例提供的功能芯片100,该晶圆200包括:
互联电路210,设置于晶圆200的芯片有源区之外的区域(例如设置在切割道区域)。功能芯片100的内部电路1通过连接结构3与互联电路210连接,以通过互联电路210与其他芯片建立数据传输通路。
在可选的实施方式中,晶圆200可以为硅晶圆、锗晶圆或砷化镓晶圆等,在此不作限制。
具体来讲,晶圆200上制备有多个芯片,每个芯片与芯片之间设置有切割道区域。通过划片工艺,以刀片或激光在切割道区域进行切割就能将晶圆200上相连的芯片分离,形成独立的芯片。而通过设置功能芯片100,就能在晶圆测试时实现芯片间的互联,以减少测试成本,在测试完成后的切割阶段,又能通过断开的连接结构3的阻挡作用来弥补芯片保护环2上的开口,起到兼顾保护内部电路1的作用。
在可选的实施方式中,晶圆200可以包括:N组功能芯片100,N大于或等于1。其中,同一组的功能芯片100均通过连接结构3和互联电路210实现互联,以使其中的主功能芯片能分发接收到的测试指令,也能汇总接收同一组的功能芯片的测试数据。
在具体实施过程中,N组功能芯片100的划分可以根据测试需要按列划分、按行划分或者按区域划分,在此不作限制。
举例来讲,如图7所示,可以以矩形排列的四个功能芯片为一组,假设右下角的功能芯片为主功能芯片,其他三个为从功能芯片。采用这种分组方式,使得主功能芯片均直接与所有从功能芯片连接,能直接分发指令至所有的从功能芯片。在进行测试时,主功能芯片的测试端121通过测试垫和测试机台相连,测试机台将测试命令下发给主功能芯片,主功能芯片经过连接结构3和互联电路210分发测试指令给各从功能芯片进行测试。然后,从功能芯片的测试数据通过互联电路210传回主功能芯片,再通过主功能芯片的测试端121将该组的所有测试数据上传给测试机台。
再例如,如图8所示,还可以以处于同一行的功能芯片为一组,假设最右侧的功能芯片为主功能芯片,其他均为从功能芯片。采用这种分组方式可以使得各功能芯片内的连接结构3的位置和数量一致,从而在生产时可以采用同一掩膜版制备,节约工艺成本。如图8所示,可以在各功能芯片的左右两侧各设置一个连接结构3,最右侧和最左侧的连接结构3不外接,其余连接结构3均与其他该组中相邻的其他功能芯片的连接结构3连接,以将同一行的功能芯片连接为一组。在进行测试时,主功能芯片的测试端121通过测试垫和测试机台相连,测试机台将测试命令下发给主功能芯片,主功能芯片经过连接结构3和互联电路210串行的依次将测试命令传到各个从功能芯片。从从功能芯片返回的测试数据也串行的传输给主测试芯片,再通过主功能芯片的测试端121将该组的所有测试数据上传给测试机台。
当然,也可以以处于同一列的功能芯片为一组,在此不作限制,也不再一一列举。
当然,如果测试机台下发的测试命令只需要各功能芯片执行,而不需要返回测试数据(例如配置内部寄存器的命令或者写命令),则主功能芯片只需要经过互联电路210分发测试指令给各从功能芯片进行执行即可,不需要再接收返回的测试数据。
在可选的实施方式中,为了便于测试机台接收到的主功能芯片上传的测试数据后,能够识别出与测试数据对应的芯片,可以设置功能芯片100还包括调序电路,该调序电路获得测试命令中携带的排序信息,并基于排序信息配置其他芯片的测试数据输出顺序,以及对应调整接收到的测试数据的排序。这样测试机台就能根据各测试数据在测试数据集合中的排序来确定出其对应的芯片位置,以便于不良品定位。
或者,还可以设置功能芯片100还包括标识电路,以在测试数据中添加自身对应的识别标识(例如,可以预先存储其在晶圆上的坐标或序号,作为识别标识)。以便于测试机台接收到测试数据集合后,能根据每个测试数据携带的识别标识确认出其对应的芯片,以便于不良品定位。
当然,识别与测试数据对应的芯片的方式不限于上述两种,在此不作限制,也不再一一列举。
具体来讲,由于在芯片保护环2的开口21与功能芯片100的内部电路1之间设置连接结构3来与其他芯片互联,这样,在连接结构连通时,能作为功能芯片100与其他芯片的数据传输通路,在连接结构3断开后,能隔离功能芯片100的内部电路1和芯片外部,在芯片切割时提供应力防护,兼顾了保证芯片可靠性。并且,本申请在芯片有源区之外的区域设置互联电路210来连接各功能芯片100的连接结构3,使得功能芯片100能采集其他芯片的测试数据来一并上传。从而实现其他芯片能共用本功能芯片100向测试机台发送测试数据的通道,不需要对每个芯片配置测试数据上传的通道资源,有效减少了资源消耗,也增加了每次对晶圆扎针测试所能进行测试的芯片数量,缩短了测试总时长。
基于同一发明构思,本申请实施例还提供了一种晶圆级测试方法,晶圆上制备有本申请实施例前述提供的功能芯片,晶圆包括设置于晶圆的芯片有源区之外的互联电路,功能芯片的内部电路通过连接结构与互联电路连接,以通过互联电路与其他芯片建立数据传输通路,如图9所示,该方法包括:
步骤S901,所述功能芯片响应于接收到的测试命令,采集功能芯片的测试数据,以及与晶圆上的其他芯片进行测试命令和/或测试数据的传输。
在可选的实施方式中,晶圆包括N组功能芯片,N大于或等于1,其中,同一组的功能芯片均通过连接结构和互联电路实现互联,该方法包括:每组功能芯片中的主功能芯片接收测试命令,并分发测试命令至该组中的其他功能芯片。主功能芯片采集该组中的其他功能芯片的测试数据,获得测试数据集合。输出测试数据集合至测试机台。
在可选的实施方式中,该晶圆级测试方法还包括:在完成对功能芯片的测试后,断开连接结构,以切断内部电路与功能芯片外部的通路,在芯片切割时对内部电路提供应力保护。
基于同一发明构思,本发明实施例还提供了一种模组设备300,如图10所示,模组设备300包括通信模组301、电源模组302和存储模组303,其中:电源模组302用于为所述模组设备提供电能;存储模组303用于存储数据和指令;通信模组301用于进行模组设备内部通信,或者用于模组设备与外部设备进行通信;存储模组303包括本发明实施例提供的功能芯片100。
由于本发明实施例所介绍的晶圆级测试方法,是本发明实施例介绍的晶圆对应的测试方法,该晶圆的原理及结构已经进行详细说明,故而在此不再赘述。凡是本发明实施例的晶圆所对应的测试方法都属于本发明所欲保护的范围。
本发明实施例中提供的技术方案,至少具有如下技术效果或优点:
本发明实施例提供的功能芯片、晶圆、模组设备及测试方法,在芯片保护环上设置有开口,并在该开口与功能芯片的内部电路之间设置连接结构。连接结构的一端与内部电路连接,另一端通过开口引出,用于与其他功能芯片连接。这样,在连接结构连通时,能作为功能芯片与其他芯片的数据传输通路,便于为多个芯片共同测试的方案提供芯片间的数据传输功能,为节约晶圆测试的成本提供互联前提。并且,在连接结构断开后,能隔离功能芯片的内部电路和芯片外部,在芯片切割时提供应力防护,兼顾了保证芯片可靠性。
在此提供的算法和显示不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述,构造这类系统所要求的结构是显而易见的。此外,本发明也不针对任何特定编程语言。应当明白,可以利用各种编程语言实现在此描述的本发明的内容,并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。
在此处所提供的说明书中,说明了大量具体细节。然而,能够理解,本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中,并未详细示出公知的方法、结构和技术,以便不模糊对本说明书的理解。
类似地,应当理解,为了精简本公开并帮助理解各个发明方面中的一个或多个,在上面对本发明的示例性实施例的描述中,本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而,并不应将该公开的方法解释成反映如下意图:即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说,如下面的权利要求书所反映的那样,发明方面在于少于前面公开的单个实施例的所有特征。因此,遵循具体实施方式的权利要求书由此明确地并入该具体实施方式,其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解,可以对实施例中的装置中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个装置中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件,以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外,可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述,本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外,本领域的技术人员能够理解,尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征,但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如,在下面的权利要求书中,所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制,并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中,不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中,这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (12)

1.一种功能芯片,其特征在于,包括:
内部电路;
芯片保护环,围绕所述内部电路设置,所述芯片保护环上设置有开口;
连接结构,设置于所述开口与所述内部电路之间,所述连接结构的一端与所述内部电路连接,另一端通过所述开口引出,用于与其他功能芯片引出的连接结构连接;
其中,在所述连接结构连通时,所述连接结构作为所述功能芯片与其他功能芯片的数据传输通路。
2.如权利要求1所述的功能芯片,其特征在于,所述连接结构还包括:
熔丝,所述熔丝的一端与所述内部电路连接,另一端通过所述开口引出;
熔丝保护环,所述熔丝保护环围绕所述熔丝设置,以隔离所述内部电路和所述开口。
3.如权利要求2所述的功能芯片,其特征在于,所述熔丝保护环在垂直于所述功能芯片的衬底的方向上为叠置的多层金属环,所述熔丝位于所述多层金属环内,且与所述多层金属环中的任一层金属环位于同一层。
4.如权利要求2所述的功能芯片,其特征在于:
在所述开口的开口方向上,所述熔丝保护环的尺寸大于或等于所述开口的尺寸。
5.如权利要求1所述的功能芯片,其特征在于,所述内部电路包括:
功能电路和测试电路,所述测试电路包括测试端、输入端和互联端;
所述测试端用于连接测试所述功能芯片的测试机台,以接收所述测试机台的测试命令,以及将测试数据输出给所述测试机台;
所述输入端与所述功能电路连接,用于传输所述测试命令至所述功能电路进行测试;
所述互联端与所述连接结构连接,以在所述连接结构连通时,通过所述连接结构与其他芯片进行数据传输。
6.如权利要求5所述的功能芯片,其特征在于,所述测试电路还包括:
接口模块,与所述测试端连接,以控制与所述测试机台的数据传输;
输入选择模块,与所述输入端连接,以控制所述测试命令的接收路径以及判断是否将所述测试命令通过所述输入端传输给所述功能电路;
交互模块,与所述互联端连接,以控制与其他芯片进行所述测试命令和/或测试数据的传输。
7.一种晶圆,其特征在于,所述晶圆上制备有权利要求1~6任一所述的功能芯片,所述晶圆包括:
互联电路,设置于所述晶圆的芯片有源区之外的区域;
所述功能芯片的所述内部电路通过所述连接结构与所述互联电路连接,以通过所述互联电路与其他芯片建立数据传输通路。
8.如权利要求7所述的晶圆,其特征在于,包括:
N组所述功能芯片,N大于或等于1;
其中,同一组的所述功能芯片均通过所述连接结构和所述互联电路实现互联,以使其中的主功能芯片能分发接收到的测试指令,也能汇总接收同一组的所述功能芯片的测试数据。
9.一种晶圆级测试方法,其特征在于,所述晶圆上制备有权利要求1~6任一所述的功能芯片,所述晶圆包括设置于所述晶圆的芯片有源区之外的互联电路,所述功能芯片的所述内部电路通过所述连接结构与所述互联电路连接,以通过所述互联电路与其他芯片建立数据传输通路,所述方法包括:
所述功能芯片响应于接收到的测试命令,采集所述功能芯片的测试数据,以及与所述晶圆上的其他芯片进行测试命令和/或测试数据的传输。
10.如权利要求9所述的晶圆级测试方法,其特征在于,所述的晶圆包括N组所述功能芯片,N大于或等于1,其中,同一组的所述功能芯片均通过所述连接结构和所述互联电路实现互联,所述方法包括:
每组所述功能芯片中的主功能芯片接收所述测试命令,并分发所述测试命令至该组中的其他功能芯片;
所述主功能芯片采集该组中的其他功能芯片的测试数据,获得测试数据集合;
输出所述测试数据集合至测试机台。
11.如权利要求9所述的晶圆级测试方法,其特征在于,还包括:
在完成对所述功能芯片的测试后,断开所述连接结构,以切断所述内部电路与所述功能芯片外部的通路,在芯片切割时对所述内部电路提供应力保护。
12.一种模组设备,其特征在于,所述模组设备包括通信模组、电源模组和存储模组,其中:所述电源模组用于为所述模组设备提供电能;所述存储模组用于存储数据和指令;所述通信模组用于进行模组设备内部通信,或者用于所述模组设备与外部设备进行通信;所述存储模组包括权利要求1~6任一所述的功能芯片。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW384535B (en) * 1998-06-16 2000-03-11 Taiwan Semiconductor Mfg Method of forming fuse in IC
US6867441B1 (en) * 2003-10-08 2005-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal fuse structure for saving layout area
JP2005286264A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置およびその製造方法
TW200620620A (en) * 2004-12-02 2006-06-16 Taiwan Semiconductor Mfg Co Ltd Fuse structure with charge protection circuit
KR100724213B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 가드링
TW200721431A (en) * 2005-11-28 2007-06-01 Taiwan Semiconductor Mfg Co Ltd Reinforced interconnection structures, methods for forming the same, fuse structures and integrated circuit chips
US20090174426A1 (en) * 2006-07-07 2009-07-09 Chiaki Matoba Semiconductor Device with Fault Detection Function
TWI556357B (zh) * 2015-06-10 2016-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
CN106898580A (zh) * 2015-12-18 2017-06-27 中芯国际集成电路制造(上海)有限公司 芯片保护环、半导体芯片、半导体晶圆及封装方法
CN107728042A (zh) * 2017-11-13 2018-02-23 睿力集成电路有限公司 具有保护测试的集成电路及其测试方法
US20200219826A1 (en) * 2019-01-04 2020-07-09 Globalfoundries Inc. Ic structure with interdigitated conductive elements between metal guard structures
CN217444384U (zh) * 2022-05-07 2022-09-16 圣邦微电子(北京)股份有限公司 一种具备修调功能的晶圆级芯片

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW384535B (en) * 1998-06-16 2000-03-11 Taiwan Semiconductor Mfg Method of forming fuse in IC
US6867441B1 (en) * 2003-10-08 2005-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal fuse structure for saving layout area
JP2005286264A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置およびその製造方法
TW200620620A (en) * 2004-12-02 2006-06-16 Taiwan Semiconductor Mfg Co Ltd Fuse structure with charge protection circuit
TW200721431A (en) * 2005-11-28 2007-06-01 Taiwan Semiconductor Mfg Co Ltd Reinforced interconnection structures, methods for forming the same, fuse structures and integrated circuit chips
KR100724213B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 가드링
US20090174426A1 (en) * 2006-07-07 2009-07-09 Chiaki Matoba Semiconductor Device with Fault Detection Function
TWI556357B (zh) * 2015-06-10 2016-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
CN106898580A (zh) * 2015-12-18 2017-06-27 中芯国际集成电路制造(上海)有限公司 芯片保护环、半导体芯片、半导体晶圆及封装方法
CN107728042A (zh) * 2017-11-13 2018-02-23 睿力集成电路有限公司 具有保护测试的集成电路及其测试方法
US20200219826A1 (en) * 2019-01-04 2020-07-09 Globalfoundries Inc. Ic structure with interdigitated conductive elements between metal guard structures
CN217444384U (zh) * 2022-05-07 2022-09-16 圣邦微电子(北京)股份有限公司 一种具备修调功能的晶圆级芯片

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