JP2000294771A - プレーナ型半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】プレーナ構造を有する半導体装置において、高
温、高湿印加時に発生する耐圧劣化を防止することを目
的とする。 【解決手段】方形のＭＯＳＦＥＴチップの周縁のドレイ
ン電極と同電位とされる周縁電極４のコーナー部のチッ
プ対角線方向の幅を直線部分とほぼ同じ幅とし、部分円
環状とする。
温、高湿印加時に発生する耐圧劣化を防止することを目
的とする。 【解決手段】方形のＭＯＳＦＥＴチップの周縁のドレイ
ン電極と同電位とされる周縁電極４のコーナー部のチッ
プ対角線方向の幅を直線部分とほぼ同じ幅とし、部分円
環状とする。
Description
【０００１】
【発明の属する技術分野】本発明は、プレーナ構造でチ
ップの周縁領域に環状の金属膜を有するプレーナ型半導
体装置に関し、ＭＯＳＦＥＴ、絶縁ゲートバイポーラト
ランジスタ、ＭＯＳゲートサイリスタ等に適用される。
ップの周縁領域に環状の金属膜を有するプレーナ型半導
体装置に関し、ＭＯＳＦＥＴ、絶縁ゲートバイポーラト
ランジスタ、ＭＯＳゲートサイリスタ等に適用される。
【０００２】
【従来の技術】図３は樹脂で封止したモールド型半導体
装置の透視図である。半導体チップ２１がリードフレー
ム２２に接合され、樹脂２３で封止されている。２４は
リードフレーム２２と半導体チップ２１とをつなぐワイ
ヤである。
装置の透視図である。半導体チップ２１がリードフレー
ム２２に接合され、樹脂２３で封止されている。２４は
リードフレーム２２と半導体チップ２１とをつなぐワイ
ヤである。
【０００３】図４はプレーナ型半導体装置の一例である
縦型ＭＯＳＦＥＴのチップのコーナー部の部分平面図で
ある。ほぼ全面を覆うパッシベーション膜１を透視し
て、電流を流すセル部のソース電極２、フィールドプレ
ート構造の耐圧構造部３、周縁電極４が見られる。通常
周縁電極４は裏面のドレイン電極と同電位とされる。
縦型ＭＯＳＦＥＴのチップのコーナー部の部分平面図で
ある。ほぼ全面を覆うパッシベーション膜１を透視し
て、電流を流すセル部のソース電極２、フィールドプレ
ート構造の耐圧構造部３、周縁電極４が見られる。通常
周縁電極４は裏面のドレイン電極と同電位とされる。
【０００４】図５は、図４のＢ−Ｂ線にそって切断した
部分断面図である。左側はチップの周縁部、右側はセル
部であり、中間の耐圧構造部は省略した。まずセル部を
説明すると、高抵抗率のｎドリフト層５の表面層に選択
的にｐベース領域６が形成され、そのｐベース領域６の
内部にｎ+ ソース領域７が形成されていて、ｐベース領
域６およびｎ+ ソース領域７の表面に共通にソース電極
２が接触している。ｎドリフト層５の表面露出部とｎ+
ソース領域７とに挟まれたｐベース領域６の表面上には
ゲート酸化膜８を介してゲート電極９が設けられてい
る。１０はゲート電極９とソース電極２とを絶縁するた
めの層間絶縁膜である。１はパッシベーション膜であ
る。
部分断面図である。左側はチップの周縁部、右側はセル
部であり、中間の耐圧構造部は省略した。まずセル部を
説明すると、高抵抗率のｎドリフト層５の表面層に選択
的にｐベース領域６が形成され、そのｐベース領域６の
内部にｎ+ ソース領域７が形成されていて、ｐベース領
域６およびｎ+ ソース領域７の表面に共通にソース電極
２が接触している。ｎドリフト層５の表面露出部とｎ+
ソース領域７とに挟まれたｐベース領域６の表面上には
ゲート酸化膜８を介してゲート電極９が設けられてい
る。１０はゲート電極９とソース電極２とを絶縁するた
めの層間絶縁膜である。１はパッシベーション膜であ
る。
【０００５】チップ周縁部では、ｎドリフト層５の表面
層にｐ+ 周縁領域１２が形成されその表面に周縁電極４
が接触していて、その上をパッシベーション膜１が覆っ
ている。その周縁電極４は図示されないドレイン電極と
等電位とされ、耐圧構造部の厚いフィールド酸化膜１３
の上に延長されてチャネルストッパとなっている。周縁
電極４とソース電極１は通常けい素を含むアルミニウム
合金が用いられる。
層にｐ+ 周縁領域１２が形成されその表面に周縁電極４
が接触していて、その上をパッシベーション膜１が覆っ
ている。その周縁電極４は図示されないドレイン電極と
等電位とされ、耐圧構造部の厚いフィールド酸化膜１３
の上に延長されてチャネルストッパとなっている。周縁
電極４とソース電極１は通常けい素を含むアルミニウム
合金が用いられる。
【０００６】
【発明が解決しようとする課題】通常、四角形のＭＯＳ
ＦＥＴチップのコーナー部では、オフ時に電圧を印加し
た場合の電界緩和等のため、特に内側では鋭い角をもつ
パターンを避け、曲率をもつ形状（以下アール形状と呼
ぶことにする）にされる。
ＦＥＴチップのコーナー部では、オフ時に電圧を印加し
た場合の電界緩和等のため、特に内側では鋭い角をもつ
パターンを避け、曲率をもつ形状（以下アール形状と呼
ぶことにする）にされる。
【０００７】図３のコーナー部でも、ソース電極２の外
端、耐圧構造部３および周縁電極４の内側はいずれも１
／４円弧状のアール形状に形成されている。しかし、周
縁電極４の外端は、周縁領域１２との接触を保ち、ドレ
イン電極の電位を安定して印加する目的で、外側をアー
ル形状とせず、ほぼ直角にすることが多かった。そのた
め、周縁電極４のコーナー部の幅は直線部分の３倍程度
広くなっていた。
端、耐圧構造部３および周縁電極４の内側はいずれも１
／４円弧状のアール形状に形成されている。しかし、周
縁電極４の外端は、周縁領域１２との接触を保ち、ドレ
イン電極の電位を安定して印加する目的で、外側をアー
ル形状とせず、ほぼ直角にすることが多かった。そのた
め、周縁電極４のコーナー部の幅は直線部分の３倍程度
広くなっていた。
【０００８】しかし、高温、高湿度信頼性試験におい
て、耐圧特性が劣化するものがあり、調査すると、その
素子のパッシベーション膜１にクラックが見られ、主に
チップ外周部およびコーナー部に多かった。
て、耐圧特性が劣化するものがあり、調査すると、その
素子のパッシベーション膜１にクラックが見られ、主に
チップ外周部およびコーナー部に多かった。
【０００９】これは、チップ外周部およびコーナー部に
応力が集中するためであり、そのクラックが、ヒートサ
イクル、パワーサイクル等の熱ストレスで進行するため
と考えられる。特に、チップを樹脂等で封止したモール
ド素子の場合、樹脂の残留応力もあり、その応力集中は
激しい。また、周縁電極のアルミニウム合金とパッシベ
ーション膜である窒化けい素膜との熱膨張率の差が大き
いことも原因の一つである。
応力が集中するためであり、そのクラックが、ヒートサ
イクル、パワーサイクル等の熱ストレスで進行するため
と考えられる。特に、チップを樹脂等で封止したモール
ド素子の場合、樹脂の残留応力もあり、その応力集中は
激しい。また、周縁電極のアルミニウム合金とパッシベ
ーション膜である窒化けい素膜との熱膨張率の差が大き
いことも原因の一つである。
【００１０】そのような半導体装置を高温、高湿の環境
においたとき、パッシベーション膜のクラックからチッ
プの周囲の雰囲気或いは樹脂中の水分が侵入する。或い
はクラックが進行してパッシベーション膜が剥離して、
下層にあるアルミニウム電極が表面に露出して雰囲気中
の水分と反応する。そして、アルミニウム合金の電極が
局部電池作用等により腐食をおこし、半導体装置の耐圧
特性を劣化させたと考えられる。この問題に鑑み本発明
の目的は、特にチップコーナー部のパッシベーション膜
のクラックを防止し、信頼性の高い半導体装置を提供す
ることにある。
においたとき、パッシベーション膜のクラックからチッ
プの周囲の雰囲気或いは樹脂中の水分が侵入する。或い
はクラックが進行してパッシベーション膜が剥離して、
下層にあるアルミニウム電極が表面に露出して雰囲気中
の水分と反応する。そして、アルミニウム合金の電極が
局部電池作用等により腐食をおこし、半導体装置の耐圧
特性を劣化させたと考えられる。この問題に鑑み本発明
の目的は、特にチップコーナー部のパッシベーション膜
のクラックを防止し、信頼性の高い半導体装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記の課題解決のため本
発明は、方形の半導体チップの周縁領域にほぼ閉環状の
金属膜を有し、その金属膜がパッシべーション膜で覆わ
れているプレーナ型半導体装置において、チップのコー
ナー部の金属膜の幅が、直線部分の幅とほぼ同じである
ものとする。最も一般的な形状としては、金属膜が例え
ば部分円環状であるものとする。そのようにすれば、パ
ッシベーション膜と金属膜との熱膨張差が緩和されて、
チップコーナー部でのクラックの発生が防止される。
発明は、方形の半導体チップの周縁領域にほぼ閉環状の
金属膜を有し、その金属膜がパッシべーション膜で覆わ
れているプレーナ型半導体装置において、チップのコー
ナー部の金属膜の幅が、直線部分の幅とほぼ同じである
ものとする。最も一般的な形状としては、金属膜が例え
ば部分円環状であるものとする。そのようにすれば、パ
ッシベーション膜と金属膜との熱膨張差が緩和されて、
チップコーナー部でのクラックの発生が防止される。
【００１２】特にモールド樹脂で封止されている半導体
装置では、モールド樹脂の残留応力等による応力集中が
加わるためクラックを発生し易いが、上記により応力集
中が緩和される。
装置では、モールド樹脂の残留応力等による応力集中が
加わるためクラックを発生し易いが、上記により応力集
中が緩和される。
【００１３】
【発明の実施の形態】図１は本発明の一実施例である縦
型ＭＯＳＦＥＴのチップのコーナー部の部分平面図であ
る。チップ表面のほぼ全面を覆うパッシベーション膜１
を透視して電流を流すセル部のソース電極２、フィール
ドプレート構造の耐圧構造部３、周縁電極４が見られ
る。周縁電極４は図示されないドレイン電極と同電位と
される。図３の従来のＭＯＳＦＥＴとの違いは、周縁電
極２の外側もアール形状であり、直線部分とほぼ同じ幅
であり、部分円環状とされている点である。
型ＭＯＳＦＥＴのチップのコーナー部の部分平面図であ
る。チップ表面のほぼ全面を覆うパッシベーション膜１
を透視して電流を流すセル部のソース電極２、フィール
ドプレート構造の耐圧構造部３、周縁電極４が見られ
る。周縁電極４は図示されないドレイン電極と同電位と
される。図３の従来のＭＯＳＦＥＴとの違いは、周縁電
極２の外側もアール形状であり、直線部分とほぼ同じ幅
であり、部分円環状とされている点である。
【００１４】図２は、図１のＡ−Ａ線にそって切断した
部分断面図である。左側はチップの周縁部であり、右側
は電流を流すセル部であり、中間の耐圧構造部は省略し
た。まずセル部を説明すると、高抵抗率のｎドリフト層
５の表面層に選択的にｐベース領域６が形成され、その
ｐベース領域６の内部にｎ+ ソース領域７が形成されて
いて、ｐベース領域６およびｎ+ ソース領域７の表面に
共通にソース電極２が接触している。ｎドリフト層５の
表面露出部とｎ+ ソース領域７とに挟まれたｐベース領
域６の表面上にはゲート酸化膜８を介して多結晶シリコ
ンのゲート電極９が設けられている。１０はゲート電極
９とソース電極２とを絶縁するためのほう素燐けい酸ガ
ラス等の層間絶縁膜である。１１は窒化けい素のパッシ
ベーション膜である。ソース電極２はけい素を含むアル
ミニウム合金である。
部分断面図である。左側はチップの周縁部であり、右側
は電流を流すセル部であり、中間の耐圧構造部は省略し
た。まずセル部を説明すると、高抵抗率のｎドリフト層
５の表面層に選択的にｐベース領域６が形成され、その
ｐベース領域６の内部にｎ+ ソース領域７が形成されて
いて、ｐベース領域６およびｎ+ ソース領域７の表面に
共通にソース電極２が接触している。ｎドリフト層５の
表面露出部とｎ+ ソース領域７とに挟まれたｐベース領
域６の表面上にはゲート酸化膜８を介して多結晶シリコ
ンのゲート電極９が設けられている。１０はゲート電極
９とソース電極２とを絶縁するためのほう素燐けい酸ガ
ラス等の層間絶縁膜である。１１は窒化けい素のパッシ
ベーション膜である。ソース電極２はけい素を含むアル
ミニウム合金である。
【００１５】チップ周縁部では、ｎドリフト層５の表面
層にｐ+ 周縁領域１２が形成されその表面に周縁電極４
が接触している。ただし、シリコン不純物拡散層とコン
タクトするだけの必要最小限とする構造にし、他の部分
はパッシベーション膜１が覆っている。周縁電極４はド
レイン電極と等電位とされ、厚いフィールド酸化膜１３
の上に延長されてチャネルストッパとなっているのは図
４と同じである。従った対角線方向の周縁電極４の幅
は、４０μm と直線部分とほぼ同じであり、従来の約１
／４以下になっている。
層にｐ+ 周縁領域１２が形成されその表面に周縁電極４
が接触している。ただし、シリコン不純物拡散層とコン
タクトするだけの必要最小限とする構造にし、他の部分
はパッシベーション膜１が覆っている。周縁電極４はド
レイン電極と等電位とされ、厚いフィールド酸化膜１３
の上に延長されてチャネルストッパとなっているのは図
４と同じである。従った対角線方向の周縁電極４の幅
は、４０μm と直線部分とほぼ同じであり、従来の約１
／４以下になっている。
【００１６】このようにしたＭＯＳＦＥＴでは、パッシ
ベーション膜のクラックの発生が、従来の約１０% 以下
に減少した。高温、高湿状態の長期信頼性試験において
も、、アルミニウム合金の腐食や耐圧劣化は殆ど見られ
ず、不良率が大幅に低下した。これは、上記の構造とす
ることにより、パッシベーション膜の応力が緩和された
ためである。
ベーション膜のクラックの発生が、従来の約１０% 以下
に減少した。高温、高湿状態の長期信頼性試験において
も、、アルミニウム合金の腐食や耐圧劣化は殆ど見られ
ず、不良率が大幅に低下した。これは、上記の構造とす
ることにより、パッシベーション膜の応力が緩和された
ためである。
【００１７】上記の実施例では周縁にドレイン電極と同
電位の周縁電極のある縦型半導体素子の例で示したが、
必ずしも縦型半導体素子でなければならない訳ではな
く、横型素子や集積回路であっても良い。
電位の周縁電極のある縦型半導体素子の例で示したが、
必ずしも縦型半導体素子でなければならない訳ではな
く、横型素子や集積回路であっても良い。
【００１８】
【発明の効果】以上説明したように本発明によれば、方
形の半導体チップのコーナー部の金属膜のチップ対角線
方向の幅を、直線部分の幅とほぼ同じとすることにより
高温、高湿状態での金属電極の腐食や耐圧劣化による不
良を大幅に低減することができる。特に、汎用される樹
脂モールド半導体装置の長期信頼性向上に有効な発明で
あると言える。
形の半導体チップのコーナー部の金属膜のチップ対角線
方向の幅を、直線部分の幅とほぼ同じとすることにより
高温、高湿状態での金属電極の腐食や耐圧劣化による不
良を大幅に低減することができる。特に、汎用される樹
脂モールド半導体装置の長期信頼性向上に有効な発明で
あると言える。
【図１】本発明実施例の縦形ＭＯＳＦＥＴの部分平面図
【図２】図１のＭＯＳＦＥＴのＡ−Ａ線に沿った部分断
面図
面図
【図３】樹脂モールド半導体装置の透視図
【図４】従来の縦形ＭＯＳＦＥＴの部分平面図
【図５】図４のＭＯＳＦＥＴのＢ−Ｂ線に沿った部分断
面図
面図
１ パッシベーション膜 ２ ソース電極 ３ 耐圧構造部 ４ 周縁電極 ５ ｎドリフト層 ６ ｐベース領域 ７ ｎ+ ソース領域 ９ ゲート酸化膜 １０ ゲート電極 １１ 層間絶縁膜 １２ ｐ周縁領域 １３ フィールド酸化膜 ２１ 半導体チップ ２２ リードフレーム ２３ 樹脂 ２４ ワイヤ
Claims (3)
- 【請求項１】方形の半導体チップの周縁領域にほぼ閉環
状の金属膜を有し、その金属膜がパッシべーション膜で
覆われているプレーナ型半導体装置において、チップの
コーナー部の金属膜のチップ対角線方向の幅が、直線部
分の幅とほぼ同じであることを特徴とするプレーナ型半
導体装置。 - 【請求項２】コーナー部の金属膜が部分円環状であるこ
とを特徴とする請求項１記載のプレーナ型半導体装置。 - 【請求項３】半導体チップがモールド樹脂で封止されて
いることを特徴とする請求項１または２に記載のプレー
ナ型半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP11096160A JP2000294771A (ja) | 1999-04-02 | 1999-04-02 | プレーナ型半導体装置 |
| US09/527,817 US6344680B1 (en) | 1999-04-02 | 2000-03-17 | Planar semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096160A JP2000294771A (ja) | 1999-04-02 | 1999-04-02 | プレーナ型半導体装置 |
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ID=14157609
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP2000294771A (ja) |
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1999
- 1999-04-02 JP JP11096160A patent/JP2000294771A/ja active Pending
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2000
- 2000-03-17 US US09/527,817 patent/US6344680B1/en not_active Expired - Lifetime
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