JPS61158177A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置に関し、さらに詳細には、耐湿性
にすぐれた高耐圧プレーナ型トランジスタ装置に関する
ものである。
にすぐれた高耐圧プレーナ型トランジスタ装置に関する
ものである。
［発明の技術的背景］
プレーナ型ダイオードやプレーナ型トランジスタ等のバ
イポーラプレーナ型半導体装置の高耐圧化を図る素子構
造として、いわゆるガードリング型の素子構造が知られ
ている。
イポーラプレーナ型半導体装置の高耐圧化を図る素子構
造として、いわゆるガードリング型の素子構造が知られ
ている。
第４図（ａ ）はガードリング構造の公知のプレーナ型
トランジスタの断面図である。 同図において、１は半
導体基板であり、該半導体基板１のＮ型領域はコレクタ
領域２となっている。 ３は該半導体基板１の主表面に
形成されたＰ型のベース１ｍ、４はベースＩｉＩ域３の
周囲を包囲するように形成されたＰ型のガードリング領
域、５はベース領域３内に形成されたＮ型のエミッタ領
域、６はガードリング領域４の外側を包囲するように形
成されたＮ型のチャネルストッパ領域である。
トランジスタの断面図である。 同図において、１は半
導体基板であり、該半導体基板１のＮ型領域はコレクタ
領域２となっている。 ３は該半導体基板１の主表面に
形成されたＰ型のベース１ｍ、４はベースＩｉＩ域３の
周囲を包囲するように形成されたＰ型のガードリング領
域、５はベース領域３内に形成されたＮ型のエミッタ領
域、６はガードリング領域４の外側を包囲するように形
成されたＮ型のチャネルストッパ領域である。
通常ベース領域３とガードリング領域４とが同じＳ電型
で且つ同じ拡散深さに形成され、一方エミツタ領域５と
チＶネルストッパ領域６とが同一導電型で同−拡散深さ
に形成されている。 ７は該半導体基板１の主表面上に
形成されて前記各領域の露出面を覆っている絶縁膜（シ
リコン酸化膜）であり、該絶縁１１１７上にはベース電
極８とエミッタ電極９及びチャネルストッパ用電極１０
が設けられるとともにそれらの電極が該絶縁ｌｌ１Ｉ７
に形成された各コンタクト孔を通って前記各領域にそれ
ぞれオーミック接続されている（特公昭４０−１２７３
９号参照）。
で且つ同じ拡散深さに形成され、一方エミツタ領域５と
チＶネルストッパ領域６とが同一導電型で同−拡散深さ
に形成されている。 ７は該半導体基板１の主表面上に
形成されて前記各領域の露出面を覆っている絶縁膜（シ
リコン酸化膜）であり、該絶縁１１１７上にはベース電
極８とエミッタ電極９及びチャネルストッパ用電極１０
が設けられるとともにそれらの電極が該絶縁ｌｌ１Ｉ７
に形成された各コンタクト孔を通って前記各領域にそれ
ぞれオーミック接続されている（特公昭４０−１２７３
９号参照）。
前記のごとき公知のガードリング構造のプレーナ型トラ
ンジスタにおいてはガードリング領域４が設けられてい
るため、ベース領域３に対するバイアス印加時にベース
領［３の周囲に形成される空間電荷領域がガードリング
領域４に達し、その結果、ベース領域３の主表面近傍に
おける接合の破壊電圧を増大することができ、ガードリ
ング領域のないプレーナ型トランジスタにくらべて耐圧
の高いトランジスタを実現することができる。
ンジスタにおいてはガードリング領域４が設けられてい
るため、ベース領域３に対するバイアス印加時にベース
領［３の周囲に形成される空間電荷領域がガードリング
領域４に達し、その結果、ベース領域３の主表面近傍に
おける接合の破壊電圧を増大することができ、ガードリ
ング領域のないプレーナ型トランジスタにくらべて耐圧
の高いトランジスタを実現することができる。
［背景技術の問題点１
しかしながら、この構造の半導体装置の場合、湿気に対
して過敏な性質があり、たとえば高温高湿下で使用する
と、外部からの湿気によってガードリング領１４４の表
面が容易にＮ型に反転してしまうため、ガードリング構
造の効果が失われて耐圧が劣化しやすいという欠点があ
った。
して過敏な性質があり、たとえば高温高湿下で使用する
と、外部からの湿気によってガードリング領１４４の表
面が容易にＮ型に反転してしまうため、ガードリング構
造の効果が失われて耐圧が劣化しやすいという欠点があ
った。
そこで、この欠点を除くために、第４図（ｂ ）に示す
ように３本のガードリング領！ｉｉ！４Ａ〜４Ｃを設け
るとともに、その中央の一本のガードリング領域４Ｂに
電極１１をオーミック接続して該電極１１を絶縁１１１
１７上に引き出した構造のプレーナ型トランジスタが提
案されているが、この構造によると、湿気による耐圧劣
化は改善されるが、電極間隔が狭いため、耐圧測定時に
電極間にスパークが生じやすく、素子破壊の危険性が大
きいという欠点があった。
ように３本のガードリング領！ｉｉ！４Ａ〜４Ｃを設け
るとともに、その中央の一本のガードリング領域４Ｂに
電極１１をオーミック接続して該電極１１を絶縁１１１
１７上に引き出した構造のプレーナ型トランジスタが提
案されているが、この構造によると、湿気による耐圧劣
化は改善されるが、電極間隔が狭いため、耐圧測定時に
電極間にスパークが生じやすく、素子破壊の危険性が大
きいという欠点があった。
［発明の目的］
この発明の目的は、前記従来の半導体装置に存する欠点
を除去し、改良された半導体装置を提供することであり
、更に詳細には、湿気によって耐圧が劣化する恐れがな
く、且つ耐圧測定時等において電極間短絡が生ずる恐れ
のない改良されたプレーナ型半導体装置を提供すること
である。
を除去し、改良された半導体装置を提供することであり
、更に詳細には、湿気によって耐圧が劣化する恐れがな
く、且つ耐圧測定時等において電極間短絡が生ずる恐れ
のない改良されたプレーナ型半導体装置を提供すること
である。
し発明の概要］
この発明の半導体装置は、たとえばブレーナ型トランジ
スタのベース領域（第一領域）を包囲するガードリング
領１４！（第二領域）上の絶縁膜の上に該ガードリング
領域にオーミック接触することのない金属被膜を設けた
ことを特徴とするものであり、このような構造によれば
耐圧測定時等においても電極間スパークを生ずる恐れが
なく、しかも湿気による耐圧劣化を生ずる恐れのない高
耐圧のプレーナ型半導体装置を実現することができる。
スタのベース領域（第一領域）を包囲するガードリング
領１４！（第二領域）上の絶縁膜の上に該ガードリング
領域にオーミック接触することのない金属被膜を設けた
ことを特徴とするものであり、このような構造によれば
耐圧測定時等においても電極間スパークを生ずる恐れが
なく、しかも湿気による耐圧劣化を生ずる恐れのない高
耐圧のプレーナ型半導体装置を実現することができる。
本発明における上記のガードリング領域に接触しない金
属被膜は、ガードリング領域以外の他の領域に対しても
接触しておらず換言をすれば電気的に浮いていることも
特徴である。 従って、該金属被膜は、いわゆるフィー
ルドプレート（持分１、召４０−１５１３９号Ｊ５よび
特公昭３９−２４９９９号参照）ともハなっている。
属被膜は、ガードリング領域以外の他の領域に対しても
接触しておらず換言をすれば電気的に浮いていることも
特徴である。 従って、該金属被膜は、いわゆるフィー
ルドプレート（持分１、召４０−１５１３９号Ｊ５よび
特公昭３９−２４９９９号参照）ともハなっている。
［発明の実施例］
以下に第１図を参照して本発明の半導体装置の一実施例
を説明する。 なお、第１図において第４図と同一の符
号で表示されている部分は第４図の従来の半導体装置の
部分と同じ部分を示している。゛ 第１図に示されている本実施例の半導体装置の特徴は、
ガードリング領域４Ａ〜４Ｂのうち、少なくとも最も内
側のガードリング領域４Ａの直上め絶縁ＷＡ７上に該ガ
ードリング領域４Ａに接触しない金属被［１１２が設け
られていることである。
を説明する。 なお、第１図において第４図と同一の符
号で表示されている部分は第４図の従来の半導体装置の
部分と同じ部分を示している。゛ 第１図に示されている本実施例の半導体装置の特徴は、
ガードリング領域４Ａ〜４Ｂのうち、少なくとも最も内
側のガードリング領域４Ａの直上め絶縁ＷＡ７上に該ガ
ードリング領域４Ａに接触しない金属被［１１２が設け
られていることである。
第１同断面図で示される金属被１１１２は上面からみて
ガードリング領域４Ａをすべて覆うように絶縁膜７上に
環状に形成されている。 このような構造によれば、該
金属被膜１２がガードリング領域４Ａにオーミック接触
していないため、耐圧測定時において該金属被膜１２と
他の電極との間にスパークを生ずる恐れが全くなく、し
かも、水分によるガードリング領域の極性反転も生ずる
恐れがない。
ガードリング領域４Ａをすべて覆うように絶縁膜７上に
環状に形成されている。 このような構造によれば、該
金属被膜１２がガードリング領域４Ａにオーミック接触
していないため、耐圧測定時において該金属被膜１２と
他の電極との間にスパークを生ずる恐れが全くなく、し
かも、水分によるガードリング領域の極性反転も生ずる
恐れがない。
第２図は第１図の半導体装置の製造工程の概略を示した
ものである。 本実施例の半導体装置の製造においては
、まず、第２図（ａ ）に示すようにＮ型のシリコン半
導体基板１の主表面に絶縁膜７（シリコン酸化膜）を形
成した後、公知のフォトエツチングプロセス（ＰＥＰ）
によって該絶縁膜の所定の個所に拡散口を形成し、該拡
散口を通してイオン注入法等の公知の手段により半導体
基板１内にＰ型不純物を拡散させてベース領域３及びガ
ードリング領域４Ａ及び４Ｂを形成する。
ものである。 本実施例の半導体装置の製造においては
、まず、第２図（ａ ）に示すようにＮ型のシリコン半
導体基板１の主表面に絶縁膜７（シリコン酸化膜）を形
成した後、公知のフォトエツチングプロセス（ＰＥＰ）
によって該絶縁膜の所定の個所に拡散口を形成し、該拡
散口を通してイオン注入法等の公知の手段により半導体
基板１内にＰ型不純物を拡散させてベース領域３及びガ
ードリング領域４Ａ及び４Ｂを形成する。
この工程中表面に絶縁膜を成長させて各領域の表面を絶
縁膜で被覆して第１図（ａ ）の状態となる。
縁膜で被覆して第１図（ａ ）の状態となる。
次に、ＰＥＰによって該絶縁膜７にエミッタ拡散口とチ
ャネルストッパ拡散口とを選択開口した後、各拡散口を
通して半導体基板１内にＮ型不純物を拡散させてエミッ
タ領［５とチャネルストッパ領域６とを第２図（ｂ ）
に示すように形成し、この工程中にも表面に絶縁膜７を
堆積させて各拡散口を該絶縁膜で被覆する。
ャネルストッパ拡散口とを選択開口した後、各拡散口を
通して半導体基板１内にＮ型不純物を拡散させてエミッ
タ領［５とチャネルストッパ領域６とを第２図（ｂ ）
に示すように形成し、この工程中にも表面に絶縁膜７を
堆積させて各拡散口を該絶縁膜で被覆する。
次いで、該絶縁膜７の上にＰＥＰを行って、該絶縁１７
にエミッタコンタクトホール、ベースコンタクトホール
及びチャネルストッパ用コンタクトホールを開口した接
、該絶縁膜７上に電極用金属膜をＭ着払によって被着さ
せ、更に該電極用金属膜のＰＥＰを行って、第２図（Ｃ
）に示すようにベース電極８及びエミッタ電極９並びに
チャネルストッパ用電極１０とを形成すると同時に最も
内側のガードリング領域４Ａの直上位置に該ガードリン
グ領域４Ａとはオーミック接続されぬ金属被１１１１２
を残して本実施例の半導体装置を完成する。
にエミッタコンタクトホール、ベースコンタクトホール
及びチャネルストッパ用コンタクトホールを開口した接
、該絶縁膜７上に電極用金属膜をＭ着払によって被着さ
せ、更に該電極用金属膜のＰＥＰを行って、第２図（Ｃ
）に示すようにベース電極８及びエミッタ電極９並びに
チャネルストッパ用電極１０とを形成すると同時に最も
内側のガードリング領域４Ａの直上位置に該ガードリン
グ領域４Ａとはオーミック接続されぬ金属被１１１１２
を残して本実施例の半導体装置を完成する。
前記のごとき構造の本発明による半導体装置と従来の半
導体装置［第４図（ｂ）参照１とに同一条件（湿度９０
％、温度８０℃）で高温高湿放置テストを行って該装置
の漏れ電流の変化と不良品発生率について調査したとこ
ろ、次のような結果が得られた。
導体装置［第４図（ｂ）参照１とに同一条件（湿度９０
％、温度８０℃）で高温高湿放置テストを行って該装置
の漏れ電流の変化と不良品発生率について調査したとこ
ろ、次のような結果が得られた。
第３図は前記条件の環境に本発明装置と従来装置とを５
００時間放置した場合の両装置における漏れ電流■いの
変化を比較表示したグラフである。
００時間放置した場合の両装置における漏れ電流■いの
変化を比較表示したグラフである。
同図において、縦軸は前記条件の環境に５００時間放置
復のＩｃａｏ（μＡ）の値、横軸は放置前の初期・漏れ
電流Ｉｎ１ｔｉａｌ Ｉ ｃｓｏ （μＡ）の値をそれ
ぞれ示し、また、同図においてＸ印は本発明装置の値を
、○印は従来装置の値をそれぞれ表している。
復のＩｃａｏ（μＡ）の値、横軸は放置前の初期・漏れ
電流Ｉｎ１ｔｉａｌ Ｉ ｃｓｏ （μＡ）の値をそれ
ぞれ示し、また、同図においてＸ印は本発明装置の値を
、○印は従来装置の値をそれぞれ表している。
第３図から明らかなように、本発明の半導体装置は前記
条件下に５００時間放置後も、漏れ電流はほとんど全く
増加しない（つまり、耐湿性が極めて高い）のに反し、
従来装置はほとんどのものが大幅な増加を示している。
条件下に５００時間放置後も、漏れ電流はほとんど全く
増加しない（つまり、耐湿性が極めて高い）のに反し、
従来装置はほとんどのものが大幅な増加を示している。
次表は前記条件で行った高温高湿放置テストにおける不
良品発生率を二種の放置時間（１６８時間と５００時Ｉ
Ｊ）において調査したものである。
良品発生率を二種の放置時間（１６８時間と５００時Ｉ
Ｊ）において調査したものである。
第１表
前表から明らかなように、従来の半導体装置は前記条件
下Ｃは１６８時間までは１０％の不良率であるが、５０
０時間後では９０％のものが不良品となるのに対し、本
発明装置では５００時間後も全く不良になるものはなか
った。
下Ｃは１６８時間までは１０％の不良率であるが、５０
０時間後では９０％のものが不良品となるのに対し、本
発明装置では５００時間後も全く不良になるものはなか
った。
なお、前記テストに供した半導体装置は本発明装置及び
従来装置共に樹脂封止型のものである。
従来装置共に樹脂封止型のものである。
［発明の効果］
以上に説明したところから明らかであるように、この発
明によれば、従来装置よりも著しく耐湿性及び耐久性の
高い半導体装置が提供され、また耐圧測定時等において
電極間スパークを生ずる恐れがなく且つ従来装置と同じ
く高耐圧であるとともに従来装置よりも著しく耐湿性の
高い半導体装置が提供される。
明によれば、従来装置よりも著しく耐湿性及び耐久性の
高い半導体装置が提供され、また耐圧測定時等において
電極間スパークを生ずる恐れがなく且つ従来装置と同じ
く高耐圧であるとともに従来装置よりも著しく耐湿性の
高い半導体装置が提供される。
なお、実施例ではプレーナ型トランジスタについての例
を示したが、本発明をブレーナ型ダイオード等について
も適用しうることは当然である。
を示したが、本発明をブレーナ型ダイオード等について
も適用しうることは当然である。
第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は第１図に示した半導体装置の製造工桿の概略を
示した図、第３図は第１図の半導体装置と従来の半導体
装置に対する高温高湿放置試験の結果を比較表示したグ
ラフ、第４図は従来の半導体装置の断面図である。 １・・・半導体基板（コレクタ領域）、 ３・・・ベー
ス領域（第一領域）、 ４．４Ａ、４Ｂ・・・ガードリ
ング領域（第二領域）、 ５・・・エミッタ領域、６・
・・チャネルストッパ領域、 ７・・・絶縁膜、 ８・
・・ベース電極、 ９・・・エミッタ電極、 １０・
・・チャネルストッパ電極、 １１・・・電極、 １
２・・・金属被膜。 第２図 菊４′Ａ３２４Ａ４Ｂ 第１ＷＩｉ 第４図 第３図
第２図は第１図に示した半導体装置の製造工桿の概略を
示した図、第３図は第１図の半導体装置と従来の半導体
装置に対する高温高湿放置試験の結果を比較表示したグ
ラフ、第４図は従来の半導体装置の断面図である。 １・・・半導体基板（コレクタ領域）、 ３・・・ベー
ス領域（第一領域）、 ４．４Ａ、４Ｂ・・・ガードリ
ング領域（第二領域）、 ５・・・エミッタ領域、６・
・・チャネルストッパ領域、 ７・・・絶縁膜、 ８・
・・ベース電極、 ９・・・エミッタ電極、 １０・
・・チャネルストッパ電極、 １１・・・電極、 １
２・・・金属被膜。 第２図 菊４′Ａ３２４Ａ４Ｂ 第１ＷＩｉ 第４図 第３図
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の主表面に形成された反対導
電型の第一領域と、該第一領域の外側の位置で該第一領
域を包囲するように環状に形成されるとともに該主表面
に露出した少なくとも１以上の反対導電型の第二領域と
、該半導体基板の該主表面に形成された絶縁膜と、該絶
縁膜上に形成されるとともに該第一領域にオーミック接
触する第一の電極とを具備したプレーナ型半導体装置に
おいて、 該第二領域のうち少なくとも該第一領域に最も近い位置
の第二領域上の該絶縁膜の上に、該第二領域と接触せず
且つ該第二領域以外の他の領域にも接触しない金属被膜
を設けたことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279939A JPS61158177A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
| US06/811,713 US4801995A (en) | 1984-12-28 | 1985-12-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279939A JPS61158177A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158177A true JPS61158177A (ja) | 1986-07-17 |
Family
ID=17618018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279939A Pending JPS61158177A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4801995A (ja) |
| JP (1) | JPS61158177A (ja) |
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| US5519245A (en) * | 1989-08-31 | 1996-05-21 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor with reverse conducting current |
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| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
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| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
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| JPS61114574A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-12-28 JP JP59279939A patent/JPS61158177A/ja active Pending
-
1985
- 1985-12-20 US US06/811,713 patent/US4801995A/en not_active Expired - Lifetime
Patent Citations (1)
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| JPS59194466A (ja) * | 1983-04-19 | 1984-11-05 | Nec Corp | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4801995A (en) | 1989-01-31 |
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