JP2014056864A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】SPTを用いたL/SパターンによるLELE手法でピラーやホールパターンを形成することができ、且つ追加工程を必要とせずパターンの調整を行う。
【解決手段】半導体装置の製造方法あって、基板上に、L/Sの一部に非周期部分を有する第1の芯材パターン11を形成し、これをスリミングした後に芯材パターン11の側壁に第1の側壁膜12を形成し、続いて芯材パターン11を除去することにより、側壁膜12からなる1層目のマスクパターン13を形成する。次いで、1層目のマスクパターン13上に、L/Sを有する第2の芯材パターン21を形成し、これスリミングした後に芯材パターン21の側壁に第2の側壁膜22を形成し、続いて芯材パターン21を除去することにより、側壁膜22からなる2層目のマスクパターン23を形成する。次いで、1層目及び2層目の各マスクパターン13,23を用い、基板を選択的に加工する。
【選択図】 図1
【解決手段】半導体装置の製造方法あって、基板上に、L/Sの一部に非周期部分を有する第1の芯材パターン11を形成し、これをスリミングした後に芯材パターン11の側壁に第1の側壁膜12を形成し、続いて芯材パターン11を除去することにより、側壁膜12からなる1層目のマスクパターン13を形成する。次いで、1層目のマスクパターン13上に、L/Sを有する第2の芯材パターン21を形成し、これスリミングした後に芯材パターン21の側壁に第2の側壁膜22を形成し、続いて芯材パターン21を除去することにより、側壁膜22からなる2層目のマスクパターン23を形成する。次いで、1層目及び2層目の各マスクパターン13,23を用い、基板を選択的に加工する。
【選択図】 図1
Description
本発明の実施形態は、基板上にピラーやホールパターンを形成するための半導体装置の製造方法に関する。
半導体デバイス製造工程において、L/S(Line & Space)の芯材パターンの両側に側壁膜を形成した後に芯材パターンを除去することにより、パターンピッチを1/2にするSPT(Spacer Patterning Transfer)と呼ばれる手法が知られている。さらに、SPTによるダブルパターニング処理で形成するL/Sパターンを2層以上用いてクロスポイント加工行うことで、アレイ状に配置されたピラーやホールパターンを形成するLELE(Litho-Etching-Litho-Etching)手法が知られている。
SPTを用いたL/SパターンによるLELE手法で形成したピラーやホールパターンは、基本的には元のL/Sパターンと同じピッチ上にしか形成できない。そのため、一部の個所だけ同ピッチ以外の場所に位置をずらしたり、削除したり、異なる形状のパターンにするなど、局所的にパターンを調整したい場合は、別途専用の工程を追加してパターン加工する必要がある。
しかし、この手法では製造コスト増加に加えて、追加パターンの合わせズレなどによる性能劣化や歩留り低下などのリスクが増える。また、デザインルール制約も厳しくなり、回路面積や性能に影響が出るという問題がある。
発明が解決しようとする課題は、SPTを用いたL/SパターンによるLELE手法でピラーやホールパターンを形成することができ、且つ追加工程を必要とせずパターンの調整を行うことのできる半導体装置の製造方法を提供することである。
実施形態の半導体装置の製造方法は、基板上に、ラインとスペースを周期的に配置したL/Sパターンの一部に非周期部分を有する第1の芯材パターンを形成する工程と、前記第1の芯材パターンをスリミングした後に、該第1の芯材パターンの側壁に第1の側壁膜を形成する工程と、前記第1の側壁膜の形成後に前記第1の芯材パターンを除去することにより、前記第1の側壁膜からなる1層目のマスクパターンを形成する工程と、前記1層目のマスクパターン上に、ラインとスペースを周期的に配置したL/Sパターンを有する第2の芯材パターンを形成する工程と、前記第2の芯材パターンをスリミングした後に、該第2の芯材パターンの側壁に第2の側壁膜を形成する工程と、前記第2の側壁膜の形成後に前記第2の芯材パターンを除去することにより、前記第2の側壁膜からなる2層目のマスクパターンを形成する工程と、前記1層目及び2層目の各マスクパターンを用い、前記基板を選択的に加工する工程と、を含む。
以下、実施形態の半導体装置の製造方法を、図面を参照して説明する。
本実施形態では、SPTで一方のL/Sパターンを形成する際、芯材パターンに所望の形状となるようなセリフ(Serif)を付加したり掘りこみを入れておくことで、ダブルパターニング処理後にL/Sパターンの特定の箇所のみを接続/除去/位置ずらしすることができる。このように所望の形状となるように形成した一方のパターンに対して、もう一方のL/Sパターンを組み合わせてクロスポイント加工することで、アレイ状に配置したピラーやホールパターンの一部のみ除去したり、位置をずらすことができる。
図1は、本実施形態に係わる半導体装置の製造工程を示す平面図である。
まず、図1(a)に示すように、基板上にY方向に延びたラインをX方向に一定間隔で配置し、且つ一部に隣接するラインを接続したセリフを有するL/Sの第1の芯材パターン11を形成する。芯材パターン11としては、リソグラフィにより形成されたレジストパターンを用いても良いし、レジストパターンを基にエッチングにより形成されたものであっても良い。
次いで、図1(b)に示すように、第1の芯材パターン11をエッチングによりスリミングした後に、第1の芯材パターン11の側壁に第1の側壁膜12を形成する。第1の側壁膜12の形成方法としては、全面にSiN等の絶縁膜を形成した後に第1の芯材パターン11が露出するまでエッチバックすればよい。
なお、側壁膜12は必ずしも絶縁膜に限るものではなく、後に芯材だけを除去する際のエッチング時に十分な選択比を有するものであれば良い。また、芯材が露出するまでエッチバックする手法の代わりに、芯材パターン11及び側壁膜12が形成されていない部分を別の膜で埋め込んだ後に、CMPで表面部を削るようにしても良い。この場合も、CMP後に別の膜だけをウェットエッチングなどで除去すれば、図1(b)と同じ構造が得られる。
次いで、図1(c)に示すように、第1の芯材パターン11をエッチングにより除去する。これにより、第1の側壁膜12からなる1層目のマスクパターン13が形成される。
1層目のマスクパターン13の凹部をSiO2 等で埋め込んで平坦化した後に、図1(d)に示すように、X方向に延びたラインをY方向に一定間隔で配置したL/Sの第2の芯材パターン21を形成する。
次いで、図1(e)に示すように、第2の芯材パターン21をエッチングによりスリミングした後に、第2の芯材パターン21の側壁に第2の側壁膜22を形成する。第2の側壁膜22の形成方法としては、全面にSiN等の絶縁膜を形成した後に第2の芯材パターン21が露出するまでエッチバックすればよい。なお、この場合も先に説明したように、側壁膜12の材料選択やエッチバックの代替手法を適宜選択することができる。
次いで、図1(f)に示すように、第2の芯材パターン21をエッチングにより除去する。これにより、第2の側壁膜22からなる2層目のマスクパターン23が形成される。
図2(a)に1層目及び2層目のマスクパターン13,23が形成された状態を斜視図にて示しておく。図中の10は下地基板、15はマスクパターン13の凹部に埋め込まれた絶縁膜である。なお、前記図1(c)に示す工程で、1層目と2層目との間に2層目を加工するために必要な被加工膜を形成するようにしても良い。この場合の各マスクパターン13,23が形成された状態を、図2(b)に示しておく。
次いで、1層目及び2層目の各マスクパターン13,23を用い、基板を選択的に加工する。この加工は、図1(g)に示すような1層目及び2層目の各パターン13,23の重なり部分を掘り込むホール形成、又は図1(h)に示すような重なり部分を残すピラー形成の何れでも良い。
図2(c)にホールパターンを形成した例を示し、図2(d)にピラーパターンを形成した例を示しておく。
このように本実施形態によれば、基本的にはL/Sパターンであり、一部の個所だけ異なる形状のパターンにすることができる。そしてこの場合、追加工程を導入することなくパターン調整が可能となるため、工程数増加によるコスト増加が低減できる。また、調整したい位置は元の芯材パターンで決まるので芯材パターンに対する合わせズレなどがなくデザインルール制約や歩留り劣化のリスクが少ないという利点がある。
SPTにおけるパターン調整方法の例を、図3〜図8に示す。それぞれの図において、(a)はリソグラフィを行った状態、(b)はエッチングによるスリミング後に側壁デポを行った状態、(c)は芯材除去を行った状態を示している。また、図中のFはL/Sパターンのハーフピッチ値に相当する。掘り込み量やセリフ幅を調整することでダブルパターニング処理後のパターン位置をずらしたり、接続したり切断することができる。
図3は、掘り込み量<Fの場合であり、スリミング→側壁デポ→芯材除去の工程により、最終的に得られるパターンの位置がずれる。図4は、掘り込み量>Fの場合であり、スリミングによってパターンが切断される。図5は、セリフ幅=2Fの場合(接続する場合)であり、デポによってパターンが分断される。
図6は、F>セリフ幅>(1/2)Fの場合であり、スリミング→側壁デポ→芯材除去の工程により、最終的に得られるパターンの位置がずれる。図7は、2F>セリフ幅>Fの場合であり、側壁デポによってパターンが接続される。図8は、F>2列のセリフ幅>(1/2)Fの場合であり、側壁デポによってパターンが接続される。
また、図9に芯材パターンにおける掘り込みの位置に関する例(掘り込み量>Fにして切断する場合)を示す。
芯材掘り込み箇所は、図9(a)に示すように、W1 幅がF以下であればよい。また、図9(b)に示すように、掘り込む位置がパターンの中央からずれていても良い。即ち、芯材パターン両側から掘り込んでも良いし、片側からだけ掘り込んでも良い。但し、両側から掘りこむ場合は合計寸法が片方から掘り込む場合の幅に相当する。さらに、図9(c)に示すように、W=0として完全に切断されていても良い。
また、図10に掘り込みを利用した場合と、セリフによる接続を利用した場合の出来映え形状の差を示す。図10(a)に示すような掘り込みに限らず、図10(b)に示すように、2本の芯材をH型に接続する手法によっても、芯材を掘り込む手法と同様にダブルパターニング加工後に対象の箇所がU字型に接続されたパターンを形成することが可能である。
ここで、図10(a)(b)から分かるように、両者で対象箇所の横に形成されるパターンの本数が異なり、掘り込み方式は偶数本、H型接続方式では奇数本のパターンが形成される。このため、所望の回路レイアウトや所有の加工プロセスによって適した手法を選択することができる。また、これらのクロスポイント加工において1層目と2層目などの順番は任意に変更することができる。これらのようなルールに従って形成したパターンを利用してLELE加工を行うことで、所望の形状を作製することができる。
このように本実施形態を用いることで、工程省略によるコスト削減やデザインルールの自由度向上によるチップ面積削減や性能向上などが期待できる。なお、本実施形態はSPTに限らず、SPTを2回以上行うことで更にピッチを1/2化するQSPT(Quarter SPT)手法や、SPT側壁の周囲にさらに膜を付加して加工することで1/3化する手法などにも適用することができる。また、光を用いたリソグラフィ工程によるSPTに限らずEUV露光やNIL(Nano Imprint Lithography)などの手法によるパターンを用いても良い。
以下に、具体的実施例として、9種類の方式(実施例1〜実施例9)を説明する。但し、所望の回路パターンによって、これらの手法から選定することも組み合わせて形成することも可能である。
(実施例1−1)
図11は、(実施例1−1)を説明するための模式図である。
図11は、(実施例1−1)を説明するための模式図である。
レジストのリソグラフィ(リソ1)により第1の芯材パターンに幅W1 が0〜Fで、長さL1 が2Fとなるように掘り込みを入れると、スリミング処理による加工でこの箇所だけがパターンが切断される。その結果、ダブルパターニング処理後(加工後1)には、隣接する2本のラインがU字型に接続されたパターンが、距離Fをあけて向かい合った形状となる。これにより、1層目のマスクパターンが形成される。
そして、もう一方の層は通常通りSPT法でL/Sを形成することにより、2層目のマスクパターンを形成する(リソ2,加工後2)。その後、1層目及び2層目の何れかのマスクパターンがある箇所が残しパターンとなるようにクロスポイント加工を行うと、この箇所だけ5F幅のホールパターンが形成される。また、ここからホールパターンを埋め込みパターンを反転させる反転加工を行うと、ピラーが形成される。なお、1層目と2層目のマスクパターンは逆転していても良い。
(実施例1−2)
図12は、(実施例1−2)を説明するための模式図である。
図12は、(実施例1−2)を説明するための模式図である。
(実施例1−1)において長さL1 を4Fにすると、(加工後1)におけるパターンの切断箇所の間隔が長くなり、最終的には幅5F分のパターンが2列形成される。このように、N本形成したい場合は、L1 を2N×Fの長さにすれば良い。
なお、L1 がFの奇数倍(2N−1)Fの場合でも同様のパターンが形成できるが、製造時や寸法に合わせバラツキが生じると、その変動量によっては5F幅や1F幅に変動するので、バラツキ管理を厳しくする必要がある。
(実施例1−3)
図13は、(実施例1−3)を説明するための模式図である。
図13は、(実施例1−3)を説明するための模式図である。
(実施例1−1)において、1本の芯材パターンにおける掘り込み箇所から距離D1 あけて同様の掘り込みを行う場合、D1 =2Fならば(実施例1−2)でL1 =4Fの場合と同じく幅5Fパターンが2本並んだ形状となる。また、D1 =4Fならば、図13のように1列おいて5F幅パターンが形成される。このように、N列離れた位置に5F幅のパターンを2本配置する場合は、D1 を2(N+1)×Fの長さにすれば良い。
なお、D1 <Fの場合は、スリミングでD1 の箇所が除去されるために(実施例1−2)と同じ形状となる。
(実施例1−4)
図14は、(実施例1−4)を説明するための模式図である。
図14は、(実施例1−4)を説明するための模式図である。
1層目の芯材パターンの複数本で同様の処理を行うことで、幅5F以上のパターンを形成することができる。例えば、並んだ芯材2本で行うと幅が9Fのパターンとなる。芯材M本なら(1+4M)Fの長さになる。これらを組み合わせることで、特定のピッチのピラーやホールパターンを形成するのと同時に配線などの長いサイズのパターンも形成することができる。
(実施例2−1)
図15は、(実施例2−1)を説明するための模式図である。
図15は、(実施例2−1)を説明するための模式図である。
本実施形態は、(実施例1−1)の加工方法を変えて、クロスポイント加工で1層目と2層目の各マスクパターンが重なる箇所のみを残す加工を行った方法である。それ以外は、(実施例1−1)と同様である。
本実施例では、上記のクロスポイント加工によって、幅3Fのパターンを形成することができる。本実施例では、ホールパターンではなくピラーパターンが形成されるが、このピラーパターンに対して埋め込みパターンを反転させる反転加工を行うと、ホールパターンが形成される。但し、この手法ではパターンは同時に2本形成される。
なお、L1 を3Fにすれば、幅3Fパターンを1本だけ形成することも可能だが、製造時の寸法や合わせバラツキを考慮するとリスクが高い。
(実施例2−2)
図16は、(実施例2−2)を説明するための模式図である。
図16は、(実施例2−2)を説明するための模式図である。
(実施例2−1)において、長さL1 を5Fの長さにすると、(加工後1)におけるパターンの切断箇所の間隔が長くなり、幅3Fのパターン間の距離が長くなる。即ち、長さL1 を(1+2N)Fの長さにすると、幅3Fパターン間に(1+2N)Fの距離ができるようになる。
(実施例2−3)
図17は、(実施例2−3)を説明するための模式図である。
図17は、(実施例2−3)を説明するための模式図である。
(実施例2−1)において、1本の芯材パターンにおける掘り込み箇所から距離D1 あけて同様の掘り込みを行う場合、D1 =2Fならば幅3Fパターンが4本連続で並んだ形状となる。また、D1 =4Fならば、図17のように1列間あけて幅3Fパターンが2本ずつ並んだ形状が形成される。このように、N列離れた位置に3F幅のパターンを2本配置する場合は、D1 を2(N+1)×Fの長さにすれば良い。
なお、D1 <Fの場合は、スリミングでD1 の箇所が除去されるため、(実施例2−2)と同じ形状となる。
(実施例2−4)
図18は、(実施例2−4)を説明するための模式図である。
図18は、(実施例2−4)を説明するための模式図である。
1層目の芯材パターン複数本で同様の処理を行うことで、幅3FのパターンをX方向にも異なった位置に形成することができる。例えば、並んだ芯材2本で行うと、幅が3Fの長さのパターンをX方向に隣接して配置することが可能となる。
(実施例3−1)
図19は、(実施例3−1)を説明するための模式図である。
図19は、(実施例3−1)を説明するための模式図である。
本実施形態は、(実施例1−1)の手法において、2層目にも1層目と同様の掘り込みを行う方法である。
本実施例では、まず、(実施例1−1)と同様にして、(リソ1→加工後1)の工程により、隣接する2本のラインがU字型に接続されたパターンが、距離Fをあけて向かい合った1層目のマスクパターンを形成する。続いて、(リソ2→加工後2)の工程により、2層目の芯材パターンにも掘り込みを設けることにより、隣接する2本のラインがU字型に接続されたパターンが、距離Fをあけて向かい合った2層目のマスクパターンを形成する。つまり、1層目及び2層目の両層ともダブルパターニング処理時にこれらの箇所だけ切断される。そして、クロスポイント加工では、1層目及び2層目の何れかのマスクパターンがある箇所が残しパターンとなるようにする。
例えば、1層目のL1 を2F、2層目のL2 を6Fとして、図19のような位置関係で両層を重ね合わせて、両層若しくは何れかがあればパターンが残るクロスポイント加工を行う。これにより、H型形状のホールパターンを形成することができる。さらに、このホールパターンを埋め込みパターンを反転させることにより、H型形状のピラーパターンを得ることができる。
(実施例3−2)
図20は、(実施例3−2)を説明するための模式図である。
図20は、(実施例3−2)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目のL2 を4Fとして、図20のような位置関係でマスクパターンの両層を重ね合わせて、何れかがあればパターンが残るような加工を行う。これにより、凸型形状のホールパターン又は凸型形状のピラーパターンを形成することができる。
(実施例3−3)
図21は、(実施例3−3)を説明するための模式図である。
図21は、(実施例3−3)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目のL2 を2Fとして、図21のような位置関係でマスクパターンの両層を重ね合わせて、何れかがあればパターンが残るような加工を行う。これにより、X方向直線部とY方向直線部が離間したト型形状のホールパターン又はト型形状のピラーパターンを形成することができる。
(実施例3−4)
図22は、(実施例3−4)を説明するための模式図である。
図22は、(実施例3−4)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目のL2 を2Fとして、図22のような位置関係でマスクパターンの両層を重ね合わせて、何れかがあればパターンが残るような加工を行う。これにより、L型形状のホールパターン又はL型形状のピラーパターンを形成することができる。
(実施例3−5)
図23は、(実施例3−5)を説明するための模式図である。
図23は、(実施例3−5)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目のL2 を4Fとして、図23のような位置関係でマスクパターンの両層を重ね合わせて、何れかがあればパターンが残るような加工を行う。これにより、凹字型形状のホールパターン又は凹字型形状のピラーパターンを形成することができる。
(実施例3−6)
図24は、(実施例3−6)を説明するための模式図である。
図24は、(実施例3−6)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目のL2 を2Fとし、更に2層目の芯材パターンの複数本で同様の処理を行う。そして、図24のような位置関係でマスクパターンの両層を重ね合わせて、何れかがあればパターンが残るような加工を行う。これにより、十字型形状のホールパターン又は十字型形状のピラーパターンを形成することができる。
(実施例3−7)
図25は、(実施例3−7)を説明するための模式図である。
図25は、(実施例3−7)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目のL2 を2Fとして、図25のような位置関係でマスクパターンの両層を重ね合わせて、何れかがあればパターンが残るような加工を行う。これにより、凸型形状のホールパターン又は凸型形状のピラーパターンを形成することができる。
(実施例4−1)
図26は、(実施例4−1)を説明するための模式図である。
図26は、(実施例4−1)を説明するための模式図である。
本実施例は、(実施例3−1)を変えて、クロスポイント加工で1層目と2層目の各マスクパターンが重なる箇所のみを残す加工を行った方法である。それ以外は、(実施例3−1)と同様である。
本実施例では、1層目のL1 を4F、2層目のL2 を4Fとして、図26のような位置関係でマスクパターンの両層を重ね合わせて、上記のクロスポイント加工を行うことで、幅3Fのパターンを有する形状を作製することができる。
本実施例では、ホールパターンではなくピラーパターンが形成されるが、このピラーパターンを埋め込みパターンを反転させることによりホールパターンを得ることができる。
(実施例4−2)
図27は、(実施例4−2)を説明するための模式図である。
図27は、(実施例4−2)を説明するための模式図である。
(実施例4−1)において、1層目のL1 を2F、2層目ではL2 を2Fとし、更に2層目の芯材パターンの複数本で同様の処理を行う。そして、図27のような位置関係でマスクパターンの両層を重ね合わせて、1層目と2層目が重なる箇所のみが残る加工を行う。これにより、図27のような形状を形成できる。
(実施例4−3)
図28は、(実施例4−3)を説明するための模式図である。
図28は、(実施例4−3)を説明するための模式図である。
(実施例4−1)において、1層目のL1 を2F、2層目ではL2 を2Fし、更に2層目の芯材パターンの複数本で同様の処理を行う。そして、図28のような位置関係でマスクパターンの両層を重ね合わせて、1層目と2層目が重なる箇所のみがクロスポイント加工を行う。これにより、図28のような形状を形成できる。
(実施例4−4)
図29は、(実施例4−3)を説明するための模式図である。
図29は、(実施例4−3)を説明するための模式図である。
(実施例3−1)の手法において、1層目のL1 を2F、2層目ではL2 を2Fとして、図29のような位置関係でマスクパターンの両層を重ね合わせて、1層目と2層目が重なる箇所のみがクロスポイント加工を行う。これにより、図29のような形状を形成できる。
(実施例5−1)
図30は(実施例5−1)を説明するための模式図である。
図30は(実施例5−1)を説明するための模式図である。
本実施形態は、(実施例1−1)の手法において、1層目加工後においてパターンを埋め込むなどの加工によりパターンが反転する処理を行ってから、2層目との組み合わせで所望の形状を作製する方法である。
(実施例1−1)の手法で、1層目加工後においてパターンを埋め込むなどの加工によりパターンが反転する処理を行う。これ以降は、(実施例1−1)と同様に、(リソ2)→(加工後2)→(クロスポイント加工)を行うことにより、ホールパターンを形成することができる。さらに、ホールパターンを埋め込みパターンを反転させることにより、ピラーパターンを作製することもできる。
例えば、1層目のL1 を2F<L1 <4Fとして、図30のような位置関係でマスクパターンの両層を重ね合わせて、両層の何れかがあればパターンが残るクロスポイント加工を行う。これにより、図30のような形状を形成できる。
(実施例5−2)
図31は、(実施例5−2)を説明するための模式図である。
図31は、(実施例5−2)を説明するための模式図である。
(実施例5−1)の手法で、1層目のL1 を4F<L1 <6Fとして、図31のような位置関係でマスクパターンの両層を重ね合わせて、両層の何れかがあればパターンが残るクロスポイント加工を行う。これにより、図31のような形状を形成できる。
(実施例5−3)
図32は(実施例5−3)を説明するための模式図である。
図32は(実施例5−3)を説明するための模式図である。
(実施例5−1)の手法において、1層目のL1 をF<L1 <2Fとして、図32のような位置関係でマスクパターンの両層を重ね合わせて、両層の何れかがあればパターンが残るクロスポイント加工を行う。これにより、図32のような形状を形成できる。
(実施例5−4)
図33は、(実施例5−4)を説明するための模式図である。
図33は、(実施例5−4)を説明するための模式図である。
(実施例5−1)の手法において、2層目にも掘り込みを行うことで所望の箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目を2F<L1 <4F、2層目を2F<L2 <4Fとして、図33のような位置関係で両層を重ね合わせて、両層若しくは何れかがあればパターンが残るクロスポイント加工を行う。これにより、図33のような形状を形成できる。
(実施例5−5)
図34は、(実施例5−5)を説明するための模式図である。
図34は、(実施例5−5)を説明するための模式図である。
(実施例5−1)の手法において、2層目にも掘り込みを行うことで所望の箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目を6F<L1 <8F、2層目を4F<L2 <6Fとして、図34のような位置関係でマスクパターンの両層を重ね合わせて、両層の何れかがあればパターンが残るクロスポイント加工を行う。これにより、図34のような形状を形成できる。
(実施例5−6)
図35は(実施例5−6)を説明するための模式図である。
図35は(実施例5−6)を説明するための模式図である。
(実施例5−1)の手法において、2層目にも掘り込みを行うことで所望の箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目を6F<L1 <8F、2層目を4F<L2 <6Fとして、図35のような位置関係でマスクパターンの両層を重ね合わせて、両層の何れかがあればパターンが残るクロスポイント加工を行う。これにより、図35のような形状を形成できる。
(実施例5−7)
図36は、(実施例5−7)を説明するための模式図である。
図36は、(実施例5−7)を説明するための模式図である。
(実施例5−1)の手法において、2層目にも掘り込みを行うことで所望の箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目を6F<L1 <8F、2層目を6F<L2 <8Fとして、図36のような位置関係で両層を重ね合わせて、両層若しくは何れかがあればパターンが残るクロスポイント加工を行う。これにより、図36のような形状を形成できる。
(実施例6−1)
図37は(実施例6−1)を説明するための模式図である。
図37は(実施例6−1)を説明するための模式図である。
本実施例が先に説明した(実施例2−1)と異なる点は、1層目の加工後に反転プロセスを行うことにより、1層目のマスクパターンを形成することである。即ち、(実施例1−1)の手法において、ダブルパターニング処理により側壁パターンを形成した後に、反転プロセスを行うことにより、1層目のマスクパターンを形成する。このとき、1層目の芯材パターンのL1 を0<L1 <Fに設定しておくことにより、側壁膜は隣接する一部で接続され、埋め込みによる反転パターンは、1本のラインが切断された形状となる。
これ以降は(実施例2−1)と同様の手法で2層目の形成及びクロスポイント加工を行う。即ち、クロスポイント加工で1層目と2層目の各マスクパターンが重なる箇所のみを残す加工を行う。
例えば、1層目のL1 を0<L1 <Fとして、図37のような位置関係で両層を重ね合わせて、両層があればパターンが残るクロスポイント加工を行う。これにより、図37のような、パターンの一部が除去されたピラーパターンを形成することができる。さらに、このピラーパターンを埋め込みパターンを反転させる反転加工を行うと、ホールパターンが形成される。
(実施例6−2)
図38は、(実施例6−2)を説明するための模式図である。
図38は、(実施例6−2)を説明するための模式図である。
(実施例6−1)の手法において、2層目も1層目と同様の掘り込みを行うことで、両層ともダブルパターニング処理時にこれらの箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目のL1 を0<L1 <F、2層目のL2 を0<L2 <Fとして、図38のような位置関係でマスクパターンの両層を重ね合わせて、両層があればパターンが残るクロスポイント加工を行う。これにより、図38のような形状を形成できる。
(実施例6−3)
図39は、(実施例6−3)を説明するための模式図である。
図39は、(実施例6−3)を説明するための模式図である。
(実施例5−1)の手法において、2層目も1層目と同様の掘り込みを行うことで、両層ともダブルパターニング処理時にこれらの箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目のL1 を7F<L1 <9F、2層目のL2 をF<L2 <3Fとして、図39のような位置関係でマスクパターンの両層を重ね合わせて、両層があればパターンが残るクロスポイント加工を行う。これにより、図39のようなH型形状を形成できる。
(実施例6−4)
図40は、(実施例6−4)を説明するための模式図である。
図40は、(実施例6−4)を説明するための模式図である。
(実施例5−1)の手法において、2層目にも掘り込みを行うことで所望の箇所だけが切断される。これらを組み合わせて所望の形状を作製する。
例えば、1層目を6F<L1 <8F、2層目を4F<L2 <6Fとして、図40のような位置関係でマスクパターンの両層を重ね合わせて、1層目と2層目の何れかがあればパターンが残るクロスポイント加工を行う。これにより、図40のような形状を形成できる。
(実施例7−1)
図41は、(実施例7−1)を説明するための模式図である。本実施例は、チェーン状パターンを形成する方法である。
図41は、(実施例7−1)を説明するための模式図である。本実施例は、チェーン状パターンを形成する方法である。
(実施例5−1)の手法における各層において、複数箇所に掘り込みを行い組み合わせることで、配線状につながったパターンを形成することができる。
例えば、図41のように、1層目に長さL1 =2Fの複数箇所の掘り込みを1列毎に距離D1 =4Fずつ位置をずらして配置する。そして、2層目もL2 =4Fとして、距離D2 =4F離して掘り込みを形成しておき、図41のような位置関係でマスクパターンの両層を重ね合わせて、両層がある箇所だけパターンが残るクロスポイント加工を行う。このクロスポイント加工では、1層目と2層目の各マスクパターンが重なる箇所のみを残す。これにより、図41に示すようなピラーパターンを形成することができる。さらに、このピラーパターンを埋め込みパターンを反転させることにより、ホールパターンを得ることができる。
(実施例7−2)
図42は、(実施例7−2)を説明するための模式図である。
図42は、(実施例7−2)を説明するための模式図である。
(実施例7−1)の手法において、1層目の掘り込み位置を図42のようにして組み合わせる。これにより、図42のように、配線状につながったパターンを形成できる。
(実施例7−3)
図43は、(実施例7−3)を説明するための模式図である。
図43は、(実施例7−3)を説明するための模式図である。
(実施例7−1)の手法において、2層目の掘り込み位置を図43のようにして組み合わせる。これにより、図43のように、配線状につながったパターンを形成できる。
(実施例7−4)
図44は、(実施例7−4)を説明するための模式図である。
図44は、(実施例7−4)を説明するための模式図である。
(実施例7−1)の手法において、1層目の掘り込み位置を図44のようにして組み合わせる。これにより、図44のように、配線状につながったパターンを形成できる。
(実施例7−5)
図45は、(実施例7−5)を説明するための模式図である。
図45は、(実施例7−5)を説明するための模式図である。
(実施例7−1)の手法において、1層目の掘り込み位置を図45のようにして組み合わせる。これにより、図45のように、配線状につながったパターンを形成できる。
(実施例7−6)
図46は、(実施例7−6)を説明するための模式図である。
図46は、(実施例7−6)を説明するための模式図である。
(実施例7−1)の手法において、2層目の掘り込み位置を図46のようにして組み合わせる。これにより、図46のように、配線状につながったパターンを形成できる。
(実施例7−7)
図47は、(実施例7−7)を説明するための模式図である。
図47は、(実施例7−7)を説明するための模式図である。
(実施例5−1)の手法における各層において、複数箇所に掘り込みを行い組み合わせることで配線状につながったパターンを形成することができる。
例えば、図47のように、1層目に長さL1 =2Fの複数箇所の掘り込みを1列毎に距離D1 =4Fずつ位置をずらして配置する。そして、2層目もL2 =4Fとして、距離D2 =4F離して掘り込みを形成しておき、図47のような位置関係で両層を重ね合わせて、両層がある箇所だけパターンが残るクロスポイント加工を行う。これにより、図47のような形状を形成できる。
(実施例8−1)
図48は、(実施例8−1)を説明するための模式図である。この実施例は、ピッチずらしパターンを形成する方法である。
図48は、(実施例8−1)を説明するための模式図である。この実施例は、ピッチずらしパターンを形成する方法である。
1層目の芯材パターンに前記図8に示すような、幅W1 がF>W1 >(1/2)Fのセリフ(2列)を付加すると、ダブルパターニング処理時においてこの箇所だけが接続され、1ピッチずれたパターンとなる。ここで、2層目は通常通り形成する。そして、1層目及び2層目のマスクパターンの両方がある箇所のみ残るようなクロスポイント加工を行うと、この箇所だけ幅3F分のピラーパターンが形成されることになる。さらに、ピラーパターンを埋め込みパターンを反転させることにより、ホールパターンも形成することができる。
(実施例8−2)
図49は、(実施例8−2)を説明するための模式図である。
図49は、(実施例8−2)を説明するための模式図である。
(実施例8−1)と同様に、1層目の芯材パターンに、幅W1 がF>W1 >(1/2)Fのセリフ(2列)を付加すると、ダブルパターニング処理時においてこの箇所だけが接続され、1ピッチずれたパターンとなる。ここで、2層目は通常通り形成する。そして、1層目及び2層目の何れかのマスクパターンがある箇所が残しパターンとなるようにクロスポイント加工を行うと、この箇所だけ幅2F分のホールパターンが形成されることになる。また、ここからホールパターンを埋め込みパターンを反転させる反転加工を行うと、ピラーパターンが形成される。
(実施例8−3)
図50は、(実施例8−3)を説明するための模式図である。
図50は、(実施例8−3)を説明するための模式図である。
(実施例8−1)と同様に、1層目の芯材パターンに幅W1 がF>W1 >(1/2)Fのセリフ(2列)を付加すると、ダブルパターニング処理時においてこの箇所だけが接続され、1ピッチずれたパターンとなる。ここで、2層目にも同様に一部が接続されたパターンを形成する。そして、1,2層目の両方のマスクパターンがある箇所のみ残るようなクロスポイント加工を行うと、この箇所だけホールパターンが形成されることになる。さらに、反転させる加工処理をすると、ピラーパターンも形成できる。
(実施例9−1)
図51は、(実施例9−1)を説明するための模式図である。この実施例も、ピッチずらしパターンを形成する方法である。
図51は、(実施例9−1)を説明するための模式図である。この実施例も、ピッチずらしパターンを形成する方法である。
1層目の芯材パターンに前記図6に示すような、幅W1 がF>W1 >(1/2)F以下のセリフを付加すると、ダブルパターニング処理時においてこの箇所だけが僅かにずれた(1ピッチより短い、例えば1/2ピッチずれた)パターンとなる。ここで、2層目は通常通り形成する。そして、1,2層目の両方のマスクパターンがある箇所のみ残るようなクロスポイント加工を行うと、この箇所だけ1/2ピッチ程度ずれたピラーパターンが形成されることになる。また、ピラーパターンを埋め込みパターンを反転させる反転加工を行うと、ホールパターンも形成することができる。
(実施例9−2)
図52は、(実施例9−2)を説明するための模式図である。
図52は、(実施例9−2)を説明するための模式図である。
1層目の芯材パターンに前記図7に示すような幅W1 が2F>W1 >Fのセリフを付加すると、ダブルパターニング処理時においてこの箇所だけが接続され、1ピッチずれたパターンとなる。ここで、2層目は通常通り形成する。そして、1,2層目のマスクパターンの両方がある箇所のみ残るようなクロスポイント加工を行うと、この箇所だけ幅2F分のピラーパターンが形成されることになる。また、更に反転させる加工処理を行うと、ホールパターンも形成できる。
(実施例9−3)
図53は、(実施例9−3)を説明するための模式図である。
図53は、(実施例9−3)を説明するための模式図である。
1層目の芯材パターンに幅W1 が1/2F以下のセリフ(2列)を付加すると、ダブルパターニング処理時においてこの箇所だけが、僅かにずれた(1ピッチよりも短い)ずれたパターンとなる。ここで、2層目は通常通り形成する。そして、1,2層目のマスクパターンの両方がある箇所のみ残るようなクロスポイント加工を行うと、この箇所だけピッチが僅かにずれたピラーパターンが形成されることになる。また、更に反転させる加工処理を行うと、ホールパターンも形成できる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、1層目のマスクパターンは常に非周期部分を有するものとしたが、2層目のマスクパターンに非周期部分を形成する場合は、1層目は通常のL/Sパターンとしても良い。即ち、1層目は通常のL/Sパターン、2層目を非周期部分を有するパターンとしても良い。
また、実施形態では1層目のマスクパターンと2層目のマスクパターンとを直交する関係としてが、必ずしも直角に交わる必要はなく、これらが交差しているものであればよい。さらに、1層目のマスクパターンと2層目のマスクパターンとは必ずしも交差する必要はなく、これらを互いに平行に配置しても良い。これにより、配線の形成に適用することも可能となる。
実施形態では、基板上に1層目及び2層目のマスクパターンを形成し、これらをマスクに用いたが、1層目のマスクパターンに相当するマスク及び2層目に相当するマスクパターンを有するマスクを別々に設け、これらのマスクを用いて被処理基板を加工するようにしても良い。
具体的には、第1の透明基板上に、L/Sパターンの周期部分の一部に非周期部分を有する第1のレジストパターンを形成し、第1のレジストパターンをスリミングした後に第1の側壁膜を形成する。その後に、第1のレジストパターンを除去することにより、第1のマスクを形成する。次いで、第2の透明基板上に、L/Sパターンを有する第2のレジストパターンを形成し、第2のレジストパターンをスリミングした後に第2の側壁膜を形成する。その後に、第2のレジストパターンを除去することにより、第2のマスクを形成する。
そして、これらマスクを用いて基板上のレジストを二重露光し、レジストパターンを基に基板を加工することにより、ピラーやホールパターンを形成する。このような工程によっても実施形態で説明したものと同様のパターンが得られる。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10…基板
11…第1の芯材パターン
12…側壁膜
13…1層目のマスクパターン
15…埋め込み絶縁膜
21…第2の芯材パターン
22…側壁膜
23…2層目のマスクパターン
11…第1の芯材パターン
12…側壁膜
13…1層目のマスクパターン
15…埋め込み絶縁膜
21…第2の芯材パターン
22…側壁膜
23…2層目のマスクパターン
Claims (10)
- 基板上に、ラインとスペースを周期的に配置したL/Sパターンの一部に非周期部分を有する第1の芯材パターンを形成する工程と、
前記第1の芯材パターンをスリミングした後に、該第1の芯材パターンの側壁に第1の側壁膜を形成する工程と、
前記第1の側壁膜の形成後に前記第1の芯材パターンを除去することにより、前記第1の側壁膜からなる1層目のマスクパターンを形成する工程と、
前記1層目のマスクパターン上に、ラインとスペースを周期的に配置したL/Sパターンを有する第2の芯材パターンを形成する工程と、
前記第2の芯材パターンをスリミングした後に、該第2の芯材パターンの側壁に第2の側壁膜を形成する工程と、
前記第2の側壁膜の形成後に前記第2の芯材パターンを除去することにより、前記第2の側壁膜からなる2層目のマスクパターンを形成する工程と、
前記1層目及び2層目の各マスクパターンを用い、前記基板を選択的に加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第2の芯材パターンは、前記第1の芯材パターンのL/Sパターンとは直交する方向にL/Sパターンを有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記非周期部分として、前記L/Sパターンのラインパターンの一部に掘り込み又はセリフを設けることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記非周期部分として、前記L/Sパターンのうちの隣接するラインパターンの一部を接続することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第1の芯材パターン及び前記第2の芯材パターンを共にレジストで形成することを特徴とする請求項1〜4の何れかに記載の半導体装置の製造方法。
- 前記第2の芯材パターンの一部に非周期部分を形成することを特徴とする請求項1〜5の何れかに記載の半導体装置の製造方法。
- 前記1層目及び2層目の各マスクパターンの交差部分に対応するピラー又はホールパターンを形成することを特徴とする請求項1〜6の何れかに記載の半導体装置の製造方法。
- 前記第1の側壁膜からなるマスクパターンの反転パターンを形成し、この反転パターンを前記1層目のマスクパターンとして用いることを特徴とする請求項1〜7の何れかに記載の半導体装置の製造方法。
- 基板上に、ラインとスペースを周期的に配置したL/Sパターンを有する第1の芯材パターンを形成する工程と、
前記第1の芯材パターンをスリミングした後に、該第1の芯材パターンの側壁に第1の側壁膜を形成する工程と、
前記第1の側壁膜の形成後に前記第1の芯材パターンを除去することにより、前記第1の側壁膜からなる1層目のマスクパターンを形成する工程と、
前記1層目のマスクパターン上に、ラインとスペースを周期的に配置したL/Sパターンの一部に非周期部分を有する第2の芯材パターンを形成する工程と、
前記第2の芯材パターンをスリミングした後に、該第2の芯材パターンの側壁に第2の側壁膜を形成する工程と、
前記第2の側壁膜の形成後に前記第2の芯材パターンを除去することにより、前記第2の側壁膜からなる2層目のマスクパターンを形成する工程と、
前記1層目及び2層目の各マスクパターンを用い、前記基板を選択的に加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 基板上に、ラインとスペースを周期的に配置したL/Sパターンを有する第1の芯材パターンを形成し、該芯材パターンをスリミングした後に該芯材パターンの側壁に第1の側壁膜を形成し、次いで前記第1の側壁膜の形成後に前記第1の芯材パターンを除去することにより、前記第1の側壁膜からなる1層目のマスクパターンを形成する工程と、
前記1層目のマスクパターン上に、ラインとスペースを周期的に配置したL/Sパターンを有する第2の芯材パターンを形成し、該第2の芯材パターンをスリミングした後に、該第2の芯材パターンの側壁に第2の側壁膜を形成し、次いで前記第2の側壁膜の形成後に前記第2の芯材パターンを除去することにより、前記第2の側壁膜からなる2層目のマスクパターンを形成する工程と、
前記1層目及び2層目の各マスクパターンを用い、前記基板を選択的に加工する工程と、
を含む半導体装置の製造方法であって、
前記第1及び第2の芯材パターンの少なくとも一方で、前記芯材パターンの形成に際して前記L/Sパターンの一部に非周期部分を形成することを特徴とする半導体装置の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2016143689A (ja) * | 2015-01-30 | 2016-08-08 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
KR20170138053A (ko) | 2016-06-06 | 2017-12-14 | 도쿄엘렉트론가부시키가이샤 | 패턴 형성 방법 |
KR20180057561A (ko) | 2016-11-22 | 2018-05-30 | 도쿄엘렉트론가부시키가이샤 | 패턴 형성 방법 |
US10325920B2 (en) | 2016-05-13 | 2019-06-18 | Toshiba Memory Corporation | Method for manufacturing semiconductor device |
US11164772B2 (en) | 2018-10-30 | 2021-11-02 | International Business Machines Corporation | Spacer-defined process for lithography-etch double patterning for interconnects |
-
2012
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Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016143689A (ja) * | 2015-01-30 | 2016-08-08 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
KR20160094285A (ko) | 2015-01-30 | 2016-08-09 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
US9818612B2 (en) | 2015-01-30 | 2017-11-14 | Tokyo Electron Limited | Method for manufacturing semiconductor device |
TWI669748B (zh) * | 2015-01-30 | 2019-08-21 | 日商東京威力科創股份有限公司 | Semiconductor device manufacturing method |
KR102530746B1 (ko) | 2015-01-30 | 2023-05-09 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
US10325920B2 (en) | 2016-05-13 | 2019-06-18 | Toshiba Memory Corporation | Method for manufacturing semiconductor device |
KR20170138053A (ko) | 2016-06-06 | 2017-12-14 | 도쿄엘렉트론가부시키가이샤 | 패턴 형성 방법 |
US10074557B2 (en) | 2016-06-06 | 2018-09-11 | Tokyo Electron Limited | Pattern forming method |
KR20180057561A (ko) | 2016-11-22 | 2018-05-30 | 도쿄엘렉트론가부시키가이샤 | 패턴 형성 방법 |
US10317797B2 (en) | 2016-11-22 | 2019-06-11 | Tokyo Electron Limited | Pattern forming method for forming a pattern |
US11164772B2 (en) | 2018-10-30 | 2021-11-02 | International Business Machines Corporation | Spacer-defined process for lithography-etch double patterning for interconnects |
US11804401B2 (en) | 2018-10-30 | 2023-10-31 | International Business Machines Corporation | Spacer-defined process for lithography-etch double patterning for interconnects |
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