KR100849359B1 - 마스크의 설계방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 마스크 설계방법은 제1 메인패턴이 형성된 셀을 형성하는 단계; 메인 칩 내에 제2 메인패턴을 형성하는 단계; 상기 메인 칩 내에 상기 셀을 삽입하는 단계; 상기 제1 메인패턴과 상기 제2 메인패턴을 기준으로 더미패턴 금지영역을 형성하는 단계; 상기 셀이 삽입된 메인 칩의 전체 영역에 더미패턴을 형성하는 단계; 및 상기 더미패턴 금지영역과 겹치는 더미패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.
더미패턴, 마스크, 반도체 소자

Description

마스크의 설계방법{A Layout Method for Mask}
도 1a 내지 도 1c는 종래 기술에 의한 마스크 설계방법의 개념도.
도 2a 내지 도 2d, 도 3 및 도 4는 본 발명의 실시예에 따른 마스크의 설계방법의 개념도.
도 5는 본 발명의 실시예에 따른 마스크를 이용하여 형성된 반도체 소자의 단면도.
도 6은 본 발명의 실시예에 따른 마스크에서의 더미패턴의 확대평면도.
도 7는 본 발명의 실시예에 따른 마스크의 설계방법의 모(母) 더미패턴의 평면도.
도 8a 내지 도 8i는 본 발명의 실시예에 따른 마스크의 설계방법의 개념도.
도 9a 내지 도 9g는 본 발명의 실시예에 따른 마스크의 설계방법의 또 다른 개념도.
도 10은 본 발명의 실시예에 따른 반도체 소자의 또 다른 예의 평면도.
도 11은 본 발명의 실시예에 따른 반도체 소자의 또 다른 예의 평면도.
도 12a 내지 도 12c는 도 11의 실시예에 따른 반도체 소자의 제조공정도.
본 발명의 실시예는 마스크의 설계방법에 관한 것이다.
반도체 소자는 일반적으로 다층구조를 이루고 있으며, 이러한 다층구조의 각층은 스퍼터링, 화학기상증착 등의 방법에 의해 형성되고, 리소그라피 공정을 거쳐 패터닝된다.
그런데, 반도체 소자의 기판 상에서의 패턴의 크기, 패턴 밀도 등의 차이에 의해 여러 문제가 발생하는 경우가 있어 더미패턴(Dummy Pattern)을 메인패턴(Main Pattern)과 함께 형성하는 기술이 발전하여 왔다.
도 1a 내지 도 1c는 종래 기술에 의한 마스크 설계방법의 개념도이다.
종래 기술에 의하면, 도 1a와 같이 우선 메인 칩(50) 내에 삽입될 셀(10)이 우선 형성된다. 즉, 셀(10)을 기준으로 셀의 메인패턴(2)과 셀의 더미패턴(4)이 형성된다.
이후, 도 1b와 같이 상기 셀의 메인패턴(2)과 셀의 더미패턴(4)이 형성된 셀(10)을 메인 칩(50)에 삽입한다. 메인 칩(50)에는 칩의 메인패턴(30, 40)이 존재한다.
한편, 경우에 따라 도 1b와 같이 메인 칩(50) 내에서 회전(rotation)된 셀(20)이 삽입될 수 있다.
그런데, 회전(rotation)된 셀(20)이 삽입되는 경우 메인 칩의 메인패턴(40)과 회전(rotation)된 셀(20)의 더미패턴(4a) 사이의 거리(S)가 반도체제조 공정의 패턴 간 최소 간격(Minimum Spacing) 미만의 경우가 발생할 수 있다.
이때에는 도 1 c와 같이, 최소 간격(Minimum Spacing) 미만의 거리에 존재하는 회전(rotation)된 셀(20)의 더미패턴(4a)은 제거되는 문제가 발생하여 최초 셀(10)에서 설계된 더미패턴과는 다른 형태로 더미패턴이 형성되는 문제가 발생한다.
또한, 종래 기술에 의하는 경우 회전된 셀(20) 등에서 더미패턴이 예측과는 달리 제거됨으로써 최초 더미패턴의 설계와는 달리 패턴들이 형성됨으로써 패턴간의 균일성을 얻을 수 없는 문제가 있다.
본 발명의 실시예는 패턴의 균일성을 확보할 수 있는 마스크의 설계방법을 제공하고자 한다.
또한, 본 발명의 실시예는 패턴의 밀도를 높일 수 있는 마스크의 설계방법을 제공하고자 한다.
또한, 본 발명의 실시예는 새로운 형태의 모양을 지닌 더미패턴(Dummy Pattern)의 마스크의 설계방법을 제공하고자 한다.
또한, 본 발명의 실시예는 설계공정 및 제조공정을 단순화할 수 있는 마스크의 설계방법을 제공하고자 한다.
본 발명의 실시예에 따른 마스크 설계방법은 제1 메인패턴이 형성된 셀을 형성하는 단계; 메인 칩 내에 제2 메인패턴을 형성하는 단계; 상기 메인 칩 내에 상기 셀을 삽입하는 단계; 상기 제1 메인패턴과 상기 제2 메인패턴을 기준으로 더미 패턴 금지영역을 형성하는 단계; 상기 셀이 삽입된 메인 칩의 전체 영역에 더미패턴을 형성하는 단계; 및 상기 더미패턴 금지영역과 겹치는 더미패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 마스크의 설계방법은 기판 상에 메인패턴을 형성하는 단계; 및 상기 메인패턴이 형성된 영역 외의 영역에 같은 크기를 갖는 복수의 더미패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기와 같은 본 발명의 실시예에 의하면 패턴의 균일성을 확보할 수 있는 마스크의 설계방법을 제공할 수 있고, 새로운 형태의 모양을 지닌 더미패턴(Dummy Pattern)의 마스크의 설계방법을 제공할 수 있고, 각 패턴의 CD(Critical Diameter)의 일정화를 얻을 수 있으며, 설계공정 및 제조공정을 단순화할 수 있는 마스크의 설계방법을 제공할 수 있는 장점이 있다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
아래 본 발명의 실시예를 설명함에 있어서 제조공정의 순서는 일 예에 불과하며 다양한 방법의 조합에 의해 진행되는 공정은 하기 된 청구항의 권리범위에 속한다.
도 2a 내지 도 2d, 도 3 및 도 4는 본 발명의 실시예에 따른 마스크의 설계방법의 개념도이다.
우선, 도 2a와 같이 제1 메인패턴(212)이 형성된 셀(210)을 형성한다.
상기 셀(210)에는 제1 메인패턴(212)이 형성될 수 있으며, 종래 기술과 달리 더미패턴이 형성되지 않는다.
상기 셀(210)에 형성되는 제1 메인패턴(212)은 액티브 레이어 패턴, 폴리 레이어패턴, 메탈 레이어 패턴, 콘택 패턴 등일 수 있다. 본 발명의 실시예에서는 제1 메인패턴(212)이 액티브 레이어 패턴인 경우로 설명하나 이에 한정되는 것은 아니다.
다음으로, 도 2b와 같이 메인 칩(200) 내에 제2 메인패턴(110)을 형성한다. 상기 제2 메인패턴(110)은 액티브 레이어 패턴, 폴리 레이어패턴, 메탈 레이어 패턴, 콘택 패턴 등일 수 있다.
이때, 상기 제1 메인패턴(212)이 형성된 셀(210)을 형성하는 공정과 상기 메인 칩(200) 내에 제2 메인패턴(110)을 형성하는 공정의 순서는 고정된 것이 아니다. 예들 들어, 상기 메인 칩(200) 내에 제2 메인패턴(110)을 형성하는 공정 후에 제1 메인패턴(212)이 형성된 셀(210)을 형성하는 공정을 진행할 수도 있다.
다음으로, 도 2c와 같이 상기 메인 칩(200) 내에 상기 제1 메인패턴(212)이 형성된 셀(210)을 삽입한다. 이때, 경우에 따라 도 2c와 같이 메인 칩(200) 내에서 회전(rotation)된 셀(220)이 삽입될 수 있다. 상기 회전된 셀(220)의 제1 메인패턴(222)은 상기 메인 칩(200)의 제2 메인패턴(110)과 반도체제조 공정의 패턴 간 최소 간격(Minimum Spacing) 이상으로 삽입된다.
다음으로, 도 2d와 같이 상기 제1 메인패턴(212, 222)과 상기 제2 메인패턴(110)을 기준으로 더미패턴 금지영역(250)을 형성한다.
예들 들어, 상기 제1 메인패턴(212,222)과 상기 제2 메인패턴(110)을 약간 확장하여 더미패턴 금지영역을 형성할 수 있다. 예를 들어, 상기 제1 메인패 턴(212,222)과 상기 제2 메인패턴(110)을 약 1.01 내지 3.0 배의 크기로 확대할 수 있다. 본 발명의 실시예에서는 제1 메인패턴(212,222)과 상기 제2 메인패턴(110)의 약 1.5배의 크기로 확대했으나 이에 한정되는 것은 아니다.
이때, 더미패턴 금지영역(250)을 형성하는 이유는 더미패턴(100)과 제1 메인패턴(212, 222), 제2 메인패턴(110)이 매우 인접된 부분에서는 더미패턴(100)을 제거하고자 함이다.
다음으로, 도 3과 같이 상기 제1 메인패턴(212)이 형성된 셀(210)이 삽입된 메인 칩(200)의 전체 영역에 더미패턴(100)을 형성한다.
이때, 상기 메인 칩(200)의 전체 외곽으로부터 상기 더미패턴(100)의 폭의 약 60배 이내의 거리(S)를 두고 축소된 영역에 상기 제1 메인패턴(212), 상기 제2 메인패턴(110)과는 상관없이 더미패턴(100)을 전체적으로 형성함으로써 더미패턴(100)이 메인 칩(200)의 외곽 경계선에서 이탈되어 형성되는 것을 방지할 수 있다.
이때, 도 3과 같이 상기 더미패턴 금지영역(250)과 겹치는 더미패턴(100a)들이 나타나게 된다.
다음으로, 도 4와 같이 상기 더미패턴 금지영역(2250)과 겹치는 더미패턴(100a)들을 제거함으로써 본 발명의 실시예에 따른 마스크 설계방법을 완성한다.
이후, 도 5와 같이 상기 본 발명의 실시예에 따른 마스크 설계방법에 의해 설계된 마스크를 이용하여 기판(500) 상에 패턴을 형성할 수 있다.
도 5는 상기 본 발명의 실시예에 완성된 도 4의 마스크를 이용하여 제조된 반도체 소자의 I-I선에 따른 단면도이다.
즉, 기판(500) 상에 본 발명의 실시예에 완성된 마스크를 이용하여 더미패턴(100)과 제1 메인패턴(212,222), 제2 메인패턴(110)을 형성할 수 있다. 이때, 본 발명의 실시예에 완성된 마스크를 이용하여 더미패턴(100)과 제1 메인패턴(212,222), 제2 메인패턴(110)을 동시에 형성함으로써 설계의 간략화, 설계공정의 데이터 부담의 감축, 반도체제조공정의 신속, 정확성을 높일 수 있다.
이후, 상기 더미패턴(100)과 제1 메인패턴(212,222), 제2 메인패턴(110)이 형성된 기판(500) 상에 층간절연층(400)을 더 형성할 수 있다.
이상에서 설명한 본 발명의 실시예에 의하면 같은 모양과 같은 크기를 가진 더미패턴들을 형성함으로써 패턴의 균일성을 이룰 수 있다.
또한, 본 발명의 실시예에 의하면 모양과 크기가 같은 더미패턴을 채용함으로써 더미패턴을 설계를 위한 데이터 부담을 최소한으로 할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 의하면 패턴의 균일성 확보에 따라 각 패턴의 CD(Critical Diameter)의 일정화를 얻을 수 있다.
또한, 본 발명의 실시예에 의하면 같은 모양과 같은 크기를 지니는 새로운 형태의 모양을 지닌 더미패턴이 형성된 반도체 소자를 제공할 수 있다.
또한, 본 발명의 실시예는 같은 모양과 같은 크기를 지니는 새로운 형태의 모양을 지닌 더미패턴으로 인해 설계공정 및 제조공정을 단순화할 수 있는 더미패턴을 포함하는 반도체 소자를 제공할 수 있다.
이하, 본 발명의 실시예의 특징 중의 하나인 더미패턴(100)에 대해 상세히 설명한다.
도 6은 본 발명의 실시예에서의 더미패턴(100)의 확대 평면도이다.
본 발명의 실시예에서 더미패턴(100)은 제1 거리(spacing)(A)를 두고 형성된 복수의 제1 더미패턴(122)들을 포함하는 제1 군의 더미패턴(120) 및 상기 제1 거리(A)를 두고 형성된 복수의 제2 더미패턴(132)들을 포함하며, 상기 제1 거리(A)보다 긴 제2 거리(B)를 두고 상기 제1 군의 더미패턴(120)의 일측에 형성된 제2 군의 더미패턴(130)을 포함할 수 있다.
상기 제1 더미패턴(122) 사이의 제1 거리(A)는 반도체제조 공정상 패턴 간 최소 간격(Minimum Spacing) 이상의 거리일 수 있다.
실시예에서 상기 제1 군의 더미패턴(120)과 상기 제2 군의 더미패턴(130)은 액티브 레이어(Active layer) 패턴, 메탈 패턴(Metal pattern), 폴리 레이어(Poly Layer) 패턴 등과 같이 같은 기능을 하는 레이어(layer) 패턴일 수 있다.
예를 들어, 상기 제1 더미패턴(122) 및 상기 제2 더미패턴(132)들은 액티브 레이어(Active layer) 패턴일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시예에서 상기 제1 더미패턴(122)들은 2n개(단, n은 1이상의 정수)로 형성될 수 있다.
예들 들어, 상기 제1 더미패턴(122)들은 2개로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시예에서, 상기 제1 더미패턴(122)과 상기 제2 더미패턴(132)들은 같은 모양, 예를 들어 정사각형으로 형성될 수 있으나 이에 한정되는 것은 아니 다.
또한, 본 발명의 실시예에서 상기 제1 더미패턴(122)과 상기 제2 더미패턴(132)은 같은 모양을 가질 수 있다. 상기 더미패턴들이 같은 모양을 가짐으로써 더미패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.
또한, 본 발명의 실시예에서 상기 제1 더미패턴(122)과 상기 제2 더미패턴(132)은 같은 크기를 가질 수 있다. 상기 더미패턴들이 같은 모양에 같은 크기를 가지는 경우 더미패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.
또한, 본 발명의 실시예에서 상기 제1 더미패턴(122)은 다각형일 수 있다.
예들 들어, 상기 제1 더미패턴(122)은 정사각형일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 더미패턴(122)은 정사각형인 경우에는 상기 제1 거리(A)가 상기 제1 더미패턴(122)의 폭(With)(X)의 1/16 내지 3/4이 됨으로써 패턴의 밀도를 높일 수 있다.
예들 들어, 상기 제1 더미패턴(122) 사이의 제1 거리(A)가 상기 제1 더미패턴(122)의 폭(With)(X)의 1/2일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 더미패턴(122)의 폭(With)(X)은 반도체제조 공정상 패턴의 최소 선폭(Minimum Width) 또는 최소 크기(Minimum Width) 이상일 수 있다.
또한, 본 발명의 실시예에서 상기 제2 거리(B)는 상기 제1 거리(A)와 다를 수 있다. 물론, 상기 제2 거리(B)가 상기 제1 거리(A)와 같을 수도 있다.
본 발명의 실시예에서 상기 제2 거리(B)는 상기 제1 거리(A)와 다른 경우 상기 제2 거리(B)는 상기 제1 거리(A) 보다 멀거나 가까울 수 있다.
예를 들어, 상기 제2 거리(B)가 상기 제1 거리(A) 보다 먼 경우, 상기 제2 거리(B)는 상기 제1 거리(A)의 1배 내지 10배가 될 수 있다. 예를 들어, 상기 제2 거리(B)는 상기 제1 거리(A)의 3배일 수 있으나 이에 한정되는 것은 아니다.
이와 같은 본 발명의 실시예에서 새로운 형태의 더미패턴(100)에 의해 패턴의 균일성을 이룰 수 있다.
또한, 본 발명의 실시예에서 더미패턴(100)에는 상기 제1 군의 더미패턴(120) 및 제2 군의 더미패턴(130)과 함께 제3의 더미패턴(미도시)이 함께 형성되어 있을 수 있다.
도 7은 본 발명의 실시예에서, 더미패턴(100)의 설계방법의 모(母) 더미패턴의 평면도이다.
도 8a 내지 도 8i는 본 발명의 실시예에서의 더미패턴(100)의 설계방법의 개념도이다.
우선, 도 7과 같이 본 발명의 실시예의 더미패턴(100)설계방법은 제2 거리(spacing)(B)를 유지하면서 복수의 모(母) 더미패턴(121)을 형성한다. 상기 모 더미패턴(121)은 액티브 레이어 패턴, 폴리 레이어 패턴, 메탈 패턴, 컨택 레이어 패턴 등일 수 있다.
상기 제2 거리(B)는 반도체제조 공정상 패턴 간 최소 간격(Minimum Spacing) 이상의 거리일 수 있다.
실시예에서는 상기 모(母) 더미패턴(121)을 액티브 레이어 패턴으로 예를 들어 설명하나 이에 한정되는 것은 아니다.
다음으로, 도 8a 내지 도 8i와 같이 상기 모 더미패턴(121)을 분할하여 상기 제2 거리(B) 보다 짧은 제1 거리(A)를 가진 복수의 자(子) 더미패턴(122)을 형성한다.
상기 제1 더미패턴(122) 사이의 제1 거리(A)는 반도체제조 공정상 패턴 간 최소 간격(Minimum Spacing) 이상의 거리일 수 있다.
우선, 도 8a 및 8b와 같이 제3 거리(C)의 폭과 높이를 가진 모(母) 더미패턴(121)을 상기 제1 거리(A)와 같은 폭과 높이의 제3 패턴(124)으로 축소한다.
다음으로, 도 8c와 같이 상기 제3 패턴(124)을 수평방향의 폭은 고정하고, 상기 모 더미패턴(121)의 폭(C)인 제3 거리(C)의 높이로 수직확장하여 제4 패턴(125)을 형성한다.
예를 들어, 상기 제3 패턴(124)에 대해 수평으로는 고정하되 수직으로 상기 모 더미패턴(121)의 폭(C)이 될 때까지 수직으로 확장하여 제4 패턴(125)을 형성할 수 있다.
다음으로, 도 8d와 같이 상기 제3 패턴(124)을 수직방향의 높이는 고정하고, 상기 모 더미패턴(121)의 폭(C)인 제3 거리(C)로 수평확장하여 제5 패턴(126)을 형성한다.
예를 들어, 상기 제3 패턴(124)에 대해 수직으로는 고정하되 수평으로 상기 모 더미패턴(121)의 폭(C)이 될 때까지 수평으로 확장하여 제5 패턴(126)을 형성할 수 있다.
이때, 상기 제4 패턴(125) 및 제5 패턴(126)을 형성하는 순서는 고정된 것이 아니며, 제5 패턴(126)을 먼저 형성한 후 제4 패턴(125)을 형성할 수도 있다.
다음으로, 도 8e와 같이 상기 제4 패턴(125)과 상기 제5 패턴(126)을 합성하여 제 6 패턴(127)을 형성한다.
이때, 상기 제6 패턴(127)을 형성하는 경우 상기 제4 패턴(125)과 상기 제5 패턴(126)을 논리합 하여 제6 패턴(127)을 형성할 수 있다. 즉, 상기 제4 패턴(125)과 상기 제5 패턴(126)이 어느 하나라도 존재하는 영역에는 패턴이 존재하도록 한다.
다음으로, 상기 제6 패턴(127)이 상기 모 더미패턴(121)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(122)을 형성한다.
예를 들어, 도 8f과 같이 상기 제6패턴(127)을 상기 모 더미패턴(121)과 겹친다. 다음으로, 도 8g와 같이 상기 제6패턴(127)이 상기 모 더미패턴(121)과 겹치는 부분(오버랩되는 부분)을 제거하여 복수의 자 더미패턴(122)을 형성할 수 있다.
또한, 본 발명의 실시예의 다른 방법으로는 도 8h 및 도 8i와 같이 상기 제4 패턴(125)과 상기 제5 패턴(126)이 상기 모 더미패턴(121)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(122)을 형성할 수도 있다.
예들 들어, 도 8h와 같이, 도 8c의 상기 제4 패턴(125)과 상기 모 더미패턴(121)이 겹치는 부분(interact)을 제거하여 P 패턴(129)를 형성한다.
이후, 도 8i와 같이, 도 8d의 상기 제5 패턴(126)과 상기 모 더미패턴(121)이 겹치는 부분(interact)을 제거하여 Q 패턴(128)를 형성한다.
이후, 상기 P 패턴(129)과 상기 Q 패턴(128)을 합성하여 복수의 자 더미패턴(122)을 형성할 수도 있다.
이때, 상기 P 패턴(129)과 상기 Q 패턴(128)을 합성할 때 논리곱에 의해 합성함으로써 P 패턴(129)과 상기 Q 패턴(128)에서 공통으로 존재하는 영역에만 패턴이 형성되도록 하여 복수의 자 더미패턴(122)을 형성할 수 있다.
그 다음으로, 도 9a 내지 도 9g는 본 발명의 실시예에서 더미패턴(100)의 설계방법의 또 다른 개념도이다.
우선, 도 9a 및 도 9b와 같이 제3 거리(C)의 폭과 높이를 가진 모(母) 더미패턴(131)에 대해 상기 모 더미패턴(131)의 수평방향의 폭(C)은 고정하고, 상기 제1 거리(A)와 같은 폭(A)의 제7 패턴(135)으로 수직 축소한다.
다음으로, 도 9c와 같이 상기 제7 패턴(135)과 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 제9 패턴(136)을 형성한다.
다음으로, 도 9d와 같이 상기 모 더미패턴(131)의 수직방향의 높이는 고정하고 상기 제1 거리(A)와 같은 폭의 제8 패턴(137)으로 축소한다.
다음으로, 도 9e와 같이 상기 제8 패턴(137)과 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 제10 패턴(138)을 형성한다.
이때, 상기 제9 패턴(137) 및 상기 제10 패턴(138)을 형성하는 순서는 고정된 것이 아니며, 상기 제10 패턴(138)을 형성 한 수 제9 패턴(137)을 형성할 수도 있다.
다음으로, 도 9f와 같이 상기 제9 패턴(136)과 상기 제10 패턴(138)을 합성하여 복수의 자 더미패턴(132)을 형성한다.
이때, 상기 제9 패턴(136)과 상기 제10 패턴(138)을 합성할 때 논리곱에 의해 합성함으로써 제9 패턴(136)과 상기 제10 패턴(138)에서 공통으로 존재하는 영역에만 패턴이 형성되도록 하여 복수의 자 더미패턴(132)을 형성할 수 있다.
또한, 실시예는 도 9g와 같이 상기 제7 패턴(135)과 상기 제8 패턴(137)이 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(132)을 형성할 수도 있다.
예를 들어, 도 9g와 같이 상기 제7 패턴(135)과 상기 제8 패턴(137)을 논리합으로 합성하여 R 패턴(139)을 형성하고, 상기 R 패턴(139)과 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(132)을 형성할 수도 있다.
도 10은 본 발명에 따른 실시예에서 또 다른 반도체 소자(400)이다.
본 발명의 실시예에 따른 반도체 소자(400)는 제1 거리(spacing)(A)를 두고 형성된 복수의 제1 더미패턴(422)들을 포함하는 제1 군의 더미패턴(420); 상기 제1 거리(A)를 두고 형성된 복수의 제2 더미패턴(432)들을 포함하며, 상기 제1 거리(A)보다 긴 제2 거리(B)를 두고 상기 제1 군의 더미패턴(420)의 일측에 형성된 제2 군의 더미패턴(430)을 포함할 수 있다.
본 발명의 실시예는 도 10과 같이 상기 제1 군의 더미패턴(420)과 상기 제2 군의 더미패턴(430) 사이에 형성된 제3 더미패턴(450)을 더 포함할 수 있다.
상기 제1 군의 더미패턴(420), 상기 제2 군의 더미패턴(430)과 상기 제3 더미패턴(450) 사이의 거리(D)는 최소 선폭 이상일 수 있다.
본 발명의 실시예는 상기 실시예의 반도체 소자 및 마스크의 기술적인 특징을 채용할 수 있다.
본 발명의 실시예에 따른 반도체 소자(400)는 상기 제1 군의 더미패턴(420) 및 제2 군의 더미패턴(430)과 함께 제3의 더미패턴(450) 및 메인패턴(미도시)이 함께 형성되어 있을 수 있다.
이렇게 같은 모양과 크기를 가진 더미패턴과 메인패턴을 동시에 형성함으로써 데이터 양의 감축과 반도체제조 공정의 신속 및 정확성을 향상시킬 수 있다.
상기 제1 더미패턴(422) 사이의 제1 거리(A)는 반도체제조 공정상 패턴 간 최소 간격(Minimum Spacing) 이상의 거리일 수 있다.
본 발명의 실시예에서 상기 제1 군의 더미패턴(420)과 상기 제2 군의 더미패턴(430)은 액티브 레이어(Active layer) 패턴, 메탈 패턴(Metal pattern), 폴리 레이어(Poly Layer) 패턴 등과 같이 같은 기능을 하는 레이어(layer) 패턴일 수 있다.
예를 들어, 상기 제1 더미패턴(422) 및 상기 제2 더미패턴(432)들은 액티브 레이어(Active layer) 패턴일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 제3 더미패턴(450)은 폴리 레이어(Poly layer) 패턴일 수 있다.
본 발명의 실시예에서 상기 제1 더미패턴(422)들은 2n개(단, n은 1이상의 정 수)로 형성될 수 있다. 예들 들어, 상기 제1 더미패턴(422)들은 4개로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시예에서, 상기 제1 더미패턴(422)과 상기 제2 더미패턴(432)들은 같은 모양, 예를 들어 정사각형으로 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 본 발명의 실시예에서 상기 제1 더미패턴(422)과 상기 제2 더미패턴(432)은 같은 모양을 가질 수 있다. 상기 더미패턴들이 같은 모양을 가짐으로써 더미패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.
또한, 본 발명의 실시예에서 상기 제1 더미패턴(422)과 상기 제2 더미패턴(432)은 같은 크기를 가질 수 있다. 상기 더미패턴들이 같은 모양에 같은 크기를 가지는 경우 더미패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.
또한, 본 발명의 실시예에서 상기 제1 더미패턴(422)은 다각형일 수 있다. 예들 들어, 상기 제1 더미패턴(422)은 정사각형일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 더미패턴(422)은 정사각형인 경우에는 상기 제1 거리(A)가 상기 제1 더미패턴(422)의 폭(With)의 1/16 내지 3/4이 됨으로써 패턴의 밀도를 높일 수 있다. 예들 들어, 상기 제1 더미패턴(422) 사이의 제1 거리(A)가 상기 제1 더미패턴(422)의 폭의 1/2일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 더미패턴(122)의 폭(With)은 반도체제조 공정상 패턴의 최소 선폭(Minimum Width) 또는 최소 크기(Minimum Width) 이상일 수 있다.
또한, 본 발명의 실시예에서 상기 제2 거리(B)는 상기 제1 거리(A)와 다를 수 있다. 물론, 상기 제2 거리(B)가 상기 제1 거리(A)와 같을 수도 있다.
본 발명의 실시예에서 상기 제2 거리(B)는 상기 제1 거리(A)와 다른 경우 상기 제2 거리(B)는 상기 제1 거리(A) 보다 멀거나 가까울 수 있다.
예를 들어, 상기 제2 거리(B)가 상기 제1 거리(A) 보다 먼 경우, 상기 제2 거리(B)는 상기 제1 거리(A)의 1배 내지 10배가 될 수 있다. 예를 들어, 상기 제2 거리(B)는 상기 제1 거리(A)의 3배일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 11은 본 발명의 실시예에 따른 반도체 소자의 또 다른 예(600)의 평면도이며, 도 12a 내지 도 12c는 도 11의 실시예(600)에 따른 반도체 소자의 제조공정도이다.
도 11에 도시된 실시예(600)는 제1 거리(spacing)(A)를 두고 형성된 복수의 제1 더미패턴(622)과 상기 제1 더미패턴(622)으로부터 제5 거리(E)에 형성된 제5 더미패턴(625)을 포함하는 제1 군의 더미패턴(620) 및 제1 거리(A)를 두고 형성된 복수의 제2 더미패턴(632)들과 상기 제2 더미패턴(622)으로부터 제5 거리(E)에 형성된 제6 더미패턴(625)을 포함하면서, 상기 제1 군의 더미패턴(620)으로부터 제2 거리(B)에 형성된 제2 군의 더미패턴(630)을 포함하는 것을 특징으로 한다.
도 11은 제1 군의 더미패턴(620)과 상기 제2 군의 더미패턴(630)이 각각 4개씩 형성된 예이며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시예는 제1 군의 더미패턴(620)을 구성하는 더미패턴들이 서로 다른 거리에 위치한 점에 특징이 있다. 이는 제2 군의 더미패턴(630)도 마찬가지이다.
즉, 실시예에서 제1 군의 더미패턴(620)은 제1 거리(spacing)(A)를 두고 형성된 복수의 제1 더미패턴(622)과 상기 제1 더미패턴(622)으로부터 제5 거리(E)에 형성된 제5 더미패턴(625)을 포함할 수 있다.
상기 제1 더미패턴(122) 사이의 제1 거리(A)와 제1 더미패턴(622)으로부터 제5 거리(E)는 반도체제조 공정상 패턴 간 최소 간격(Minimum Spacing) 이상의 거리일 수 있다.
이때, 실시예에서 상기 제1 거리(A)가 상기 제5 거리(E)에 비해 길 수 있으나 이에 한정되는 것은 아니다. 즉, 상기 제1 거리(A)가 상기 제5 거리(E)에 비해 짧을 수도 있다.
실시예는 상기 도 1 내지 도 10에 도시된 본 발명의 실시예의 기술적인 특징을 채용할 수 있다.
즉, 실시예에서 상기 제1 군의 더미패턴(620)과 상기 제2 군의 더미패턴(630)은 액티브 레이어(Active layer) 패턴, 메탈 패턴(Metal pattern), 폴리 레이어(Poly Layer) 패턴 등과 같이 같은 기능을 하는 레이어(layer) 패턴일 수 있다.
실시예에서 상기 제1 더미패턴(122)들은 2n개(단, n은 1 이상의 정수)로 형성될 수 있다.
실시예에서, 상기 제1 더미패턴(622), 제5 더미패턴(625), 제2 더미패턴(632), 제6 더미패턴(635)들은 같은 모양, 예를 들어 직사각형으로 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 실시예에서 상기 제1 더미패턴(622), 제5 더미패턴(625), 제2 더미패턴(632), 제6 더미패턴(635)들은 같은 크기를 가질 수 있다. 상기 더미패턴들이 같은 모양에 같은 크기를 가지는 경우 더미패턴의 디자인과 반도체제조공정의 신속 정확성을 도모할 수 있고, 나아가 패턴의 균일성과 패턴밀도의 극대화를 도모할 수 있다.
상기 제1 더미패턴(622)은 직사각형인 경우 상기 제1 더미패턴()의 가로의 폭(X)와 세로의 폭(Y)은 서로 다르며, 가로의 폭(X)이 세로의 폭(Y)보다 길거나 짧을 수 있다.
상기 제1 더미패턴(622)의 폭(With)은 반도체제조 공정상 패턴의 최소 선폭(Minimum Width) 또는 최소 크기(Minimum Width) 이상일 수 있다.
이하, 도 12a 내지 도 12c를 참조하여 도 11의 실시예(600)에 따른 반도체 소자의 제조공정을 설명한다.
우선, 도 12a와 같이 제3 거리(C)의 폭과 높이를 가진 모(母) 더미패턴(621)을 형성한다.
이후, 도 12b와 같이 상기 모(母) 더미패턴(621)을 축소하여 합성하여 제11 패턴(629)을 형성한다.
상기 제11 패턴(629)을 형성하는 하나의 예의 과정은 다음과 같다.
즉, 상기 모(母) 더미패턴(621)을 도 9a 내지 도 9g와 같이 공정을 채용하여 제11 패턴(629)을 형성할 수 있다.
예들 들어, 상기 제3 거리(C)의 폭과 높이를 가진 모(母) 더미패턴(621)에 대해 상기 모 더미패턴(621)의 수평방향의 폭(C)은 고정하고, 제5 거리(E)의 제12 패턴(미도시)으로 수직 축소한다.
다음으로, 상기 모 더미패턴(621)의 수직방향의 높이는 고정하고 제1 거리(A)와 같은 폭의 제13 패턴(미도시)으로 축소한다.
다음으로, 도 12b와 같이 상기 제12 패턴과 상기 제13 패턴을 논리합으로 합성하여 상기 제11 패턴(629)을 형성한다.
다음으로, 도 12c와 같이 상기 제11 패턴(629)과 상기 모 더미패턴(621)과 겹치는 부분(interact)을 제거하여 제1 군의 더미패턴(620)을 형성할 수 있다.
상기 제1 군의 더미패턴(620)을 형성하는 방법은 하나의 예일 뿐이며, 상기 도 8a 내지 도 8i와 상기 도 9a 내지 도 9g의 내용을 채용하여 제1 군의 더미패턴(620)을 형성할 수 있다.
그 다음으로, 본 발명의 다른 실시예에 따른 마스크의 설계방법을 설명한다.
본 발명의 다른 실시예에 따른 마스크의 설계방법은 기판 상에 메인패턴을 형성하는 단계 및 상기 메인패턴이 형성된 영역 외의 영역에 같은 크기를 갖는 복수의 더미패턴을 형성하는 단계를 포함할 수 있다.
이때, 상기 복수의 더미패턴을 형성하는 방법은 상기 실시예의 복수의 자 더미패턴을 형성하는 방법을 채용할 수 있다.
예를 들어, 도 7과 같이 본 발명의 실시예의 더미패턴(100)설계방법은 제2 거리(spacing)(B)를 유지하면서 복수의 모(母) 더미패턴(121)을 형성한다.
이 후, 도 8a 내지 도 8i와 같이 상기 모 더미패턴(121)을 분할하여 상기 제2 거리(B) 보다 짧은 제1 거리(A)를 가진 복수의 자(子) 더미패턴(122)을 형성한다. 구체적으로, 도 8a 및 8b와 같이 제3 거리(C)의 폭과 높이를 가진 모(母) 더미패턴(121)을 상기 제1 거리(A)와 같은 폭과 높이의 제3 패턴(124)으로 축소한다. 다음으로, 도 8c와 같이 상기 제3 패턴(124)을 수평방향의 폭은 고정하고, 상기 모 더미패턴(121)의 폭(C)인 제3 거리(C)의 높이로 수직확장하여 제4 패턴(125)을 형성한다.
이후, 도 8d와 같이 상기 제3 패턴(124)을 수직방향의 높이는 고정하고, 상기 모 더미패턴(121)의 폭(C)인 제3 거리(C)로 수평확장하여 제5 패턴(126)을 형성한다.
이후, 도 8e와 같이 상기 제4 패턴(125)과 상기 제5 패턴(126)을 합성하여 제 6 패턴(127)을 형성한다. 이때, 상기 제6 패턴(127)을 형성하는 경우 상기 제4 패턴(125)과 상기 제5 패턴(126)을 논리합 하여 제6 패턴(127)을 형성할 수 있다. 즉, 상기 제4 패턴(125)과 상기 제5 패턴(126)이 어느 하나라도 존재하는 영역에는 패턴이 존재하도록 한다.
이후, 상기 제6 패턴(127)이 상기 모 더미패턴(121)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(122)을 형성한다.
예를 들어, 도 8f과 같이 상기 제6패턴(127)을 상기 모 더미패턴(121)과 겹 친다. 다음으로, 도 8g와 같이 상기 제6패턴(127)이 상기 모 더미패턴(121)과 겹치는 부분(오버랩되는 부분)을 제거하여 복수의 자 더미패턴(122)을 형성할 수 있다.
또한, 본 발명의 실시예의 다른 방법으로는 도 8h 및 도 8i와 같이 상기 제4 패턴(125)과 상기 제5 패턴(126)이 상기 모 더미패턴(121)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(122)을 형성할 수도 있다.
예들 들어, 도 8h와 같이, 도 8c의 상기 제4 패턴(125)과 상기 모 더미패턴(121)이 겹치는 부분(interact)을 제거하여 P 패턴(129)를 형성한다.
이후, 도 8i와 같이, 도 8d의 상기 제5 패턴(126)과 상기 모 더미패턴(121)이 겹치는 부분(interact)을 제거하여 Q 패턴(128)를 형성한다.
이후, 상기 P 패턴(129)과 상기 Q 패턴(128)을 합성하여 복수의 자 더미패턴(122)을 형성할 수도 있다.
이때, 상기 P 패턴(129)과 상기 Q 패턴(128)을 합성할 때 논리곱에 의해 합성함으로써 P 패턴(129)과 상기 Q 패턴(128)에서 공통으로 존재하는 영역에만 패턴이 형성되도록 하여 복수의 자 더미패턴(122)을 형성할 수 있다.
그 다음의 예로, 도 9a 내지 도 9g와 같이 더미패턴(100)을 또 다른 방법으로 설계방법할 수 있다.
우선, 도 9a 및 도 9b와 같이 제3 거리(C)의 폭과 높이를 가진 모(母) 더미패턴(131)에 대해 상기 모 더미패턴(131)의 수평방향의 폭(C)은 고정하고, 상기 제1 거리(A)와 같은 폭(A)의 제7 패턴(135)으로 수직 축소한다.
이후, 도 9c와 같이 상기 제7 패턴(135)과 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 제9 패턴(136)을 형성한다. 이후, 도 9d와 같이 상기 모 더미패턴(131)의 수직방향의 높이는 고정하고 상기 제1 거리(A)와 같은 폭의 제8 패턴(137)으로 축소한다.
이후, 도 9e와 같이 상기 제8 패턴(137)과 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 제10 패턴(138)을 형성한다.
이후, 도 9f와 같이 상기 제9 패턴(136)과 상기 제10 패턴(138)을 합성하여 복수의 자 더미패턴(132)을 형성한다.
이때, 상기 제9 패턴(136)과 상기 제10 패턴(138)을 합성할 때 논리곱에 의해 합성함으로써 제9 패턴(136)과 상기 제10 패턴(138)에서 공통으로 존재하는 영역에만 패턴이 형성되도록 하여 복수의 자 더미패턴(132)을 형성할 수 있다.
또한, 실시예는 도 9g와 같이 상기 제7 패턴(135)과 상기 제8 패턴(137)이 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(132)을 형성할 수도 있다.
예를 들어, 도 9g와 같이 상기 제7 패턴(135)과 상기 제8 패턴(137)을 논리합으로 합성하여 R 패턴(139)을 형성하고, 상기 R 패턴(139)과 상기 모 더미패턴(131)과 겹치는 부분(interact)을 제거하여 상기 복수의 자 더미패턴(132)을 형성할 수도 있다.
한편, 상기 복수의 자 더미패턴은 상호 간에 같은 크기와 모양을 가질 수 있다. 또한, 상기 복수의 자 더미패턴은 2n개(단, n은 1 이상의 정수)일 수 있다.
본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 하기 된 청 구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
이상에서 설명한 바와 같이 본 발명의 실시예에 의하면 같은 모양과 같은 크기를 가진 더미패턴들을 형성함으로써 패턴의 균일성을 이룰 수 있다.
또한, 본 발명의 실시예에 의하면 모양과 크기가 같은 더미패턴을 채용함으로써 더미패턴을 설계를 위한 데이터 부담을 최소한으로 할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 의하면 패턴의 균일성 확보에 따라 각 패턴의 CD(Critical Diameter)의 일정화를 얻을 수 있다.
또한, 본 발명의 실시예에 의하면 같은 모양과 같은 크기를 지니는 새로운 형태의 모양을 지닌 더미패턴이 형성된 반도체 소자를 제공할 수 있다.
또한, 본 발명의 실시예는 같은 모양과 같은 크기를 지니는 새로운 형태의 모양을 지닌 더미패턴으로 인해 설계공정 및 제조공정을 단순화할 수 있는 더미패턴을 포함하는 반도체 소자를 제공할 수 있다.

Claims (23)

  1. 제1 메인패턴이 형성된 셀을 형성하는 단계;
    메인 칩 내에 제2 메인패턴을 형성하는 단계;
    상기 메인 칩 내에 상기 셀을 삽입하는 단계;
    상기 제1 메인패턴과 상기 제2 메인패턴을 기준으로 더미패턴 금지영역을 형성하는 단계;
    상기 셀이 삽입된 메인 칩의 전체 영역에 더미패턴을 형성하는 단계; 및
    상기 더미패턴 금지영역과 겹치는 더미패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  2. 제1 항에 있어서,
    상기 더미패턴을 형성하는 단계는,
    제2 거리(spacing)를 유지하면서 복수의 모(母) 더미패턴을 형성하는 단계; 및
    상기 모 더미패턴을 분할하여 상호간에 제1 거리로 이격된 복수의 자(子) 더미패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  3. 제2 항에 있어서,
    상기 자 더미패턴들은 상호 간에 같은 모양을 가지는 것을 특징으로 하는 마 스크 설계방법.
  4. 제2 항 또는 제3 항에 있어서,
    상기 자(子) 더미패턴들은 상호 간에 같은 크기를 가지는 것을 특징으로 하는 마스크 설계방법.
  5. 제2 항 또는 제3 항에 있어서,
    상기 자(子) 더미패턴들은 2n개(단, n은 1 이상의 정수) 인 것을 특징으로 하는 마스크 설계방법.
  6. 제2 항 또는 제3 항에 있어서,
    상기 자 더미패턴은 다각형인 것을 특징으로 하는 마스크 설계방법.
  7. 제2 항에 있어서,
    상기 복수의 자(子) 더미패턴을 형성하는 단계는,
    상기 모(母) 더미패턴을 축소하여 상기 제1 거리와 같은 크기의 폭과 높이를 갖는 제3 패턴을 형성하는 단계;
    상기 제3 패턴을 수직방향으로 확장하여 상기 모 더미패턴과 동일한 크기의 폭을 갖는 제4 패턴을 형성하는 단계;
    상기 제3 패턴을 수평방향으로 확장하여 상기 모 더미패턴과 동일한 크기의 높이를 갖는 제5 패턴을 형성하는 단계; 및
    상기 제4 패턴 및 상기 제5 패턴 중 적어도 하나의 패턴과 상기 모 더미패턴이 겹치는(interact) 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  8. 제7 항에 있어서,
    상기 복수의 자(子) 더미패턴을 형성하는 단계는,
    상기 제4 패턴과 상기 제5 패턴을 논리합으로 합성하여 제6 패턴을 형성하는 단계; 및
    상기 제6 패턴과 상기 모 더미패턴이 겹치는(interact) 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  9. 제7 항에 있어서,
    상기 복수의 자 더미 패턴을 형성하는 단계는,
    상기 제4 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 P 패턴을 형성하는 단계;
    상기 제5 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 Q 패턴를 형성하는 단계; 및
    상기 P 패턴과 상기 Q 패턴을 논리곱에 의해 합성하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  10. 제2 항에 있어서,
    상기 복수의 자(子) 더미패턴을 형성하는 단계는,
    상기 모 더미패턴을 수직방향으로 축소하여, 상기 모 더미패턴과 동일한 크기의 폭과 상기 제1 거리와 동일한 크기의 높이를 갖는 제7 패턴을 형성하는 단계;
    상기 모 더미패턴을 수평방향으로 축소하여, 상기 모 더미패턴과 동일한 크기의 높이와 상기 제1 거리와 동일한 크기의 폭을 갖는 제8 패턴을 형성하는 단계; 및
    상기 제7 패턴과 상기 제8 패턴 중 적어도 하나의 패턴과 상기 모 더미패턴이 겹치는(interact) 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  11. 제10 항에 있어서,
    상기 복수의 자 더미패턴을 형성하는 단계는,
    상기 제7 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 제9 패턴을 형성하는 단계;
    상기 제8 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 제10 패턴을 형성하는 단계; 및
    상기 제9 패턴과 상기 제10 패턴을 논리곱으로 합성하는 단계;를 포함하는 것을 특징으로 하는 마스크의 설계방법.
  12. 제10 항에 있어서,
    상기 복수의 자 더미패턴을 형성하는 단계는,
    상기 제7 패턴과 상기 제8 패턴을 논리합으로 합성하여 R 패턴을 형성하는 단계; 및
    상기 R 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크의 설계방법.
  13. 제2 항에 있어서,
    상기 복수의 모(母) 더미패턴을 형성하는 단계 후에,
    상기 복수의 모(母) 더미패턴 사이에 제3 더미패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 마스크의 설계방법.
  14. 제1 항에 있어서,
    상기 더미패턴을 형성하는 단계는,
    제3 거리의 폭과 높이를 갖는 모(母) 더미패턴을 형성하는 단계;
    상기 모 더미패턴을 수직방향으로 축소하여, 상기 제3 거리의 폭과 제5 거리의 높이를 갖는 제12 패턴을 형성하는 단계;
    상기 모 더미패턴을 수평방향으로 축소하여, 상기 제3 거리의 높이와 제1 거리의 폭을 갖는 제13 패턴을 형성하는 단계;
    상기 제12 패턴과 상기 제13 패턴을 논리합으로 합성하여 제11 패턴을 형성하는 단계; 및
    상기 제11 패턴과 상기 모 더미패턴이 겹치는 부분(interact)을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크의 설계방법.
  15. 기판 상에 메인패턴을 형성하는 단계; 및
    상기 메인패턴이 형성된 영역 외의 영역에 같은 크기를 갖는 복수의 더미패턴을 형성하는 단계;를 포함하며,
    상기 복수의 더미패턴을 형성하는 단계는,
    상기 기판 상에 상호간에 제2 거리(spacing)로 이격된 복수의 모(母) 더미패턴을 형성하는 단계;
    상기 복수의 모(母) 더미패턴을 분할하여 상호간에 제1 거리로 이격된 복수의 자(子) 더미패턴을 형성하는 단계; 및
    상기 메인패턴과 접하는 상기 자 더미패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  16. 삭제
  17. 제15 항에 있어서,
    상기 복수의 자(子) 더미패턴을 형성하는 단계는,
    상기 모(母) 더미패턴을 축소하여 상기 제1 거리와 같은 크기의 폭과 높이를 갖는 제3 패턴을 형성하는 단계;
    상기 제3 패턴을 수직방향으로 확장하여 상기 모 더미패턴과 동일한 크기의 폭을 갖는 제4 패턴을 형성하는 단계;
    상기 제3 패턴을 수평방향으로 확장하여 상기 모 더미패턴과 동일한 크기의 높이를 갖는 제5 패턴을 형성하는 단계; 및
    상기 제4 패턴 및 상기 제5 패턴 중 적어도 하나의 패턴과 상기 모 더미패턴이 겹치는(interact) 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  18. 제17 항에 있어서,
    상기 복수의 자(子) 더미패턴을 형성하는 단계는,
    상기 제4 패턴과 상기 제5 패턴을 논리합으로 합성하여 제6 패턴을 형성하는 단계; 및
    상기 제6 패턴과 상기 모 더미패턴이 겹치는(interact) 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  19. 제17 항에 있어서,
    상기 복수의 자 더미 패턴을 형성하는 단계는,
    상기 제4 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 P 패턴을 형성 하는 단계;
    상기 제5 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 Q 패턴를 형성하는 단계; 및
    상기 P 패턴과 상기 Q 패턴을 논리곱에 의해 합성하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  20. 제15 항에 있어서,
    상기 복수의 자(子) 더미패턴을 형성하는 단계는,
    상기 모 더미패턴을 수직방향으로 축소하여, 상기 모 더미패턴과 동일한 크기의 폭과 상기 제1 거리와 동일한 크기의 높이를 갖는 제7 패턴을 형성하는 단계;
    상기 모 더미패턴을 수평방향으로 축소하여, 상기 모 더미패턴과 동일한 크기의 높이와 상기 제1 거리와 동일한 크기의 폭을 갖는 제8 패턴을 형성하는 단계; 및
    상기 제7 패턴과 상기 제8 패턴 중 적어도 하나의 패턴과 상기 모 더미패턴이 겹치는(interact) 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크 설계방법.
  21. 제20 항에 있어서,
    상기 복수의 자 더미패턴을 형성하는 단계는,
    상기 제7 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 제9 패턴을 형 성하는 단계;
    상기 제8 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하여 제10 패턴을 형성하는 단계; 및
    상기 제9 패턴과 상기 제10 패턴을 논리곱으로 합성하는 단계;를 포함하는 것을 특징으로 하는 마스크의 설계방법.
  22. 제20 항에 있어서,
    상기 복수의 자 더미패턴을 형성하는 단계는,
    상기 제7 패턴과 상기 제8 패턴을 논리합으로 합성하여 R 패턴을 형성하는 단계; 및
    상기 R 패턴과 상기 모 더미패턴이 겹치는 부분을 제거하는 단계;를 포함하는 것을 특징으로 하는 마스크의 설계방법.
  23. 제15 항 및 17항 내지 제22 항 중 어느 하나의 항에 있어서,
    상기 복수의 자 더미패턴은 상호 간에 같은 크기와 모양을 가지며, 2n개(단, n은 1 이상의 정수)인 것을 특징으로 하는 마스크 설계방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021148980A1 (en) * 2020-01-21 2021-07-29 Murata Manufacturing Co., Ltd. Methods of manufacturing ic devices on wafers, associated wafers and reticles

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103886150A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种冗余图形的填充方法
KR102645944B1 (ko) * 2018-10-10 2024-03-08 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077766A (ko) * 1997-04-22 1998-11-16 윤종용 반도체장치의 더미패턴 형성방법
KR20000060452A (ko) * 1999-03-16 2000-10-16 윤종용 패드 주위에 더미 패턴을 구비한 반도체소자
KR20020055145A (ko) * 2000-12-28 2002-07-08 박종섭 반도체 소자의 더미패턴 형성 방법
KR20020056147A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 더미패턴 형성방법
KR20020068419A (ko) * 2001-02-21 2002-08-27 삼성전자 주식회사 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077766A (ko) * 1997-04-22 1998-11-16 윤종용 반도체장치의 더미패턴 형성방법
KR20000060452A (ko) * 1999-03-16 2000-10-16 윤종용 패드 주위에 더미 패턴을 구비한 반도체소자
KR20020055145A (ko) * 2000-12-28 2002-07-08 박종섭 반도체 소자의 더미패턴 형성 방법
KR20020056147A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 더미패턴 형성방법
KR20020068419A (ko) * 2001-02-21 2002-08-27 삼성전자 주식회사 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021148980A1 (en) * 2020-01-21 2021-07-29 Murata Manufacturing Co., Ltd. Methods of manufacturing ic devices on wafers, associated wafers and reticles

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