CN112380804A - 一种芯片及其物理布局方法 - Google Patents

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Abstract

本发明实施例公开一种芯片及其物理布局方法，涉及半导体技术领域，能够有效提高芯片设计效率。所述芯片包括：同一基片上彼此相邻的第一子模块和第二子模块；在所述基片的预设图形层中：所述第一子模块内设置有第一金属图形，所述第一子模块的模块边缘设置有第一缓冲图形；所述第二子模块内设置有第二金属图形；所述第一金属图形和所述第二金属图形互不干涉。本发明适用于集成电路设计中。

Description

一种芯片及其物理布局方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片及其物理布局方法。
背景技术
在半导体的先进制造工艺下，由于工艺或其它的要求，金属区域之间存在相互干涉的情况。例如，在一定区域范围内金属覆盖率要达到工艺要求，又例如不同金属介质之间的电信号要避免相互干扰。这些情况在进行芯片的物理布局时都要考虑。
然而，由于集成电路的设计工作通常异常复杂，常常会将整个集成电路的设计分割成多个子模块，由不同的人员分别完成后再进行组合。各设计人员只能在自己设计的子模块内部解决金属区域的干涉问题，而当将不同子模块组合到一起时，子模块之间金属区域的相干问题就会凸显出来，设计人员不得不进行大量的设计调整工作，严重降低了芯片的设计效率。
发明内容
有鉴于此，本发明实施例提供一种芯片及其物理布局方法，能够有效提高芯片设计效率。
第一方面，本发明实施例提供一种芯片，包括：同一基片上彼此相邻的第一子模块和第二子模块；在所述基片的预设图形层中：所述第一子模块内设置有第一金属图形，所述第一子模块的模块边缘设置有第一缓冲图形；所述第二子模块内设置有第二金属图形；所述第一金属图形和所述第二金属图形互不干涉。
可选的，所述第二子模块的模块边缘设置有第二缓冲图形。
可选的，所述第一金属图形和所述第二金属图形之间的集成电路工艺制程和/或电气特性互不干涉。
可选的，所述缓冲图形为金属材料的图形链，所述图形链由多个基本图形间隔排列而成。
可选的，所述基本图形包括以下至少一种：矩形、圆形、三角形、十字形、星型、多边形。
可选的，所述基本图形的面积在100平方纳米至6000平方纳米之间。
可选的，相邻两个所述基本图形之间的间隙在10纳米至50纳米之间。
可选的，所述预设图形层的任意指定区域中，金属覆盖率处于预设覆盖率范围内，其中，所述指定区域为具有预设边长的正方形所围成的区域。
可选的，所述缓冲图形包括沿模块边缘围绕而成的封闭图形；所述封闭图形包括以下至少一种：淀积形成的金属环、刻蚀形成的沟槽、离子注入形成的耗尽层。
可选的，所述芯片包括多个所述预设图形层，各所述预设图形层中的缓冲图形彼此对齐，形成立体缓冲结构。
第二方面，本发明的实施例还提供一种芯片的物理布局方法，包括：
在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形，所述缓冲图形位于所述子模块的模块边缘；
分别设置各所述子模块的金属图形；
检测各所述子模块中，缓冲图形与金属图形是否符合预设规则；
在符合所述预设规则的情况下，将各所述子模块拼接形成目标模块，所述目标模块中任意相邻两个子模块的金属图形之间互不干涉。
可选的，所述在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形之前，所述方法还包括：
构造不同子模块拼接的典型范例；
确定所述典型范例中各子模块的缓冲图形，以使每种典型范例下各相邻子模块的金属图形之间互不干涉；
所述在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形包括：
根据所述典型范例下的缓冲图形，为所述芯片中的子模块设置缓冲图形。
可选的，所述目标模块中任意相邻两个子模块的金属图形之间互不干涉包括：所述目标模块中任意相邻两个子模块的金属图形之间的集成电路工艺制程和/或电气特性互不干涉。
可选的，所述所述缓冲图形为金属材料的图形链，所述图形链由多个基本图形间隔排列而成。
可选的，所述缓冲图形包括沿模块边缘围绕而成的封闭图形；所述封闭图形包括以下至少一种：淀积形成的金属环、刻蚀形成的沟槽、离子注入形成的耗尽层。
本发明的实施例提供的芯片及其物理布局方法，第一子模块的模块边缘设置有第一缓冲图形，该第一缓冲图形在第一子模块与第二子模块之间，能够消除第一子模块中的第一金属图形与第二子模块的第二金属图形之间的干涉，使第一子模块内部的第一金属图形不会对其他子模块产生干涉，也无需设计人员进行重新调整，因此能够大大提高芯片设计效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明的实施例提供的芯片的一种结构示意图；
图2为本发明的实施例提供的芯片的另一种结构示意图；
图3为本发明的实施例提供的芯片的又一种结构示意图；
图4为本发明的实施例提供的芯片物理布局方法的一种流程图；
图5为本发明的实施例中子模块拼接的几种典型范例示意图。
具体实施方式
下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如背景技术所言，在半导体的先进制造工艺下，由于工艺或其它的要求，金属区域之间存在相互干涉的情况。各设计人员只能在自己设计的子模块内部解决金属区域的干涉问题，而当将不同子模块组合到一起时，子模块之间金属区域的相干问题就会凸显出来。
具体而言，由于半导体芯片在制造过程中并不是以子模块为单位进行制造的，而是基片上的各子模块作为一个整体进行制造。相应的，在进行设计规则验证时，也是通过一定大小的验证窗口进行步进式的全局验证。当验证窗口步进到的区域正好位于不同子模块的交界处时，由于验证窗口内可能涉及多个子模块，而这些子模块可能是由不同的开发人员设计的，并没有事先考虑模块组合的情况，因此，当这些子模块组合起来时，验证窗口内的设计规则可能无法满足。
为了解决上述问题，发明人在研究中发现，可以通过在子模块含有金属图形的图形层中设置缓冲图形，利用缓冲图形消除不同子模块之间金属图形的相互干涉，这样子模块的设计人员只需考虑子模块内部的设计规则即可，一个子模块内部的金属分布不会影响对其他相邻子模块产生干涉。当将不同的子模块组合后，不会出现各子模块之间的相干问题，也无需设计人员进行重新调整，因此能够大大提高芯片设计效率。
为使本领域技术人员更好地理解本发明的实施例的技术构思、实施方案和有益技术效果，以下通过具体实施例进行详细说明。
如图1所示，本发明的实施例提供一种芯片，包括：同一基片上彼此相邻的第一子模块10和第二子模块20；在所述基片的预设图形层中：第一子模块10内设置有第一金属图形11，第一子模块10的模块边缘设置有第一缓冲图形12；第二子模块20内设置有第二金属图形21；第一金属图形11和第二金属图形21互不干涉。
本发明的实施例提供的芯片，第一子模块10的模块边缘设置有第一缓冲图形12，该第一缓冲图形12在第一子模块10与第二子模块20之间，能够消除第一子模块10中的第一金属图形11与第二子模块20的第二金属图形21之间的干涉，使第一子模块10内部的第一金属图形11不会对其他子模块产生干涉，也无需设计人员进行重新调整，因此能够大大提高芯片设计效率。
具体而言，第一子模块10和第二子模块20可以是芯片中的任意两个相邻的子模块。根据不同的子模块划分，第一子模块10可以为内部包含多种逻辑结构的功能单元，第二子模块20既可以是内部包含多种逻辑结构的功能单元，也可以是设置在不同功能单元之间的金属互连线。第一金属图形11和第二金属图形21可以是实现对应的子模块功能所需的金属，例如电极、电容等。第一缓冲图形12可以是与子模块本身的功能无关的其他金属。
可选的，第一缓冲图形12既可以沿第一子模块10的模块边缘围绕一周分布，也可以仅分布在第一子模块10一侧的边缘，本发明的实施例对此不做限定。
根据芯片的电路结构和各子模块的划分规则的不同，各子模块内部的具体结构以及各子模块之间的相对位置关系也相应不同。例如，子模块A和子模块B之间可以无缝相接，也可以间隔一定间隙。可选的，该间隙中既可以保留间隔空间，也可以设置金属互连线。
进一步的，如图2所示，在本发明的一个实施例中，第二子模块20的模块边缘也可以设置有第二缓冲图形22，从而有利于进一步消除第一子模块10的第一金属图形11与第二子模块20的第二金属图形21之间的干涉。
可选的，第二缓冲图形22的具体结构可以与第一缓冲图形12相同或不同。第二缓冲图形22既可以沿第二子模块20的模块边缘围绕一周分布，也可以仅分布在第二子模块20一侧的边缘。
需要说明的是，本发明的实施例中，所言第一金属图形11和第二金属图形21之间互不干涉，既可以包括第一金属图形11和第二金属图形21之间的集成电路工艺制程互不干涉，也可以包括第一金属图形11和第二金属图形21之间的电气特性互不干涉。不同的互不干涉的需求，对应的缓冲图形也相应不同。以下将第一缓冲图形12和第二缓冲图形22统一作为缓冲图形，进行详细说明。
具体而言，在本发明的一个实施例中，第一金属图形11和第二金属图形21之间的集成电路工艺制程互不干涉。再次参照图1所示，第一缓冲图形12与第二缓冲图形22中，缓冲图形可以为金属材料的图形链，所述图形链由多个基本图形间隔排列而成。可选的，在本发明的一个实施例中，基本图形可以包括以下一种或多种：矩形、圆形、三角形、十字形、星型、多边形。
为了第一金属图形11和第二金属图形21之间的集成电路工艺制程互不干涉，根据代工厂的工艺条件，基本图形可以设置为合适的大小和形状，各基本图形之间可以间隔合适的距离。例如，在本发明的一个实施例中，基本图形的面积可以在100平方纳米至6000平方纳米之间，例如2500平方纳米。相邻两个所述基本图形之间的间隙可以在10纳米至50纳米之间，例如30纳米。
通过对缓冲图形进行上述布置，所述预设图形层的任意指定区域中，金属覆盖率处于预设覆盖率范围内，其中，所述指定区域为具有预设边长的正方形所围成的区域。
为了能够对设计出的物理布局进行制造，可以对物理布局进行设计规则检查。在检查过程中，可以利用边长为预设值的正方形作为验证窗口，对整个芯片区域进行步进式验证。在验证窗口扫过的每一个芯片区域内，金属覆盖率都处于预设覆盖率范围内。例如，在本发明的一个实施例中，工艺条件要求金属覆盖率为30％-70％，则本发明的实施例提供的芯片中，无论在子模块内部，还是在不同的子模块之间，验证窗口在步进过程中扫过的每一个区域，金属覆盖率都可以在30％-70％之间，从而可以顺利通过设计规则检查，有效提高了芯片的设计效率。
以上实施例介绍了第一金属图形11和第二金属图形21之间的集成电路工艺制程互不干涉的情况，但本发明的实施例不限于此，在本发明的其他实施例中，第一金属图形11和第二金属图形21之间的电气特性也可以互不干涉。
为了实现电气特性互不干涉，如图3所示，在本发明的一个实施例中，缓冲图形12可以包括沿模块边缘围绕而成的封闭图形；可选的，所述封闭图形包括以下一种或多种：淀积形成的金属环、刻蚀形成的沟槽、离子注入形成的耗尽层。
其中，淀积形成的金属环可以接地电位，从而对金属环内部的电信号形成屏蔽层。刻蚀的沟槽将沟槽两侧做了物理分隔，也可以有效抑制沟槽两侧电信号之间的相互影响。离子注入形成的耗尽层，根据注入离子类型的不同，可以接不同的电位，从而在基片中形成PN结反偏，形成势垒，有效降低了耗尽层两侧的电信号干扰。
进一步的，为了更有效防止不同子模块之间的电气信号相干，在本发明的一个实施例中，芯片可以包括多个预设图形层，每个预设图形层都可以设置缓冲图形，各预设图形层中的缓冲图形彼此对齐，从而形成立体缓冲结构。这样，能够在多个层中对电气信号干涉进行联合阻断，有效提升了电气信号的干涉阻断效果。这样子模块的设计人员只需考虑子模块内部的设计即可，一个子模块内部的金属分布不会影响对其他相邻子模块产生干涉。当将不同的子模块组合后，不会出现各子模块之间的相干问题，也无需设计人员进行重新调整，因此能够大大提高芯片设计效率。
需要说明的是，对于同一个芯片而言，上述集成电路工艺制程互不干涉以及电气特性互不干涉所对应的缓冲图形，可以根据需要分别设置在不同的子模块上，或同时设置在同一个子模块上。本发明的实施例对此不做限定。
与前述实施例提供的芯片相对应，本发明的实施例还提供芯片的物理布局方法，能够大大提高芯片设计效率。
如图4所示，本发明的实施例提供的芯片的物理布局方法可以包括：
S31，在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形，所述缓冲图形位于所述子模块的模块边缘；
S32，分别设置各所述子模块的金属图形；
S33，检测各所述子模块中，缓冲图形与金属图形是否符合预设规则；
S34，在符合所述预设规则的情况下，将各所述子模块拼接形成目标模块，所述目标模块中任意相邻两个子模块的金属图形之间互不干涉。
本发明的实施例提供的芯片的物理布局方法，能够在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形，然后分别设置各所述子模块的金属图形，检测各所述子模块中，缓冲图形与金属图形是否符合预设规则，在符合所述预设规则的情况下，将各所述子模块拼接形成目标模块，所述目标模块中任意相邻两个子模块的金属图形之间互不干涉。这样，子模块的设计人员只需考虑子模块内部的设计即可，一个子模块内部的金属分布不会影响对其他相邻子模块产生干涉。当将不同的子模块组合后，不会出现各子模块之间的相干问题，也无需设计人员进行重新调整，因此能够大大提高芯片设计效率。
为了能够为各子模块设置合适的缓冲图形，在本发明的一个实施例中，步骤S31在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形之前，本发明的实施例提供的芯片的物理布局方法还可以包括：
构造不同子模块拼接的典型范例；
确定所述典型范例中各子模块的缓冲图形，以使每种典型范例下各相邻子模块的金属图形之间互不干涉；
所述在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形包括：
根据所述典型范例下的缓冲图形，为所述芯片中的子模块设置缓冲图形。
举例而言，可以根据电路规模、电路功能等，构造不同的子模块，再根据不同子模块之间的相对位置关系，构造各子模块拼接的典型范例。示例性的，在本发明的一个实施例中，子模块拼接的几种典型范例可以如图5所示。
可选的，形成的目标模块中任意相邻两个子模块的金属图形之间互不干涉可以包括：所述目标模块中任意相邻两个子模块的金属图形之间的集成电路工艺制程和/或电气特性互不干涉。
可选的，所述所述缓冲图形为金属材料的图形链，所述图形链由多个基本图形间隔排列而成。
可选的，所述缓冲图形包括沿模块边缘围绕而成的封闭图形；所述封闭图形包括以下至少一种：淀积形成的金属环、刻蚀形成的沟槽、离子注入形成的耗尽层。
根据本发明的实施例提供的芯片的物理布局方法，可以形成前述实施例提供的任一种芯片，前文已经进行了详细说明，此处不再赘述。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
为了描述的方便，描述以上装置是以功能分为各种单元/模块分别描述。当然，在实施本发明时可以把各单元/模块的功能在同一个或多个软件和/或硬件中实现。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种芯片，其特征在于，包括：同一基片上彼此相邻的第一子模块和第二子模块；
在所述基片的预设图形层中：所述第一子模块内设置有第一金属图形，所述第一子模块的模块边缘设置有第一缓冲图形；所述第二子模块内设置有第二金属图形；所述第一金属图形和所述第二金属图形互不干涉。
2.根据权利要求1所述的芯片，其特征在于，所述第二子模块的模块边缘设置有第二缓冲图形。
3.根据权利要求1或2所述的芯片，其特征在于，所述第一金属图形和所述第二金属图形之间的集成电路工艺制程和/或电气特性互不干涉。
4.根据权利要求1或2所述的芯片，其特征在于，所述缓冲图形为金属材料的图形链，所述图形链由多个基本图形间隔排列而成。
5.根据权利要求4所述的芯片，其特征在于，所述基本图形包括以下至少一种：矩形、圆形、三角形、十字形、星型、多边形。
6.根据权利要求4所述的芯片，其特征在于，所述基本图形的面积在100平方纳米至6000平方纳米之间。
7.根据权利要求4所述的芯片，其特征在于，相邻两个所述基本图形之间的间隙在10纳米至50纳米之间。
8.根据权利要求1或2所述的芯片，其特征在于，所述预设图形层的任意指定区域中，金属覆盖率处于预设覆盖率范围内，其中，所述指定区域为具有预设边长的正方形所围成的区域。
9.根据权利要求1或2所述的芯片，其特征在于，所述缓冲图形包括沿模块边缘围绕而成的封闭图形；所述封闭图形包括以下至少一种：淀积形成的金属环、刻蚀形成的沟槽、离子注入形成的耗尽层。
10.根据权利要求9所述的芯片，其特征在于，所述芯片包括多个所述预设图形层，各所述预设图形层中的缓冲图形彼此对齐，形成立体缓冲结构。
11.一种芯片的物理布局方法，其特征在于，包括：
在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形，所述缓冲图形位于所述子模块的模块边缘；
分别设置各所述子模块的金属图形；
检测各所述子模块中，缓冲图形与金属图形是否符合预设规则；
在符合所述预设规则的情况下，将各所述子模块拼接形成目标模块，所述目标模块中任意相邻两个子模块的金属图形之间互不干涉。
12.根据权利要求11所述的方法，其特征在于，所述在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形之前，所述方法还包括：
构造不同子模块拼接的典型范例；
确定所述典型范例中各子模块的缓冲图形，以使每种典型范例下各相邻子模块的金属图形之间互不干涉；
所述在芯片的预设图形层中，为所述芯片的子模块设置缓冲图形包括：
根据所述典型范例下的缓冲图形，为所述芯片中的子模块设置缓冲图形。
13.根据权利要求11或12所述的方法，其特征在于，所述目标模块中任意相邻两个子模块的金属图形之间互不干涉包括：所述目标模块中任意相邻两个子模块的金属图形之间的集成电路工艺制程和/或电气特性互不干涉。
14.根据权利要求11或12所述的方法，其特征在于，所述所述缓冲图形为金属材料的图形链，所述图形链由多个基本图形间隔排列而成。
15.根据权利要求11或12所述的方法，其特征在于，所述缓冲图形包括沿模块边缘围绕而成的封闭图形；所述封闭图形包括以下至少一种：淀积形成的金属环、刻蚀形成的沟槽、离子注入形成的耗尽层。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136393A (zh) * 2006-08-31 2008-03-05 半导体元件工业有限责任公司 半导体封装件及其方法
CN102573281A (zh) * 2010-12-16 2012-07-11 赛米控电子股份有限公司 带屏蔽件的印制电路板
CN106981457A (zh) * 2017-02-13 2017-07-25 武汉澳谱激光科技有限公司 用于屏蔽集成电路高密度封装电磁干扰方法及激光加工设备
US20180166363A1 (en) * 2016-04-01 2018-06-14 Intel Corporation Semiconductor package with electromagnetic interference shielding structures
CN110608819A (zh) * 2018-06-14 2019-12-24 迈来芯科技有限公司 用于压电电阻器传感器的n型注入电屏蔽件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136393A (zh) * 2006-08-31 2008-03-05 半导体元件工业有限责任公司 半导体封装件及其方法
CN102573281A (zh) * 2010-12-16 2012-07-11 赛米控电子股份有限公司 带屏蔽件的印制电路板
US20180166363A1 (en) * 2016-04-01 2018-06-14 Intel Corporation Semiconductor package with electromagnetic interference shielding structures
CN106981457A (zh) * 2017-02-13 2017-07-25 武汉澳谱激光科技有限公司 用于屏蔽集成电路高密度封装电磁干扰方法及激光加工设备
CN110608819A (zh) * 2018-06-14 2019-12-24 迈来芯科技有限公司 用于压电电阻器传感器的n型注入电屏蔽件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
赵武: "《集成电路设计实验教程》", 西安电子科技大学出版社, pages: 67 - 68 *

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