CN102573281A - 带屏蔽件的印制电路板 - Google Patents

带屏蔽件的印制电路板 Download PDF

Info

Publication number
CN102573281A
CN102573281A CN2011104246083A CN201110424608A CN102573281A CN 102573281 A CN102573281 A CN 102573281A CN 2011104246083 A CN2011104246083 A CN 2011104246083A CN 201110424608 A CN201110424608 A CN 201110424608A CN 102573281 A CN102573281 A CN 102573281A
Authority
CN
China
Prior art keywords
conductor belt
shielding part
printed circuit
circuit board
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104246083A
Other languages
English (en)
Inventor
亚历山大·魏格尔
马里奥·米策尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
Original Assignee
Semikron GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semikron GmbH and Co KG filed Critical Semikron GmbH and Co KG
Publication of CN102573281A publication Critical patent/CN102573281A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09354—Ground conductor along edge of main surface
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently

Abstract

带屏蔽件的印制电路板(2)，具有：具备上侧(6)和底侧(8)的、平面式延伸的载体板(4)，至少一个第一导体带平面(10a)及与其相距的第二导体带平面(10b)，占据载体板至少一个子区域(18)的电路(12)；印制电路板包括屏蔽该电路以对抗电磁干扰辐射的屏蔽件(20)，其中，屏蔽件包括：布置在第一导体带平面上的、闭合地围起子区域的第一屏蔽件导体带(22a)，及布置在第二导体带平面上的、闭合地围起子区域的第二屏蔽件导体带(22b)，其中，第一屏蔽件导体带和第二屏蔽件导体带至少在闭合地围起电路的外周区域(24)内是全等的，并且屏蔽件在外周区域内包括多个贯通载体板的、连接第一屏蔽件导体带和第二屏蔽件导体带的镀通孔(26)。

Description

带屏蔽件的印制电路板
技术领域
本发明涉及一种带有屏蔽件的印制电路板。
背景技术
所谈及的印制电路板(也称为电路板(Platine))被用于构成电路，并且具有带上侧和底侧的载体板。载体板一般具有平面式延伸的、非常薄的方形的形状，该方形的平坦侧于是形成上侧和底侧。例如上侧和/或底侧被装配有结构元件。就传统的结构元件而言，结构元件的连接部或连接线穿过载体板。与之相对照地，表面贴装结构元件(surfacemounted device)仅直接布置在表面上，也就是布置在上侧或底侧上。在底侧和上侧上安装有对结构元件连接部加以连接的导体带。上侧与底侧之间的其他电连接利用导体带的两个彼此相叠的部段之间的镀通孔来产生。公知的还有多层印制电路板，其中，在载体板的内部同样布置有一个或多个导体带平面。所有的导体带平面以及上侧和底侧一般彼此平行而置。
通过对处于印制电路板上的电路的开关事件(Schaltereignisse)，印制电路板内部产生电磁干扰辐射。在这里也说成是EMV事件(电磁兼容性)。干扰辐射发射到环境，换句话说，形成耦出的干扰辐射。在反过来的路径上，印制电路板外面出现的干扰辐射在印制电路板的电路上还会引发不希望的EMV效应，并且持续干扰电路的功能。因此，电路相对于环境凭借对抗电磁干扰辐射的屏蔽装置，简称(EMV)屏蔽件而得到屏蔽。在没有这样的EMV屏蔽件的情况下，外部的干扰辐射很容易耦入印制电路板或者说电路内并干扰灵敏的信号线路，也就是说，干扰导体带上的电信号。此外，其他器件也会受到干扰辐射的干扰。
所述屏蔽件不必完全地围绕整个印制电路板或印制电路板的整个布线部来布置，而是也可以仅布置于在EMV方面对干扰灵敏的分电路，也就是总电路的一些部分之间，以实现改善整个印制电路板EMV性能。这一点例如在绝缘栅双极型晶体管(IGBT，insulated gate bipolartransistor)或金属氧化物半导体场效应管(MOSFET，metal oxidesemiconductor field effect transistor)等功率半导体开关的控制电路中是重要的，以达到将具有低压的初级侧与部分具有特别高电压的次级侧可靠分开的目的。电压在这种情况下最高可以达到1700V。于是，初级侧和次级侧相应于共同的印制电路板上的各个分电路，这些分电路分别设置有屏蔽件。
为此公开了不同的屏蔽装置或屏蔽件。例如公开了如下的实施方式，其中，印制电路板的环绕式边沿，也就是印制电路板的对上侧和底侧共同加以界定的边缘进行金属化，来作为屏蔽部。由此改善印制电路板的EMV性能，并且在印制电路板边沿上实现同时附加的散热可能性或附加的接地(GND，Ground)。
在所公开的这种实施方式中，施加在印制电路板的边缘上或在印制电路板的边缘的上方所施加的金属化部在操作印制电路板时很容易从载体板脱落。此外，在这里，在加工技术方面印制电路板的角，也就是在两边彼此对接的地方未被金属化。在这里产生了EMV屏蔽件中的空缺。
发明内容
本发明的任务在于，提供一种带有屏蔽件的、得到改进的印制电路板。
该任务通过一种依照权利要求1所述的、具有带上侧和底侧的载体板的印制电路板而得以解决。印制电路板包括电路，也就是一般占据载体板的至少一个子区域的结构元件和导体带。所述子区域在这种情况下包括上侧和底侧全等的子面以及载体板的处于上侧与底侧之间的体积。换句话说，也就是在至少印制电路板的一个子面上存在电路的结构部件和导体带。印制电路板此外包括至少第一导体带平面以及与该第一导体带平面相距的第二导体带平面。这些导体带平面可以处于上侧和/或底侧，但也可以处于印制电路板的内部。可以存在其他导体带平面。在导体带平面上布置有电路的导体带。也许还设置为有将不同导体带平面上的导体带或结构元件加以连接的镀通孔。
印制电路板此外具有依据本发明的屏蔽件，所述屏蔽件防止电路受到电磁干扰辐射。所述屏蔽件包括如下的第一屏蔽件导体带，所述第一屏蔽件导体带布置在第一导体带平面上并且将载体板的电路所占据的子区域闭合地围起。所述屏蔽件此外包括第二屏蔽件导体带，所述第二屏蔽件导体带布置在第二导体带平面上，同样将所述子区域闭合地围起。至少在同样将所述电路或子区域闭合地围起的外周区域上，第一屏蔽件导体带和第二屏蔽件导体带关于印制电路板是全等，也就是垂直于印制电路板的上侧或底侧彼此移开(versetzen)。
换句话说，在第一导体带平面和第二导体带平面上，在所述外周区域内至少部分第一屏蔽件导体带和部分第二屏蔽件导体带全等地彼此相叠。此外，屏蔽件具有多个各自一般垂直于上侧/底侧地贯通衬底的镀通孔，所述镀通孔各自将第一屏蔽件导体带和第二屏蔽件导体带导电连接。全部镀通孔处于所述外周区域内，并且同样以其整体包绕所述子区域。
即沿着整个屏蔽件，也就是沿着外周区域内整个上屏蔽件导体带和下屏蔽件导体带，以例如典型地为0.5-5mm的间距来安置镀通的过孔(VIA)，也就是镀通孔，以便导电连接上屏蔽件导体带和下屏蔽件导体带，也就是第一屏蔽件导体带和第二屏蔽件导体带。镀通孔一般垂直于上侧和底侧地分布，并且至少具有如下的高度，该高度从第一导体带平面达到第二导体带平面，一般来说，镀通孔贯通印制电路板的整个高度或者说厚度。
因此，第一屏蔽件导体带和第二屏蔽件导体带与镀通孔共同形成一种围绕电路或子区域的环，该环表现为屏蔽件，也就是对电路对抗电磁辐射加以屏蔽的屏蔽装置。第一屏蔽件导体带和第二屏蔽件导体带即围绕印制电路板不同高度或厚度位置上的子区域。第一屏蔽件导体带和第二屏蔽件导体带以及镀通孔是由铜、铝或其他具有导电能力的材料制成的导电结构。
在依据本发明的印制电路板中，通过所介绍的围绕印制电路板区域内的全部电路的屏蔽件，来减少恰在那里的干扰辐射，并且在最佳的情况下完全挡住恰在那里的干扰辐射。通过依据本发明的屏蔽件，来实现更好地削弱或消除耦入或耦出干扰辐射。
换句话说，所述屏蔽件形成从第一导体带平面到第二导体带平面几乎垂直地贯通印制电路板的栅格，该栅格完全围起电路和特别是其导体带。因为干扰辐射的耦入和发射一般主要在印制电路板的区域内，并且在那里在围起电路或围起所述子区域的边缘上发生，所以这种干扰辐射得到特别有效的抑制。
在一种简单的实施方式中，第一导体带平面布置在上侧，并且第二导体带平面布置在底侧。于是，该屏蔽件在载体板的从上侧到底侧的整个高度或厚度上延伸。
正如所提到的那样，印制电路板可以具有至少另一设置于上侧与底侧之间的导体带平面。在这种情况下，因此涉及的是所谓的多层的或者多层式(Multilayer)印制电路板，所述印制电路板不仅例如具有在上侧和底侧上露置的导体带，而且在内部也具有多个导体带平面。在这里公知具有直至20个的内部导体带平面或导体层。
两个屏蔽件导体带在这里此外可以布置在上侧或底侧或相距的中间层上。于是，处于携带屏蔽件导体带的两个平面之间的导体带平面不一定非得具有自己的、第三或其他屏蔽件导体带。第一屏蔽件导体带与第二屏蔽件导体带的间距在这里一般小得足以为处于其间的导体带平面产生所要求的防干扰辐射的屏蔽效果。
但在一种具有优点的实施方式中，处于至少另一个导体带平面内的还有另一屏蔽件导体带，该屏蔽件导体带就此而言与第一屏蔽件导体带和第二屏蔽件导体带相应，即：同样覆盖外周区域。于是，每个其他屏蔽件导体带也与镀通孔连接。于是，屏蔽件换句话说也在多层电路板的中间层上伸展。换句话说，即对于多层印制电路板而言，在内部也安装有与第一屏蔽件导体带和第二屏蔽件导体带相应的环绕式的屏蔽件导体带，于是，这些屏蔽件导体带同样利用镀通孔导电连接到屏蔽件中。
导体带平面也可以仅包括属于屏蔽件的屏蔽件导体带，也就是屏蔽件线路。于是，电路的引导信号的导体带布置在其他导体带平面上。
在这种具有优点的实施方式中，至少一个所提到的导体带平面是至少整面地占满子区域的接地层。“整面地”在这里的意思是说，例如仅有例如用于结构元件的连接线路或过孔的贯通区域从整个面中空缺出来，以便使这样的线路可以不与接地层接触地垂直贯通该接地层。换句话说，这些平面的环形屏蔽件导体带蜕变成整面的接地层。
于是，相应的印制电路板一般具有多个层，其中，例如各自距上侧和底侧最近的导体带平面实施为依照上述方式的整面接地层。于是，两个接地层之间安装其他导体带平面。通过处于这些引导信号的层上方和下方的接地层，这些引导信号的层于是相对于环境完全屏蔽。因此，与屏蔽件连接的接地层就将该屏蔽件补全为将中间层完整封装的笼形件。作为自笼形件中出来的贯通点，仅形成上述的贯通区域。
这种电路板或印刷电路板因此具有多层结构，该多层结构可能带有多个接地层，所述接地层可能引到接地电位(GND)。全部接地层一般通过屏蔽件或镀通孔相互连接。由此，防止各接地层发生接地缺失(Masseverzug)，并且进一步改善对干扰辐射的屏蔽。
换句话说，这样例如由两个彼此相距的接地层以及将它们连接的呈笼形分布的镀通孔形成了屏蔽件或者说屏蔽装置，所述屏蔽件或者说屏蔽装置实际上可靠地屏蔽所有处于接地层之间的而且处在屏蔽件内部的电路对抗干扰辐射，并且这样避免由于EMV效应产生的干扰。
这样于是特别是第一屏蔽件导体带和第二屏蔽件导体带分别蜕变成例如各自处于载体板内部的接地层。于是与镀通孔共同产生上述的屏蔽效果或屏蔽笼效果
Figure BDA0000121304330000061
。
在一种优选的实施方式中，所述屏蔽件是布置在印制电路板的边缘区域内的、完全围绕印制电路板的屏蔽件。于是，完全围绕印制电路板上所存在的所有电路部分或分电路。屏蔽件在电路边缘上或印制电路板上的放置方案此外可以作为对碰触的附加的静电放电(ESD)保护来起作用。例如第一屏蔽件导体带和第二屏蔽件导体带处于电路板的上侧和底侧上，并且不是电绝缘的。在结构组件例如与使用者的手指发生碰触时，则该结构组件于是与使用者发生导电接触。于是，使用者与印制电路板或印制电路板的接地电位之间产生电位补偿，这样促成可靠操作。
但第一屏蔽件导体带和第二屏蔽件导体带在其布置在上侧或底侧上的情况下，操作电路板时很容易受到损坏。为防止这一点，于是第一屏蔽件导体带和第二屏蔽件导体带并非直接引至印制电路板的边缘，而是还由一个小的间距区围绕。例如因此在印制电路板的上侧和底侧边缘上露出约1mm宽的间距区，也就是说，第一屏蔽件导体带和第二屏蔽件导体带各自以距边缘1mm的间距作为例如同样1mm宽的屏蔽件导体带来安置。但屏蔽件导体带的边缘间距和宽度在这种情况下可以改变。
在本发明的一种优选的实施方式中，所述屏蔽件与接地电位连接。于是，当整个屏蔽件与接地电位GND(Ground)连接的情况下，整个屏蔽件例如接地。但作为选择，所述屏蔽件平面也可以恰不与接地电位连接，而是完全电隔离，在这里，也就是常说的浮动的或者说浮动式(floatenden)屏蔽件，该屏蔽件的电位因此绝不相对于其他电位电学地固定。
在本发明的另一种实施方式中，印制电路板上存在多个占据载体板各自一个子区域的电路。在这种情况下，每个电路具有各自一个闭合地围起各电路的屏蔽件。于是，在载体板的子区域上在印制电路板内部彼此间被屏蔽的电路不会相互间受到干扰辐射的干扰。
在本发明另一优选的实施方式中，两个相邻镀通孔的间距至少近似为两个相邻导体带平面的间距。特别是在这里选择两个导体带平面之间出现于印制电路板上的最小间距。
附图说明
为了对本发明进行的进一步说明，对附图的实施例加以参引。分别在示意的原理示图中：
图1示出具有依据本发明的屏蔽件的印制电路板；
图2以俯视图示出图1中的印制电路板；
图3以细节图示出可选择的印制电路板；
图4以俯视图示出可选择的印制电路板；
图5示出屏蔽件的剖面图；
图6示出具有多个导体带平面的可选择的印制电路板。
具体实施方式
图1示出印制电路板2，其包括具有上侧6和底侧8的载体板4。载体板4平面式地延伸，也就是依照上侧6与底侧8之间平面方形的类型延伸，上侧6与底侧8形成方形平坦侧。载体板4包括：布置在上侧6上的第一导体带平面10a；布置在底侧8上的第二导体带平面10b以及分布在二者之间的，也就是载体板4内部的另一导体带平面10c，导体带平面10c在图1中以虚线示出。所有导体带平面10a、10b、10c彼此各自在印制电路板2的法线方向上，也就是从底侧8向上侧6的方向上隔开间距。
印制电路板2此外包括电路12，电路12包括布置在上侧6上的结构元件14以及导体带16a、16b、16c。电路12此外包括将结构元件14或导体带16a、16b、16c进行连接的镀通孔17。导体带16a处于导体带平面10a上，也就是上侧6上。导体带16b处于导体带平面10b上，也就是底侧8上，并且导体带16c处于导体带平面10c上，也就是载体板4的中心或内部。出于概览的原因，图1中仅示出一部分电路12。
特别是在上侧6上，电路12占据印制电路板2的体积子区域18，图1中通过点划线来表示。子区域18从上侧6的子面也垂直延伸到载体板4的体积内。
印制电路板2此外包括依据本发明的屏蔽件20，其中，图1中出于概览的原因仅示出概要图。屏蔽件20包括布置在第一导体带平面10a上的第一屏蔽件导体带22a，第一屏蔽件导体带22a包围导体带平面10a上的整个子区域18。屏蔽件20此外包括底侧8上同样闭合地围起子区域18的第二屏蔽件导体带22b。在如下的外周区域24中，其中，外周区域24与屏蔽件导体带22a和22b处于全等的情况，该外周区域24同样闭合地围起子区域18，则屏蔽件导体带22a和22b是全等的，也就是说仅沿与平坦侧的垂线的方向，也就是沿上述法线方向彼此推移开。屏蔽件20此外包括多个镀通孔26，这些镀通孔26分别将屏蔽件导体带22a、22b相互导电连接，并且为此贯通载体板4。镀通孔26整体上也围绕子区域18。
图2示出图1中的印制电路板2箭头II方向上，也就是上侧6的俯视图。为图示表达不同的导体带平面10a、10b、10c，在这里凸显出各自处于这些平面内的导体带16a、虚线示出的导体带16b以及点划线示出的导体带16c。从图2中可以再次清楚看出子区域18和在图1、2中此外布置在导体带2边缘区域28内的屏蔽件20。屏蔽件20因此与印制电路板2的边缘具有例如d＝1mm的基本恒定的较小间距d。屏蔽件导体带22a、22b是全等的，并且也同时界定外周区域24。
图3示出屏蔽件20的一种可选择的实施方式，其中，在这里镀通孔26出于概览的原因仅通过圆圈表示，镀通孔26示出带有屏蔽件导体带22a、22b、22c的剖面。图3此外示出屏蔽件20包括另一屏蔽件导体带22c，该屏蔽件导体带22c处于中间平面，即导体带平面10c上，也就是载体板4的内部。屏蔽件导体带22a、22b、22c在这里非全等地构造。屏蔽件导体带22a例如在所示的角上具有向内伸展的方形造型部。屏蔽件导体带22b、c具有各一个引向导体带2内部的支线。仅在打阴影的外周区域24内，三个屏蔽件导体带22a、22b、22c是全等的。但镀通孔26仅处于外周区域24内，这是因为它们在那里始终全部达到所有三个屏蔽件导体带22a、22b、22c，并触点接通所有三个屏蔽件导体带22a、22b、22c。
在外周区域24纵向上的两个镀通孔26的间距s在这里相应于导体带平面10b与10c或10a与10b的间距h，也就是印制电路板2的总厚度。
在图1至3中，屏蔽件12完整围绕印制电路板2的边缘区域28，也就是说，该屏蔽件围绕整个印制电路板2。
图4示出一种可选择的印制电路板2，该印制电路板2包括三个不同的电路12。三个电路12彼此间被屏蔽，以对抗干扰辐射，以避免电路12内各自不希望的EMV事件。因此，每个电路12占据自己的印制电路板2子区域18。每个子区域18因此由各自相应于图1至3中屏蔽件的、自己的屏蔽件20所包围。单个屏蔽件20在这里围绕各子区域18，但不围绕整个印制电路板2。
在图4中，此外所示的上部的大屏蔽件20作为与其电位相关地自由浮动的屏蔽件20被完全隔离。该屏蔽件20不与其他电位导电连接。但图4下部区域内两个较小的屏蔽件20却与接地电位GND导电连接，从而这两个屏蔽件20同样处于接地电位GND上。
图5示出包括第四导体带平面10d的可选择印制电路板2的透视剖面图。在这里，整个导体带平面10d以覆盖整个印制电路板2的连续的接地层30的形式构成。在这里，例外之处仅在于接地层30中仅很小的、未示出的的开口，未示出的引导信号的导线隔离地穿引通过这些开口。接地层30也与镀通孔26连接，并因此属于屏蔽件20。接地层30因此同样表现为屏蔽件导体带22d，屏蔽件导体带22d使印制电路板2得到特别好的EMV屏蔽。
在一种可选择的实施方式中，在图5中，屏蔽件导体带22a还形成另一接地层30。于是，导体带平面10c的引导信号的导体带被整体地由导体带平面10a、10d上两个接地层30形式的屏蔽件20和镀通孔26朝向所有立体侧(Raumseite)围住或被三维地围住。
图6示出具有总计六层，也就是导体带平面10a-10f的另一印制电路板2。作为最上侧和最底侧内层的导体带平面10a、10b包括两个屏蔽件导体带22a、22b，这两个屏蔽件导体带22a、22b在这里构造为接地层30，也就是蜕变成接地层30(通过阴影线表示)。导体带平面10c、10d处于上侧6和底侧8上，并且承载电路12的结构元件14以及就干扰辐射方面而言没有问题的仅很短的导体带16a、16b、16c。与之相对照地，导体带平面10e、10f承载电路12的实际的导体带16d。通过屏蔽件导体带22a、22b，也就是接地层30和起连接作用的镀通孔26又形成屏蔽件20，该屏蔽件20在这里完全包围两个电路层，也就是导体带平面10e、10f，并且屏蔽干扰辐射。
附图标记列表
2          印制电路板
4          载体板
6          上侧
8          底侧
10a-10f    导体带平面
12         电路
14         结构元件
16a-d      导体带
17         镀通孔
18         子区域
20         屏蔽件
22a-d      屏蔽件导体带
24         外周范围
26         镀通孔
28         边缘区域
30         接地层
d、s、h    间距
GND        接地电位

Claims (8)

1.印制电路板(2)，所述印制电路板(2)具有：具备上侧(6)和底侧(8)的、平面式延伸的载体板(4)；至少一个第一导体带平面(10a)以及与所述第一导体带平面(10a)相距的第二导体带平面(10b)；占据所述载体板(4)至少一个子区域(18)的电路(12)；以及屏蔽所述电路(12)以对抗电磁干扰辐射的屏蔽件(20)；
-其中，所述屏蔽件(20)包括：布置在所述第一导体带平面(10a)上的、闭合地围起所述子区域(18)的第一屏蔽件导体带(22a)，
-以及布置在所述第二导体带平面(10b)上的、闭合地围起所述子区域(18)的第二屏蔽件导体带(22b)，
-其中，所述第一屏蔽件导体带(22a)和所述第二屏蔽件导体带(22b)至少在闭合地围起所述电路(12)的外周区域(24)内是全等的，
-并且所述屏蔽件(20)在所述外周区域(24)内包括多个贯通所述载体板(4)的、连接所述第一屏蔽件导体带(22a)和所述第二屏蔽件导体带(22b)的镀通孔(26)。
2.按权利要求1所述的印制电路板(2)，其中，所述第一导体带平面(10a)布置在所述上侧(6)上，并且所述第二导体带平面(10b)布置在所述底侧(8)上。
3.按前述权利要求之一所述的印制电路板(2)，所述印制电路板(2)具有：至少一个布置在第一导体带平面(10a)与第二导体带平面(10b)之间的另外的导体带平面(10c)，所述另外的导体带平面(10c)包括相应于第一屏蔽件导体带(22a)和第二屏蔽件导体带(22b)的另外的屏蔽件导体带(22c)，所述另外的屏蔽件导体带(22c)同样与所述镀通孔(26)连接。
4.按前述权利要求之一所述的印制电路板(2)，其中，所述屏蔽件导体带(22a、22b、22c)中的至少一个是至少整面式占满所述子区域(18)的接地层(30)的部分。
5.按前述权利要求之一所述的印制电路板(2)，所述印制电路板(2)具有布置在所述印制电路板(2)的边缘区域(28)内的、完全围绕所述印制电路板(2)的屏蔽件(20)。
6.按前述权利要求之一所述的印制电路板(2)，其中，所述屏蔽件(20)与接地电位(GND)连接。
7.按前述权利要求之一所述的印制电路板(2)，所述印制电路板(2)具有多个分别占据所述载体板(4)一子区域(18)的电路(12)，其中，每个电路(12)分别具有将其闭合地围起的屏蔽件(20)。
8.按前述权利要求之一所述的印制电路板(2)，其中，两个相邻的镀通孔(26)的间距(s)至少近似相应于两个相邻的导体带平面(10a-10f)的间距(h)。
CN2011104246083A 2010-12-16 2011-12-16 带屏蔽件的印制电路板 Pending CN102573281A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102010063245.7 2010-12-16
DE102010063245A DE102010063245A1 (de) 2010-12-16 2010-12-16 Leiterplatte mit Schirmung

Publications (1)

Publication Number Publication Date
CN102573281A true CN102573281A (zh) 2012-07-11

Family

ID=44992726

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011104246083A Pending CN102573281A (zh) 2010-12-16 2011-12-16 带屏蔽件的印制电路板

Country Status (5)

Country Link
US (1) US20120152608A1 (zh)
EP (1) EP2466998A1 (zh)
KR (1) KR20120067958A (zh)
CN (1) CN102573281A (zh)
DE (1) DE102010063245A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112380804A (zh) * 2020-10-28 2021-02-19 海光信息技术股份有限公司 一种芯片及其物理布局方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011087263A1 (de) * 2011-11-28 2013-05-29 Lenze Drives Gmbh Abschirmvorrichtung für elektrische Einheiten
CN103220889B (zh) * 2013-04-15 2016-01-20 深圳崇达多层线路板有限公司 一种超大尺寸pcb背板内层制作方法
DE102014201200A1 (de) 2013-12-30 2015-07-02 Robert Bosch Gmbh Leiterplatte
JP6929820B2 (ja) * 2018-05-23 2021-09-01 ミネベアミツミ株式会社 回路基板、モータユニット、およびファン

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252782A (en) * 1992-06-29 1993-10-12 E-Systems, Inc. Apparatus for providing RFI/EMI isolation between adjacent circuit areas on a single circuit board
DE4327766C2 (de) * 1993-08-18 1997-04-24 Hella Kg Hueck & Co Schaltungsanordnung für Kraftfahrzeuge
US6713685B1 (en) * 1998-09-10 2004-03-30 Viasystems Group, Inc. Non-circular micro-via
DE10333806A1 (de) * 2003-07-24 2005-02-17 Siemens Ag Leiterplatte und Verfahren zur Herstellung einer Leiterplatte
DE102004049485B3 (de) * 2004-10-11 2005-12-01 Siemens Ag Elektrische Schaltung mit einer Mehrlagen-Leiterplatte
JP2007088104A (ja) * 2005-09-20 2007-04-05 Fuji Xerox Co Ltd カードエッジ基板
JP4996345B2 (ja) * 2007-05-30 2012-08-08 株式会社東芝 アンテナ装置及び情報端末装置
US20090244877A1 (en) * 2008-04-01 2009-10-01 Wei-Hao Yeh PCB layout structrue for suppressing EMI and method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112380804A (zh) * 2020-10-28 2021-02-19 海光信息技术股份有限公司 一种芯片及其物理布局方法

Also Published As

Publication number Publication date
KR20120067958A (ko) 2012-06-26
US20120152608A1 (en) 2012-06-21
EP2466998A1 (de) 2012-06-20
DE102010063245A1 (de) 2012-06-21

Similar Documents

Publication Publication Date Title
CN102573281A (zh) 带屏蔽件的印制电路板
RU2479898C2 (ru) Телекоммуникационный гнездовой разъем с многослойной печатной платой
CA2422677C (en) Technique for reducing the number of layers in a multilayer circuit board
JP4538069B2 (ja) プリント配線板
JP2011035367A (ja) 印刷回路基板及び電子製品
EP1684558A2 (en) Multilayer printed circuit board
JPH07506704A (ja) 多層プリント回路基板
JP2011040703A (ja) Ｅｍｉノイズ低減印刷回路基板
JP5111282B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
WO2013111194A1 (ja) 多層プリント基板
US9040835B2 (en) Attenuation reduction grounding structure for differential-mode signal transmission lines of flexible circuit board
JP2009141326A (ja) 電磁気バンドギャップ構造物及び印刷回路基板
KR20100060825A (ko) 전자기 밴드갭 구조물 및 회로 기판
RU2608170C2 (ru) Компоновочный узел гнезда для наушников и электронное оборудование
US20150029636A1 (en) Connection structure of electronic device
JPWO2018185935A1 (ja) 基板間接続構造
WO2012039120A2 (en) Printed circuit board
KR100427111B1 (ko) 에너지 조절 회로 조립체
CN105101700A (zh) 一种移动终端和柔性电路板
JP2013012528A (ja) プリント基板
US9204531B2 (en) Implementing feed-through and domain isolation using ferrite and containment barriers
CN102740583A (zh) 电路板
KR20110032601A (ko) 전자기 밴드갭 구조를 구비하는 인쇄회로기판
US20090237902A1 (en) Multilayer printed wiring board and electronic device using the same
JP2020025076A (ja) モジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120711