JP2008276179A - マスク設計方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 107
- 239000000758 substrate Substances 0.000 claims description 8
- 230000002194 synthesizing effect Effects 0.000 claims description 6
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 44
- 239000004065 semiconductor Substances 0.000 description 37
- 238000004519 manufacturing process Methods 0.000 description 27
- 239000010410 layer Substances 0.000 description 25
- 239000002184 metal Substances 0.000 description 6
- 238000012938 design process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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Abstract
【解決手段】実施例によるマスク設計方法は、第1メインパターンが形成されたセルを形成する段階と、メインチップ内に第2メインパターンを形成する段階と、前記メインチップ内に前記セルを挿入する段階と、前記第1メインパターンと前記第2メインパターンを基準にダミーパターン禁止領域を形成する段階と、前記セルが挿入されたメインチップの全体領域にダミーパターンを形成する段階と、及び前記ダミーパターン禁止領域と重なるダミーパターンをとり除く段階と、を含むことを特徴とする。
【選択図】図2A
Description
以下、実施例を添付された図面を参照して詳しく説明する。
図14Aないし図14Dを参照して実施例によるマスクの設計方法を説明する。
200 メインチップ
210 セル
212 第1メインパターン
250 ダミーパターン禁止領域
Claims (31)
- 第1メインパターンが形成されたセルを形成する段階と、
メインチップ内に第2メインパターンを形成する段階と、
前記メインチップ内に前記セルを挿入する段階と、
前記第1メインパターンと前記第2メインパターンとを基準にダミーパターン禁止領域を形成する段階と、
前記セルが挿入されたメインチップの全体領域にダミーパターンを形成する段階と、及び前記ダミーパターン禁止領域と重なるダミーパターンをとり除く段階と、
を含むことを特徴とするマスク設計方法。 - 前記ダミーパターンを形成する段階は、
第2距離(spacing)を維持しながら複数の母ダミーパターンを形成する段階と、
前記母ダミーパターンを分割して相互間に第1距離で離隔された複数の子ダミーパターンを形成する段階と、を含むことを特徴とする請求項1に記載のマスク設計方法。 - 前記複数の子ダミーパターンは、相互間に同じ模様を有することを特徴とする請求項2に記載のマスク設計方法。
- 前記複数の子ダミーパターンは、相互間に同じ大きさを有することを特徴とする請求項2に記載のマスク設計方法。
- 前記複数の子ダミーパターンは、2n個(但し、nは1以上の整数)であることを特徴とする請求項2に記載のマスク設計方法。
- 前記複数の子ダミーパターンは、多角形であることを特徴とする請求項2に記載のマスク設計方法。
- 前記複数の子ダミーパターンを形成する段階は、
前記母ダミーパターンを縮小して前記第1距離と同じ大きさの幅と高さを有する第3パターンを形成する段階と、
前記第3パターンを垂直方向に拡張して前記母ダミーパターンと等しい大きさの幅を有する第4パターンを形成する段階と、
前記第3パターンを水平方向に拡張して前記母ダミーパターンと等しい大きさの高さを有する第5パターンを形成する段階と、
前記第4パターン及び前記第5パターンのうちで少なくとも一つのパターンと前記母ダミーパターンが重なる(interact)部分をとり除く段階と、を含むことを特徴とする請求項2に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第4パターンと前記第5パターンとを論理和で合成して第6パターンを形成する段階と、
前記第6パターンと前記母ダミーパターンとが重なる(interact)部分をとり除く段階と、を含むことを特徴とする請求項7に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第4パターンと前記母ダミーパターンとが重なる部分をとり除いてPパターンを形成する段階と、
前記第5パターンと前記母ダミーパターンとが重なる部分をとり除いてQパターンを形成する段階と、
前記Pパターンと前記Qパターンとを論理積によって合成する段階と、を含むことを特徴とする請求項7に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記母ダミーパターンを垂直方向に縮小して、前記母ダミーパターンと等しい大きさの幅と前記第1距離と等しい大きさの高さを有する第7パターンを形成する段階と、
前記母ダミーパターンを水平方向に縮小して、前記母ダミーパターンと等しい大きさの高さと前記第1距離と等しい大きさの幅を有する第8パターンを形成する段階と、
前記第7パターンと前記第8パターンとのうちで少なくとも一つのパターンと前記母ダミーパターンが重なる(interact)部分をとり除く段階と、を含むことを特徴とする請求項2に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第7パターンと前記母ダミーパターンとが重なる部分をとり除いて第9パターンを形成する段階と、
前記第8パターンと前記母ダミーパターンとが重なる部分をとり除いて第10パターンを形成する段階と、
前記第9パターンと前記第10パターンとを論理積で合成する段階と、を含むことを特徴とする請求項10に記載のマスクの設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第7パターンと前記第8パターンとを論理和で合成してRパターンを形成する段階と、
前記Rパターンと前記母ダミーパターンとが重なる部分をとり除く段階と、を含むことを特徴とする請求項10に記載のマスクの設計方法。 - 前記複数の母ダミーパターンを形成する段階後に、
前記複数の母ダミーパターンとの間に第3ダミーパターンを形成する段階をさらに含むことを特徴とする請求項2に記載のマスクの設計方法。 - 前記ダミーパターンを形成する段階は、
第3距離の幅と高さを有する母ダミーパターンを形成する段階と、
前記母ダミーパターンを垂直方向に縮小して、前記第3距離の幅と第5距離の高さを有する第12パターンを形成する段階と、
前記母ダミーパターンを水平方向に縮小して、前記第3距離の高さと第1距離の幅を有する第13パターンを形成する段階と、
前記第12パターンと前記第13パターンとを論理和で合成して第11パターンを形成する段階と、
前記第11パターンと前記母ダミーパターンとが重なる部分(interact)をとり除く段階と、を含むことを特徴とする請求項1に記載のマスクの設計方法。 - 基板上にメインパターンを形成する段階と、
前記メインパターンが形成された領域以外の領域に同じ大きさを有する複数のダミーパターンを形成する段階と、を含むことを特徴とするマスク設計方法。 - 前記複数のダミーパターンを形成する段階は、
前記基板上に相互間に第2距離(spacing)で離隔された複数の母ダミーパターンを形成する段階と、
前記複数の母ダミーパターンを分割して相互間に第1距離で離隔された複数の子ダミーパターンを形成する段階と、
前記メインパターンと接する前記子ダミーパターンをとり除く段階と、を含むことを特徴とする請求項15に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記母ダミーパターンを縮小して前記第1距離と同じ大きさの幅と高さを有する第3パターンを形成する段階と、
前記第3パターンを垂直方向に拡張して前記母ダミーパターンと等しい大きさの幅を有する第4パターンを形成する段階と、
前記第3パターンを水平方向に拡張して前記母ダミーパターンと等しい大きさの高さを有する第5パターンを形成する段階と、
前記第4パターン及び前記第5パターンのうちで少なくとも一つのパターンと前記母ダミーパターンが重なる(interact)部分をとり除く段階と、を含むことを特徴とする請求項16に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第4パターンと前記第5パターンとを論理和で合成して第6パターンを形成する段階と、
前記第6パターンと前記母ダミーパターンとが重なる(interact)部分をとり除く段階と、を含むことを特徴とする請求項17に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第4パターンと前記母ダミーパターンとが重なる部分をとり除いてPパターンを形成する段階と、
前記第5パターンと前記母ダミーパターンとが重なる部分をとり除いてQパターンを形成する段階と、
前記Pパターンと前記Qパターンとを論理積によって合成する段階と、を含むことを特徴とする請求項17に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記母ダミーパターンを垂直方向に縮小して、前記母ダミーパターンと等しい大きさの幅と前記第1距離と等しい大きさの高さを有する第7パターンを形成する段階と、
前記母ダミーパターンを水平方向に縮小して、前記母ダミーパターンと等しい大きさの高さと前記第1距離と等しい大きさの幅を有する第8パターンを形成する段階と、
前記第7パターンと前記第8パターンとのうちで少なくとも一つのパターンと前記母ダミーパターンが重なる(interact)部分をとり除く段階と、を含むことを特徴とする請求項16に記載のマスク設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第7パターンと前記母ダミーパターンとが重なる部分をとり除いて第9パターンを形成する段階と、
前記第8パターンと前記母ダミーパターンが重なる部分をとり除いて第10パターンを形成する段階と、及び
前記第9パターンと前記第10パターンを論理積で合成する段階と、を含むことを特徴とする請求項20に記載のマスクの設計方法。 - 前記複数の子ダミーパターンを形成する段階は、
前記第7パターンと前記第8パターンとを論理和で合成してRパターンを形成する段階と、
前記Rパターンと前記母ダミーパターンが重なる部分をとり除く段階と、を含むことを特徴とする請求項20に記載のマスクの設計方法。 - 前記複数の子ダミーパターンは、相互間に同じ大きさと模様を有して2n個(但し、nは1以上の整数)であることを特徴とする請求項16に記載のマスク設計方法。
- 第3距離の幅と高さを有した第1母ダミーパターンを形成する段階と、
前記第1母ダミーパターンを第1距離の幅と高さの第13パターンで縮小する段階と、
前記第13パターンを水平方向の幅は固定して、前記第1母ダミーパターンの幅である第3距離の高さに垂直拡張して第14パターンを形成する段階と、
第5距離の幅と高さの第15パターンを形成する段階と、
前記第15パターンを水平方向の幅は固定して、前記第1母ダミーパターンの幅である第3距離の高さに垂直拡張して第16パターンを形成する段階と、
前記第14パターンと前記第16パターンを合成して第11パターンを形成する段階と、 前記第11パターンと前記第1母ダミーパターンと重なる部分(interact)をとり除いて第1群のダミーパターンを形成する段階と、を含むことを特徴とするマスク設計方法。 - 前記第11パターンを形成する段階は、
前記第14パターンと前記第16パターンを論理和で合成することを特徴とする請求項24に記載のマスク設計方法。 - 前記第15パターンを形成する段階は、
前記第1母ダミーパターンを第5距離の幅と高さの第15パターンで縮小して形成することを特徴とする請求項24に記載のマスク設計方法。 - 前記第15パターンを形成する段階は、
前記第13パターンを第5距離の幅と高さの第15パターンに拡張して形成することを特徴とする請求項24に記載のマスク設計方法。 - 前記第15パターンを形成する段階は、
前記第13パターンを第5距離の幅と高さの第15パターンで縮小して形成することを特徴とする請求項24に記載のマスク設計方法。 - 第1ダミーパターンを第1方向にP距離程度に距離を置いて第2ダミーパターンをアレイする段階と、
前記アレイされた第1ダミーパターン及び前記第2ダミーパターンを選択して複写して、前記第1方向にQ距離程度に移動してアレイすることで複写された第1ダミーパターン及び複写された第2ダミーパターンを形成する段階と、及び
前記第1ダミーパターン、複写された第1ダミーパターン、第2ダミーパターン、複写された第2ダミーパターンをアレイしてダミーパターンを挿入する段階と、を含むことを特徴とするマスク設計方法。 - 前記ダミーパターンを挿入する段階は、
前記アレイされた第1ダミーパターン及び前記第2ダミーパターンを選択して複写して、前記第1方向の垂直方向にR距離程度に移動してアレイすることで第5ダミーパターン及び第6ダミーパターンを形成する段階と、
前記第5ダミーパターン及び第6ダミーパターンを選択して複写して、前記第1方向にQ距離程度に移動してアレイすることで複写された第5ダミーパターン及び複写された第6ダミーパターンを形成する段階と、を含むことを特徴とする請求項29に記載のマスク設計方法。 - 前記ダミーパターンを挿入する段階は、
前記アレイされた第1ダミーパターン、複写された第1ダミーパターン、第2ダミーパターン及び複写された第2ダミーパターンを選択して複写して、前記第1方向の垂直方向にR距離程度に移動してアレイすることで第5ダミーパターン及び第6ダミーパターンを形成することを特徴とする請求項29に記載のマスク設計方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070042467A KR100849359B1 (ko) | 2007-05-02 | 2007-05-02 | 마스크의 설계방법 |
KR1020070056673A KR100894393B1 (ko) | 2007-06-11 | 2007-06-11 | 마스크의 설계방법 및 반도체소자 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008276179A true JP2008276179A (ja) | 2008-11-13 |
Family
ID=39809761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007319788A Pending JP2008276179A (ja) | 2007-05-02 | 2007-12-11 | マスク設計方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7763398B2 (ja) |
JP (1) | JP2008276179A (ja) |
DE (1) | DE102007043097B4 (ja) |
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- 2007-09-10 DE DE102007043097A patent/DE102007043097B4/de not_active Expired - Fee Related
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US7763398B2 (en) | 2010-07-27 |
US20080274416A1 (en) | 2008-11-06 |
DE102007043097B4 (de) | 2012-09-13 |
US7771901B2 (en) | 2010-08-10 |
DE102007043097A1 (de) | 2008-11-06 |
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A977 | Report on retrieval |
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