CN105826314B - 掩模与半导体结构 - Google Patents

Abstract

本发明公开了一种半导体结构与掩模。半导体结构形成于基底上，其包括第一区与第二区；第一区包围第二区；第一区具有第一图案密度；而第二区具有第二图案密度，其中第一图案密度小于第二图案密度；第二区包括中央区与边界区；中央区具有第一临界尺寸；边界区具有第二临界尺寸，其中第一临界尺寸与第二临界尺寸之间的变异量小于6.5％。

Description

掩模与半导体结构

技术领域

本发明是有关于一种掩模与半导体结构。

背景技术

随着半导体结构的临界尺寸(Critical Dimension，CD)日渐缩小，对光刻工艺的分辨率(Resolution)的要求也愈来愈高。一般而言，在同一半导体结构上，通常会具有高图案密度元件区(如存储单元区或阵列区)与低图案密度元件区(如周边区)。在高图案密度元件区接近低图案密度元件区的边界区(Boundary Region)，容易因为图案密度的差异过大，而导致半导体结构上的不均匀孔洞，甚至是盲孔(Blind Hole)缺陷的产生，使得产品的可靠度(Reliability)降低。因此，如何改善上述边界区的临界尺寸的均匀度，降低半导体结构上的缺陷以及盲孔，进而提高产品的可靠度将成为一门重要的课题。

发明内容

本发明提供一种掩模与半导体结构，其可改善掩模与半导体结构的临界尺寸的均匀性。

本发明提供一种半导体结构，其可减少上述边界区中不均匀孔洞以及盲孔的问题。

本发明提供一种半导体结构，其可应用在接触孔(Contact Hole，C/H)、线与间隙(Line/Space，L/S)、单一沟道(ISO Trench)以及单一线(ISO Line)的结构。

本发明提供一种半导体结构，其形成于基底上。上述半导体结构包括第一区与第二区。第一区具有第一图案密度。第二区具有第二图案密度，第一区包围第二区，且第一图案密度小于第二图案密度。第二区包括中央区与边界区。中央区具有第一临界尺寸。边界区具有第二临界尺寸，其中第一临界尺寸与第二临界尺寸之间的变异量小于6.5％。

在本发明的一实施例中，上述第一区的宽度至少为350μm。

在本发明的一实施例中，上述第二区为存储单元阵列区、存储单元区或阵列区。上述存储单元阵列区中每一图案的长度为36nm至120nm，宽度为36nm至120nm，每一图案的间距(Pitch)为76nm至240nm。

在本发明的一实施例中，上述第二区包括至少一种图案，上述至少一种图案包括开口、线、片或其组合。

本发明提供一种掩模包括透明基板与遮蔽层。上述遮蔽层位于透明基板上。遮蔽层包括第一区与第二区。第一区具有多个次解析辅助图案(Sub-Resolution AssistFeatures，SRAF)。第二区具有多个主图案。第一区包围第二区，且第一区的宽度至少为1400μm。

在本发明的一实施例中，上述第二区包括中央区与边界区。中央区具有第一临界尺寸。边界区具有第二临界尺寸。第一临界尺寸与第二临界尺寸之间的变异量小于1.7％。

在本发明的一实施例中，上述第一区与第二区相距0.048μm至0.48μm的距离。

在本发明的一实施例中，上述第二区为存储单元阵列区、存储单元区或阵列区。

在本发明的一实施例中，上述主图案包括至少一种图案，上述至少一种图案包括方形、矩形、线形或其组合，上述次解析辅助图案包括方形、矩形、或线形。

在本发明的一实施例中，上述次解析辅助图案在经过曝光工艺与显影工艺后，不会成像于基底上。

在本发明的一实施例中，上述每一次解析辅助图案的线宽为60nm至200nm。

在本发明的一实施例中，上述次解析辅助图案的排列方向与主图案的排列方向的夹角为0度至180度。

基于上述，本发明的掩模可利用具有多个次解析辅助图案包围在多个主图案的周围，以改善在多个主图案的中央区与边界区的间的临界尺寸的均匀度，并减少边界区中缺陷与盲孔的产生。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A是依照本发明的实施例所绘示的掩模示意图。

图1B是图1A中第二区的主图案的局部放大示意图。

图1C是图1A中第一区的次解析辅助图案的局部放大示意图。

图2是依照本发明的实施例应用图1A的掩模所形成的半导体结构的上视图。

图3为比较例1的掩模自边界区的角落到中央区的间的主图案的临界尺寸值。

图4为本发明的实验例1的掩模自边界区的角落到中央区的间的主图案的临界尺寸值。

图5为比较例2自基底边界区的角落到中央区的间的半导体结构的临界尺寸值。

图6为本发明的实验例2自基底边界区的角落到中央区的间的半导体结构的临界尺寸值。

【符号说明】

10：掩模

20：半导体结构

100：透明基板

102：遮蔽层

104：次解析辅助图案

106、206：主图案

110、210：第一区

120、220：第二区

130、230：中央区

140、240：边界区

200：基底

CD1、CD2、CD3、CD4：临界尺寸

D1、D2：距离

L：长度

LW：线宽

P：间距

Rw1、Rw2、W：宽度

具体实施方式

图1A是依照本发明的实施例所绘示的掩模示意图。图2是依照本发明的实施例应用图1A的掩模所形成的半导体结构的上视图。

请参照图1A，本发明的实施例的掩模10包括透明基板100与遮蔽层102。透明基板100可例如是玻璃、聚合物或其他合适的透明材料。在本实施例中，掩模10的图案比例为欲转移图案的4倍，因此，相较于图2的半导体结构20的距离、图案以及尺寸，以下所述掩模10的距离、图案以及尺寸为放大4倍。但本发明不限于此，在其他实施例中，掩模10的距离、图案以及尺寸亦可放大1倍、5倍或10倍不等。

遮蔽层102位于透明基板100上。在一实施例中，遮蔽层102的材料可以是金属，例如是铬(Chrome，Cr)或其他合适的材料。遮蔽层102的形成方法可以是化学气相沉积或物理气相沉积来沉积遮蔽材料层，之后再图案化。化学气相沉积例如是等离子体辅助化学气相沉积、低压力化学气相沉积等；物理气相沉积例如是蒸镀、溅射、离子束沉积等。

遮蔽层102包括第一区110以及被第一区110包围的第二区120。第二区120例如是存储单元阵列区、存储单元区或阵列区。在一实施例中，第一区110与第二区120的距离D1例如是0.048μm至0.48μm。在第一区110中，遮蔽层102具有多个次解析辅助图案104；在第二区120中，遮蔽层102具有多个主图案106。

第二区120包括中央区130与在中央区130周围的边界区140。在中央区130的主图案106的临界尺寸为CD1；在边界区140的主图案106的临界尺寸为CD2。倘若第二区120为存储单元阵列区时，理论上，其临界尺寸CD1与临界尺寸CD2的大小应该相近。然而，当第一区110与第二区120的图案密度差异过大而产生负载效应(Loading Effect)时，在中央区130的主图案106的临界尺寸CD1与在边界区140的主图案106的临界尺寸CD2之间的变异量增加。

本发明实施例的掩模10，在第一区110中设置多个次解析辅助图案104，以降低在第一区110与第二区120的负载效应，藉提升光刻工艺与刻蚀工艺之后在基底200(图2)上形成的图案的临界尺寸的均匀度。举例来说，当第一区110未设置多个次解析辅助图案104时，中央区130的主图案106的临界尺寸CD1与边界区140的主图案106的临界尺寸CD2之间的变异量为2.5％。而在第一区110中设置多个次解析辅助图案104以及第一区110的宽度Rw1至少为1400μm时，中央区130的主图案106的临界尺寸CD1与边界区140的主图案106的临界尺寸CD2之间的变异量可小于1.7％。于此所描述的变异量是将中央区130的每一主图案106之间的工艺规格(Process Specification)考虑在内。倘若不考虑上述工艺规格，基本上，本实施例的中央区130的主图案106的临界尺寸CD1与边界区140的主图案106的临界尺寸CD2可完全相同。

请同时参照图1A与图2，在第一区110中的次解析辅助图案104经过后续的曝光工艺与显影工艺后，不会成像于基底200上。反之，在第二区120的主图案106则可成像于基底200上。在一实施例中，次解析辅助图案104与主图案106内的区域为透光区域，而掩模10的其他部分皆为非透光区域。但本发明实施例不以此为限，在另一实施例中，次解析辅助图案104与主图案106内的区域为非透光区域，而掩模10的其他部分皆为透光区域亦可成立。次解析辅助图案104所设计的线宽足够小，因此在经过后续的曝光工艺与显影工艺后，不会成像于基底200上。

图1B是图1A中第二区的主图案的局部放大示意图。图1C是图1A中第一区的次解析辅助图案的局部放大示意图。

请参照图1B，第二区120中的主图案106可包括至少一种图案。上述至少一种图案可例如是线、片、或是开口。开口可以是沟道或是接触窗开口或介层窗开口。上述至少一种图案的形状可以是方形、矩形、线形或其组合。在一实施例中，第二区120例如是存储单元阵列区，主图案106例如是开口，其每一个开口图案的长度L为144nm至480nm，宽度W为144nm至480nm，间距P为304nm至960nm。但本发明实施例不以此为限。

同上述，由于本实施例的掩模10的图案比例为欲转移图案的4倍，因此，当掩模10的主图案106转移至图2的半导体结构20后，其每一主图案206的长度为36nm至120nm，宽度为36nm至120nm，每一图案的间距为76nm至240nm。

请参照图1C，在一实施例中，第一区110的次解析辅助图案104可包括至少一种图案。上述至少一种图案可例如是线或是开口。上述至少一种图案的形状可以是方形、矩形、线形、或其组合。图1C中的次解析辅助图案104为开口，每一开口的线宽LW可为60nm至200nm。此外，在一实施例中，上述次解析辅助图案104的排列方向与上述主图案106的排列方向的夹角可为0度至180度之间的任意角度。举例来说，在一实施例中，主图案106为矩形或方形开口，次解析辅助图案104为线形开口。当沿着主图案106的矩形开口的长边的第一方向与沿着次解析辅助图案104的线长开口的长边的第二方向为平行时，则表示次解析辅助图案104的排列方向与主图案106的排列方向的夹角为0度。另一方面，当主图案106的矩形开口的长边的第一方向与沿着次解析辅助图案104的线形开口的长边的第二方向为垂直时，则表示次解析辅助图案104的排列方向与主图案106的排列方向的夹角为90度。

图2是依照本发明的实施例所绘示的应用图1A的掩模所形成的半导体结构的上视图。

请参照图2，以本发明上述的掩模10(图1A)为掩模，对基底200进行光刻工艺与刻蚀工艺，可于基底200上形成半导体结构20。基底200例如为半导体基底、半导体化合物基底或是绝缘体上硅(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。

半导体结构20包括第一区210与第二区220。第一区210包围在第二区220周围。在一实施例中，第一区210与第二区220的距离D2为0.012μm至0.12μm。第一区210具有第一图案密度；第二区220具有第二图案密度。第一图案密度小于第二图案密度。第二区220包括中央区230与边界区240。中央区230的构件具有临界尺寸CD3。边界区240的构件具有临界尺寸CD4。第二区220例如是存储单元阵列区、存储单元区或阵列区。第二区220中的图案可包括至少一种图案。上述至少一种图案可包括开口、线、片、或其组合。

习知第一区210的第一图案密度小于第二区220的第二图案密度，通常会造成中央区230的临界尺寸CD3与边界区240的临界尺寸CD4之间具有较大的变异量。然而，请参照图1A与图2，在本发明实施例中，利用图1A的掩模10(在多个主图案106周围设置多个次解析辅助图案104)为掩模，在对基底200进行光刻工艺与刻蚀工艺之后，可以降低第一区210与第二区220之间的负载效应，改善第二区220的中央区230的临界尺寸CD3与边界区240的临界尺寸CD4的均匀度。在一示范例中，本发明图1A的掩模10的第一区110的宽度Rw1为1400μm时，在对基底200进行光刻工艺与刻蚀工艺之后，在中央区230的临界尺寸CD3与在边界区240的临界尺寸CD4之间的变异量可小于6.5％。相较于已知中未设置次解析辅助图案所形成的半导体结构，其中央区的临界尺寸与其边界区的临界尺寸之间的变异量约为20％。而在本发明实施例中，半导体结构20的中央区230的临界尺寸CD3与其边界区240的临界尺寸CD4之间的变异量可小于6.5％。因此，本发明实施例具有更佳的半导体结构20的图案的临界尺寸的均匀度。在一实施例中，本发明图2的半导体结构20的第一区210的宽度Rw2为350μm。于此所描述的变异量是将工艺规格考虑在内。倘若不考虑上述工艺规格，基本上，本实施例的半导体结构20的中央区230的主图案206的临界尺寸CD3与边界区240的主图案206的临界尺寸CD4可完全相同。

另一方面，当本发明实施例的掩模10的临界尺寸CD1与临界尺寸CD2之间的变异量减少，则本发明实施例的半导体结构20的临界尺寸CD3与临界尺寸CD4之间的变异量也随之减少。如此一来，便可改善中央区230的临界尺寸CD3与边界区240的临界尺寸CD4的均匀度，进而降低第一区210与第二区220之间的边界区240中缺陷与盲孔的产生。

图3为比较例1的掩模自边界区的角落到中央区的间的主图案的临界尺寸的变异量。在比较例1中仅第二区中具有多个主图案，在第一区中并不设置次解析辅助图案。图4为本发明的实验例1的掩模自边界区的角落到中央区的间的主图案的临界尺寸的变异量。实验例1的掩模的第二区中具有多个主图案；而在第二区周围的第一区中，则设置多个次解析辅助图案，且设置多个次解析辅助图案的第一区的宽度为500μm。

依据图3的结果显示，在比较例1中，当第二区为存储单元阵列区，每一图案的临界尺寸为244×232nm时，靠近边界区的曲线较为倾斜且掩模的边界区的临界尺寸与掩模的中央区的临界尺寸的变异量约为2nm至3nm。另一方面，依据图4的结果，实验例1的掩模的边界区的临界尺寸与掩模的中央区的临界尺寸的曲线较为平坦，显示边界区的临界尺寸与掩模的中央区的临界尺寸大致无差异。显然，在比较例1中，掩模的边界区与中央区的临界尺寸两者之间的临界尺寸的变异量大；而本发明实验例1中，掩模的边界区与中央区的间的临界尺寸的均匀度较佳。

在另一实验例中，掩模中横轴(X方向)的预设临界尺寸(Target MCD)为244nm，而纵轴(Y方向)的预设临界尺寸为232nm。当掩模的第一区中并未设置多个次解析辅助图案时，其第二区中横轴(X方向)的实际临界尺寸为246.6nm至242.1nm(即预设临界尺寸与实际临界尺寸之间的变异范围为4.5nm)；而纵轴(Y方向)的实际临界尺寸为234.5nm至229.3nm(即预设临界尺寸与实际临界尺寸的变异范围为5.2nm)；且其图案密度为23.2％。然而，当掩模的第一区中设置多个次解析辅助图案之后，其第二区中横轴(X方向)的实际临界尺寸则为247.2nm至243.7nm(即预设临界尺寸与实际临界尺寸的变异范围为3.5nm)；而纵轴(Y方向)的实际临界尺寸则为235.3nm至231.7nm(即预设临界尺寸与实际临界尺寸的变异范围为3.6nm)；且其图案密度为30.4％。由此可知，本发明的掩模在多个主图案的周围设置多个次解析辅助图案，当第二区中掩模的图案密度从23.2％增加至30.4％时，第二区中掩模的临界尺寸范围从5.2nm改善至3.6nm。如此一来，本发明的掩模不仅能改善其临界尺寸的均匀度，而且还可增加其图案密度，以提高元件集成度。

图5为比较例2自基底边界区的角落到中央区的间的半导体结构的临界尺寸的变异量。半导体结构为利用比较例1的掩模为掩模，进行光刻工艺与刻蚀工艺后，于基底上形成者。图6为本发明的实验例2自基底边界区的角落到中央区的间的半导体结构的临界尺寸的变异量。半导体结构为利用实验例1的掩模为掩模，进行光刻工艺与刻蚀工艺，于基底上形成者。

依据图5的结果显示，在比较例2中，当第二区为存储单元阵列区，每一图案的临界尺寸为46×43nm时，半导体结构的边界区的临界尺寸与半导体结构的中央区的临界尺寸的变异量约为4nm至6nm。很明显地，边界区的曲线较为倾斜，变异量相当大。另一方面，实验例2的半导体结构的边界区的临界尺寸与半导体结构的中央区的临界尺寸的曲线较为平坦，显示边界区的临界尺寸与中央区的临界尺寸大致无差异。显然，在比较例2中，边界区与中央区的构件的临界尺寸两者之间的临界尺寸的变异量大；而本发明实验例2中，边界区与中央区的间的构件的临界尺寸的均匀度较佳。

综上所述，本发明的掩模在多个主图案的周围设置多个次解析辅助图案，可以降低第一区与第二区的间的负载效应，藉此改善第二区中的中央区与边界区的间的临界尺寸的变异量。然后利用本发明实施例的掩模为掩模，进行光刻工艺与刻蚀工艺，使得半导体结构的第二区中的中央区与边界区的间的临界尺寸的变异量小于6.5％。如此一来，本发明不但可改善掩模与半导体结构的临界尺寸的均匀性，更可进一步降低本发明的半导体结构在上述边界区中的缺陷与盲孔的产生，以提高产品的可靠度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体结构，该半导体结构是利用具有在多个主图案周围设置多个次解析辅助图案的掩模作为掩模，对一基底进行光刻工艺与刻蚀工艺后而形成于该基底上，该半导体结构包括：

一第一区，具有一第一图案密度；以及

一第二区，具有一第二图案密度，其中该第一区包围该第二区，且该第一图案密度小于该第二图案密度，

其中该第二区包括：

一中央区，具有一第一临界尺寸；以及

一边界区，具有一第二临界尺寸，其中该第一临界尺寸与该第二临界尺寸之间的变异量小于6.5％。

2.根据权利要求1所述的半导体结构，其中该第一区的宽度至少为350μm。

3.根据权利要求1所述的半导体结构，其中该第二区为一存储单元阵列区、一存储单元区或一阵列区，每一图案的长度为36nm至120nm，宽度为36nm至120nm，每一图案的间距为76nm至240nm。

4.根据权利要求1所述的半导体结构，其中该第二区包括至少一种图案，该至少一种图案包括开口、线、片、或其组合。

5.一种掩模，其在多个主图案周围设置多个次解析辅助图案，包括：

一透明基板；以及

一遮蔽层，位于该透明基板上，其中该遮蔽层包括：

一第一区，具有多个次解析辅助图案及一第一图案密度；以及

一第二区，具有多个主图案及一第二图案密度，且该第一图案密度小于该第二图案密度，

其中该第一区包围该第二区，且该第一区的宽度至少为1400μm，这些次解析辅助图案包围在这些主图案的周围，且这些次解析辅助图案在经过曝光工艺与显影工艺后，不会成像于该透明基板上。

6.根据权利要求5所述的掩模，其中该第二区包括：

一中央区，具有一第一临界尺寸；以及

一边界区，具有一第二临界尺寸，其中该第一临界尺寸与该第二临界尺寸之间的变异量小于1.7％。

7.根据权利要求5所述的掩模，其中该第一区与该第二区相距0.048μm至0.48μm的距离。

8.根据权利要求5所述的掩模，其中该第二区为一存储单元阵列区、一存储单元区或一阵列区。

9.根据权利要求5所述的掩模，其中这些主图案包括至少一种图案，该至少一种图案包括方形、矩形、线形或其组合；这些次解析辅助图案包括方形、矩形、或线形。