JP2005044856A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法に係る発明である。該半導体装置レイアウト方法は、1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、多層配線を用いた半導体装置の配線レイアウトに関する。
【0002】
【従来の技術】
図5にて、従来の多層配線を用いた半導体装置のCAD(Computer Aided Design)による配線レイアウトの例を示す。よく知られているように、該多層はメタル層とビア層とが交互に重なり合うことにより形成される。
【0003】
なお、本明細書では、メタル第n層(nは自然数)の、特に配線(メタル部分)を「METALn層」と表記し、ビア第n層の、特にホール部分を「VIAn層」と表記するものとする。下層から上層に移るにつれ、nが大きくなるものとする。
【0004】
よって、METALn層に対し、上層のMETALn+1層を接続するホール手段がVIAn、さらに、METALn層に対し、METALn−1層とを接続する手段がVIAn−1、METALn+1層と、METALn+2層を接続する手段がVIAn+1となる。
【0005】
図5(a)は、METALn−1層とMEATLn層、及びそれらを接続するVIAn−1層の接続平面図である。(b)は、METALn層とMEATLn+1層、及びそれらを接続するVIAn層の接続平面図である。(c)は、METALn+1層とMEATLn+2層、及びそれらを接続するVIAn+1層の接続平面図である。(a)から(c)に移行するにつれ下層から上層に移行するようになっている。なお、図7は、凡例である。
【0006】
(d)は、(c)(b)(a)のR面によるデバイス断面図である。更に、図6は、図5(d)の略中心の1点鎖線部の拡大図である。
【0007】
さて、図5の従来の例では、各層における配線及びホールの「巾」の最小値と、隣接のものとの「間隔」の最小値とを同一値とするデザインルールを基準としている。つまり、図5の夫々の図において、“b”の間隔で示される距離がデザインルールの最小値である。図5では、すべての配線とホールとが、最小巾・間隔で配置された状況を示している。このように、通常、メタル層における具体的な配線は、ホールとメタル(配線)の最小巾・間隔をなるべく利用して配置されようとする。
【0008】
しかしながら、最近のLow−K層間材や、Cu配線プロセスを採用する微細化プロセス工程において、VIA間ショートの問題が存在する。
【0009】
例えば、デュアルダマシンのプロセスでは、VIAn−1層とMETALn層、またはVIAn層とMETALn+1層は、プロセス工程上同時に形成される。ここで、VIAn−1層とMETALn−1層との界面、及び、VIAn層とMETALn層との界面で、その層間材の密着性の不完全さから、図6のSおよびTにより示される箇所において、層間材の剥がれが発生することがある。このことは、Low−K層間材のような低誘電率の膜材で顕著となる。更に、多層配線の半導体装置の製造工程で、熱処理が複数回繰り返される場合、熱ストレスを多く経験する下層配線層で特に顕著となる。
【0010】
加えて、Cu配線プロセスでは、デュアルダマシンのダマシン溝にシードとなるCu層を成長させた後、一種のメッキ手段によりCuを成長・埋め込みさせるが、Cuは従来のAl等の配線材料に比べて、浸透性が高く、よって先の剥がれた部位に浸透する蓋然性がより高い。この結果、図6のSおよびTの箇所において、顕著な場合に信号ショートを引き起こす可能性がある。
【0011】
下記の特許文献1は、クロストークを考慮した電源メッシュ配線構造の半導体集積回路のレイアウトに関する。該文献1では、電源メッシュを垂直、水平方向の優先配線方向に対し、2ピッチ間隔で強制配置し、信号配線をシールドする。VIAのピッチは強制的に2ピッチとなるため、上記のVIAショート問題に対しては有効な手段である。但し、配線ピッチは明らかに、2倍ピッチとなり、信号配線の密度としては劣化する。
【0012】
【特許文献1】
特開2001−127162公報
【0013】
【発明が解決しようとする課題】
本発明は、Low−K層間材や、Cu配線プロセスを採用する微細化プロセス工程において、VIA間ショートの問題を回避することを目的とする。
【0014】
【課題を解決するための手段】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項1に記載の半導体装置レイアウト方法は、
デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法である。その半導体装置レイアウト方法において、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする。
【0015】
本発明に係る請求項2に記載の半導体装置レイアウト方法は、
1つのビアに対し、そのビアが属する層の上層又は下層の他のビアは、水平方向にて少なくとも上記最小スペースで配置されることを特徴とする、請求項1に記載の半導体装置レイアウト方法である。
【0016】
本発明に係る請求項3に記載の半導体装置レイアウト方法は、
ビア及びメタル配線の全層のうちの所定の下層に対してのみ、
請求項1又は請求項2に記載の半導体装置レイアウト方法が、利用されることを特徴とする、半導体装置レイアウト方法である。
【0017】
本発明に係る請求項4に記載のコンピュータプログラムは、
スタンダードセル配置を行い(S02)、配線可能性を見積もる全体概略配線を実施し(S04)、配線トラックを定義し(S06)、詳細配線を実施し(S08)、更に、細かいデザインルール違反に関して、未結線やショートを改善する配線改善工程を実施する(S10)、
スタンダードセルの自動配置・配線システムのコンピュータプログラムである。そのコンピュータプログラムにおいて、
上記第1の実施形態乃至第3の実施形態に係る半導体レイアウト方法に係るルール情報を読み込み、上記ステップS10にて、このルール情報への適用を行うことを特徴とする。
【0018】
本発明に係る請求項5に記載の半導体装置製造方法は、
デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする半導体装置レイアウト方法を利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法である。
【0019】
本発明に係る請求項6に記載の半導体装置製造方法は、
デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広く、
更に、1つのビアに対し、そのビアが属する層の上層又は下層の他のビアは、水平方向にて少なくとも上記最小スペースで配置されることを特徴とする半導体装置レイアウト方法を利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法である。
【0020】
本発明に係る請求項7に記載の半導体装置製造方法は、
デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする半導体装置レイアウト方法を、
ビア及びメタル配線の全層のうちの所定の下層に対してのみ利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法である。
【0021】
本発明に係る請求項8に記載の半導体装置製造方法は、
デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広く、
更に、1つのビアに対し、そのビアが属する層の上層又は下層の他のビアは、水平方向にて少なくとも上記最小スペースで配置されることを特徴とする半導体装置レイアウト方法を、
ビア及びメタル配線の全層のうちの所定の下層に対してのみ利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法である。
【0022】
【発明の実施の形態】
以下において、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【0023】
≪第1の実施形態≫
図1は、本発明の第1の実施形態に係る、CADにおける半導体装置レイアウト方法により形成される設計の具体的例の一部を示す。
【0024】
(a)は、METALn−1層とMEATLn層、及びそれらを接続するVIAn−1層の接続平面図である。(b)は、METALn層とMEATLn+1層、及び、それらを接続するVIAn層の接続平面図である。(c)は、METALn+1層とMEATLn+2層、及びそれらを接続するVIAn+1層の接続平面図である。(d)は、(c)(b)(a)のR面によるデバイス断面図である。更に、図2は、図1(d)の略中心の1点鎖線部の拡大図である。なお、図7は(本明細書における)凡例である。
【0025】
第1の実施形態に係るレイアウト方法では、まず従来例と同様に、各層における配線及びホールの「巾」の最小値と、隣接のものとの「間隔」の最小値とを同一値(ここでは、“b”)とするデザインルールを基準とすることが原則である。但し、異なる信号に係るVIAについては、bよりも大きいピッチの間隔“c”によって配置される。つまり最終的に同じ接続となる同一信号に係るVIA間は、間隔bであり、異なる信号に係るVIA間は、間隔cである。図1では、cはbの1.5倍である。この間隔cは、bより大きい適切な値であればよい。
【0026】
例えば、図1(a)(b)のR面上の、右方のVIAと中央のVIAとは、異なる信号であるため、cの間隔が与えられている。中央のVIAと左方のVIAとは同じ信号であるため、bの間隔が与えられている。よって、図2のS及びTの箇所で、層間材の剥がれが発生しCu(等)が浸透するとしても、間隔が延びたため、信号ショートを引き起こす可能性が激減する。
【0027】
≪第2の実施形態≫
図3、特に図3(c)(d)は、本発明の第2の実施形態に係る、CADにおける半導体装置レイアウト方法により形成される設計の具体的例の一部を示す。図3(c)(d)の設計に到る過程を次に説明する。
【0028】
(a)は、METALn層とMEATLn+1層とを接続するVIAn層の接続平面図の従来技術の例である。ここで、各VIAは同一信号でないものとする。従って、第1の実施形態においては、最小間隔(b)となることを回避したVIA同士である。
【0029】
(b)は、従来の例の(a)に対して、第1の実施形態に係るレイアウト方法を施したものである。V位置のVIAに対し、斜め上(左右)方向のVIAは、最小間隔bよりも大きい21/2bの間隔で配置されている。但し、これらの配置は従来技術の例((a))と同じである。一方、W位置のVIAに対しては、上下左右方向のVIAは、第1の実施形態(図1参照)と同様の1.5bのピッチで配置されている。
【0030】
(c)は、(b)の配置に対して、第2の実施形態に係るレイアウト方法を施したものである。本レイアウト方法では、(b)のW位置のVIAを、上層の(n+1)層に移置する(VIAn+1とする)。即ち、VIAの層位置を、最小限変更すればよい。こうすると、W位置のVIA(VIAn+1)に対して、上下左右のVIAnを間隔bで配置することが可能となる。
【0031】
(d)も、(b)の配置に対して、第2の実施形態に係るレイアウト方法を施したものである。本レイアウト方法では、(b)のW位置のVIAを、下層の(n−1)層に移置する(VIAn−1とする)。こうしても、W位置のVIA(VIAn−1)に対して、上下左右のVIAnを間隔bで配置することが可能となる。
【0032】
従って、(c)(d)では隣接する2つ以上のVIAに関して、その2つのVIAのいずれかを上層若しくは下層に最小限移動することにより、水平成分において距離bに引き戻すことが可能となったものである。
【0033】
≪第3の実施形態≫
第1の実施形態もしくは第2の実施形態に係るレイアウト方法は、半導体装置の回路設計において、全配線層に適用する必要はない。
【0034】
多層メタル配線のプロセス工程では、熱処理が複数回繰り返されると、下層配線層が熱ストレスを多く(即ち、複数回)経験する。
【0035】
従って、本発明の第3の実施形態に係る、CADにおける半導体装置レイアウト方法は、複数回の熱ストレスを経験する1つ以上の下層配線層の設計においてのみ第1の実施形態もしくは第2の実施形態に係るレイアウト方法を適用する、というものである。そうすると、上記の下層以外の上層では、特に上層へ進む程、レイアウト設計の制約がより少なくなり得る。
【0036】
≪第4の実施形態≫
図4は、本発明の第4の実施形態に係る、スタンダードセルの自動配置・配線ソフトウエアのフローチャートである。該ソフトウエアは、図4に示すように、ネットリスト、ライブラリや配線ルールなどのデザインルールを定めたテクノロジA、及び、タイミング制御のためのタイミング情報(D02)を入力し、セル配置・配線を行なう。
【0037】
具体的には、まず、スタンダードセル配置を行う(S02)。続いて、配線可能性を見積もる全体概略配線を実施し(S04)、配線トラックの定義(S06)、詳細配線(S08)を実施する。更に、細かいデザインルール違反に関しては、未結線やショートを改善する配線改善工程を実施する(S10)。
【0038】
ここで、上記の第1の実施の形態乃至第3の実施の形態に係るレイアウト方法を実施する場合に、D02のテクノロジAにて該レイアウト方法(に係る情報)を含めてS02及びS04の段階で変則的にピッチを拡大するルールを適用するならば、配線トラックの定義(S06)が乱れてしまい、自動配線(S08、S10)での収束性が著しく劣化してしまう。
【0039】
よって、第4の実施形態では、「テクノロジA」の内容は従来通りとし、「スタンダードセル配線詳細配線(S08)」と「スタンダードセル配線改善(S10)」の間に、第1の実施の形態乃至第3の実施の形態に係るレイアウト方法を含むテクノロジBのルール情報(D04)を読み込ませる。「スタンダードセル配線改善(S10)」において、このルールへの適用を行う。
【0040】
上記のスタンダードセルの自動配置・配線ソフトウエアは、コンピュータプログラムの形態とされて、コンピュータシステムに実装される。ここでのコンピュータシステムは、例えば、ワークステーションシステムなどの、通常のコンピュータに係るハードウエアを利用して構成されればよい。
【0041】
【発明の効果】
本発明を利用することにより、以下のような効果を得ることができる。
【0042】
異なる信号配線間に発生するショートに対し、VIA間隔を離すことでこれを防止することが可能となり、よって、歩留り低下を抑えることができる。更に、本発明では、同一信号はショートを認め、異なる信号のみVIA間隔を離すこととしているので、配線コストの増加を最小限とすることができる。
【0043】
隣接するVIAに対し、囲まれたVIAを下層(又は上層)に移置することで、移置されたVIA以外のVIAを最小間隔に引き戻すことができるため、更に小さい配線コストを実現できる。
【0044】
従来から、複数回の熱ストレスによりVIA下部で特に剥がれが発生しやすい。よって、低層メタル層の一部にVIA間の間隔調整を適用することにより、全層で間隔調整を適用するよりも、配線コストを抑えることが可能となる。
【0045】
スタンダードセルの自動配置配線の工程において、当初のテクノロジレベルで変則的なVIAピッチのルールを適用するのではなく、詳細配線までは、通常の最小ピッチのVIAルールとして工程を進め、詳細配線後に変則的VIAピッチのルール(テクノロジB)を読み込んで定義し、配線改善工程で実施することで、配線トラックの乱れを避けること、自動配線の結線に関わる収束性を保持すること、及び、実行時間を短縮することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る、CADにおける半導体装置レイアウト方法により形成される設計の具体的例の一部を示す
【図2】図1(d)の略中心の1点鎖線部の拡大図である。
【図3】本発明の第3の実施形態に係る、CADにおける半導体装置レイアウト方法により形成される設計の具体的例の一部を示す。
【図4】本発明の第4の実施形態に係る、スタンダードセルの自動配置・配線ソフトウエアのフローチャートである。
【図5】従来の多層配線を用いた半導体装置のCADによる配線レイアウトの例を示す。
【図6】図5(d)の略中心の1点鎖線部の拡大図である。
【図7】メタル層及びビア層を示す凡例である。
【符号の説明】
S、T・・・層間材の剥がれ。
Claims (8)
- デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法において、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする、半導体装置レイアウト方法。 - 1つのビアに対し、そのビアが属する層の上層又は下層の他のビアは、水平方向にて少なくとも上記最小スペースで配置されることを特徴とする、請求項1に記載の半導体装置レイアウト方法。
- ビア及びメタル配線の全層のうちの所定の下層に対してのみ、
請求項1又は請求項2に記載の半導体装置レイアウト方法が、利用されることを特徴とする、半導体装置レイアウト方法。 - スタンダードセル配置を行い(S02)、配線可能性を見積もる全体概略配線を実施し(S04)、配線トラックを定義し(S06)、詳細配線を実施し(S08)、更に、細かいデザインルール違反に関して、未結線やショートを改善する配線改善工程を実施する(S10)、
スタンダードセルの自動配置・配線システムのコンピュータプログラムにおいて、
上記第1の実施形態乃至第3の実施形態に係る半導体レイアウト方法に係るルール情報を読み込み、上記ステップS10にて、このルール情報への適用を行うことを特徴とする、スタンダードセルの自動配置・配線システムのコンピュータプログラム。 - デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする半導体装置レイアウト方法を利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法。 - デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広く、
更に、1つのビアに対し、そのビアが属する層の上層又は下層の他のビアは、水平方向にて少なくとも上記最小スペースで配置されることを特徴とする半導体装置レイアウト方法を利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法。 - デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広いことを特徴とする半導体装置レイアウト方法を、
ビア及びメタル配線の全層のうちの所定の下層に対してのみ利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法。 - デザインルールにおいて規定される最小スペースが、ビア及びメタル配線の巾と間隔に関して、同等、又は、ビアの方が大きい半導体装置レイアウト方法であって、
1つのビアに対し、そのビアが属する層の、同一信号の他のビアは、少なくとも上記最小スペースで配置されるが、同層の同一ではない信号の他のビアは、少なくとも第2のスペースで配置され、その第2のスペースは上記最小スペースより広く、
更に、1つのビアに対し、そのビアが属する層の上層又は下層の他のビアは、水平方向にて少なくとも上記最小スペースで配置されることを特徴とする半導体装置レイアウト方法を、
ビア及びメタル配線の全層のうちの所定の下層に対してのみ利用し、
レイアウトを形成してそのレイアウトから半導体装置を作成する、半導体装置製造方法。
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