KR101163891B1 - 관통 실리콘 비아의 그리드 매트릭스 구조를 이용한 집적회로 전력 공급 - Google Patents

관통 실리콘 비아의 그리드 매트릭스 구조를 이용한 집적회로 전력 공급 Download PDF

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Abstract

본 발명에 의한 집적회로 구조는, 기판을 포함하는 칩 및 상기 기판을 관통하는 복수 개의 전력 관통 실리콘 비아들(power through-silicon vias, TSVs)과 바닥 금속화 층(M1)에 있는 복수 개의 금속 배선을 포함하는 전력 분배 네트워크를 포함하며, 상기 복수 개의 전력 TSV는 그리드를 형성하고, 상기 복수 개의 금속 배선은 상기 복수 개의 전력 TSV들을, 상기 기판 상의 집적회로 디바이스(integrated circuit device)들에 연결하는 것을 특징으로 한다.

Description

관통 실리콘 비아의 그리드 매트릭스 구조를 이용한 집적회로 전력 공급 {Supplying Power to Integrated Circuits Using a Grid Matrix Formed of Through-Silicon Vias}
본 발명은 집적회로에 관한 것으로, 보다 상세하게는 집적회로에 전력을 공급하기 위한 구조에 관한 것이다.
집적회로의 구동을 위해서는, 전력의 공급과 분배가 적절하게 이루어질 필요가 있다. 이를 위해서는, 작동 전압인 VDD 및 VSS의 적절한 분배가 필요하다. 도 1은 반도체 칩을 상부에서 바라본 평면도(top view)로, 칩 전체에 걸쳐 작동전압(VDD, VSS)을 분배하기 위한 전력 분배 계획(power distribution scheme)이다. VDD 배선(10)은 격자(mesh) 형태로 구성되어 있으며, 칩 전체에 걸쳐 분배되어 VDD 작동전압을 운반한다. VSS 배선(14) 또한, 격자 형태로 구성되며, 칩 전체에 걸쳐 분배되어, VSS 작동전압을 운반한다. VDD 패드(12)들과 VSS 패드(16)들은 반도체 칩의 상측면에 형성되어, 각각 VDD 및 VSS 전압을 칩 바깥으로 부터 인가 받을 수 있도록 한다.
작은 크기의 회로를 형성하는 기술의 발달에 따라, 설계 복잡도(design complexity)가 극적으로 증가되어, 높은 전력 손실을 야기하게 되었다. 이에 따라, 내부 회로에 전류를 공급하기 위한 많은 수의 전력 패드(power pad)(12)(16)들이 요구된다. 또한, IR 강하(IR drop)를 최소화하기 위해서는 조밀한 전력 격자(power mesh)를 필요로 한다. 그러나, 패드 피치(pad-pitch)의 한계로 인해, 전력 패드(12)(16)들의 크기는 줄일 수 없으며, 상기 전력 패드(12)(16)들의 칩 영역의 많은 부분, 즉 20 ~ 30 퍼센트 또는 그 이상을 차지한다. 또한, 라우팅 자원(routing resource)의 많은 양이 전력 격자에 의해 점유되고 있다. 이러한 결과는 상기 칩 크기와 제조 원가의 현저한 증가를 야기한다.
도 2는 칩의 단면도를 도시한 것으로, 전력이 어떻게 범프(18), 전력 패드(12)(16), 전력 격자(10)(14), 통전 금속 배선(connecting metal lines, 22) 및 비아(via)(24)들을 통해 트렌지스터(28)에 공급되는지 보여주는 도면이다. 상기 전력은 트렌지스터(28)들에 도달하기 전에 복수 개의 금속 배선(22)과 비아(24)들을 통과할 필요가 있다. 상기 전력 격자(10)(14)와 트렌지스터(27)들 사이의 유효 저항(effective resistance)은 수십 옴(ohm) 정도의 높은 저항값을 가질 것이다. 금속 배선(22)과, 적층된 비아(24)들의 저항을 포함한다. 전류-전항(current-resistance, IR)에 의해 야기되는 전압 강하(votage drop)는 이로 인해 높다. 종래기술에 의한 전력 공급 구조의 또다른 문제는, 도 1 및 도 2에 도시된 바와 같이, 적층된 금속 배선(22)들과 비아(24)들이 라우팅(routing)을 위해서도 사용될 수 있고, 칩 영역을 차지하고 있기 때문에, 금속 배선(22)들과 비아(24)들이 신호의 라우팅을 차단하고, 회로의 밀집을 야기한다는 문제점 또한 있다.
본 발명의 일 실시예에 의한 집적회로 구조(integrated circuit structur)는 기판을 포함하는 칩 및 전력 분배 네트워크를 포함한다. 상기 전력 분배 네트워크는 상기 기판을 관통하며, 그리드(grid)를 형성하도록 구성된 복수 개의 전력 관통 실리콘 비아(TSV) 및 바닥 금속화 층(M1)에 형성되며, 상기 복수 개의 전력 TSV와 상기 기판 상의 집적회로 디바이스를 연결하는 복수 개의 제 1 금속 배선;을 포함한다.
다른 실시예들 역시 공개된다.
본 발명에 따르면, 칩 영역의 사용을 줄일 수 있으며, 전력 라우팅(power routing)에 따른 신호 라우팅의 차단과, IR 강하(IR drop)를 줄일 수 있다.
본 발명과 그 효과에 대한 완벽한 이해를 위해 다음에 도시된 도면을 참고로 하여, 본 발명을 설명한다.
도 1은 종래기술에 의한 전력 격자의 평면도(top view),
도 2는 종래기술에 의한 전력 격자의 일부분을 도시한 단면도,
도 3a 및 도 3b는 본 발명에 의한 전력 그리드(powwer grid)가 복수 개의 관통 실리콘 비아(TSV)들로 형성된 칩의 후면을 도시한 도면,
도 4는 상기 도 3에 도시된 구조에 추가로 재분배 배선(RDL, redistribution line)을 설치한 상기 칩의 후면을 도시한 도면,
도 5는 도 3에 도시된 구조의 단면도,
도 6a 내지 도 7은 하나 이상의 기능 블록을 구비하는 상기 칩의 전력 공급 계획을 도시한 도면,
도 8은 전력 TSV에 의해 전력이 지역적으로 분배되는 방법을 도시한 도면,
도 9는 TSV를 포함하는 전력 그리드의 설계 과정을 도시한 흐름도,
도 10 및 도 14 내지 19는 전력 TSV의 배치 과정을 도시한 흐름도,
도 11은 칩 레프리젠테이션에서의 구획과 각각의 전원 TSV를 도시한 도면,
도 12는 타일과 복수 개의 매크로를 포함하는 칩 레프리젠테이션 개념도,
도 13은 타일과 상기 타일 내의 매크로를 도시한 도면, 그리고,
도 20a 및 도 20b는 매크로를 둘러싸고 있는 매크로-레벨 전력 TSV와 각각의 재분배 배선을 도시한 도면이다.
이하, 본 발명의 일 실시예에 의한 집적회로를 설명한다. 본 발명의 실시예는 다양한 기술적 사상에 적용 가능하며, 상호간의 문맥에 따라 다양하게 변경 가능하다. 특정 실시예는 발명의 구성 및 사용을 설명하기 위한 것이며, 본 발명의 권리범위를 한정하는 것은 아니다.
집적회로(integrated circuit)에 전력 공급을 위한 전력 그리드(power grid)를 가지는 전력 분배 네트워크 및 그 설계 방법이 개시된다. 본 발명의 다양한 실시예가 논의된다. 본 발명의 여러 도번에 걸쳐서, 유사한 부재에 대해서는 유사한 참조부호가 사용된다.
도 3a는 칩의 후면을 도시한 도면으로, 상기 후면은 트렌지스터 등과 같은 동작 가능한 디바이스를 가지지 않는다. 상기 후면은 칩(100)의 전면의 반대편으로, 상기 전면에는 트렌지스터(도 3에는 도시되어 있지 않으며, 도 5 참조)와 같은 집적회로 디바이스가 형성된다. 관통 실리콘 비아(through silicon via, TSV)(종종 관통 기판 비아(through substrate via) 라고 불리우기도 한다.)(30)(32)는 기판(34)(도 3에는 도시되어 있지 않으며, 도 5 참조)을 관통하며, 상기 후면으로부터 전면부로 연장된다. 기판(34)은 실리콘 기판과 같은 반도체 기판으로 마련되는 것이 좋다. TSV(30)은 상기 칩(100) 상에 형성된 집적회로에 양(+)의 작동 전압 VDD를 인가하는데 사용되고, 이에 따라, 선택적으로 VDD TSV라고 지칭될 수 있다. TSV(32)은 상기 칩(100) 상의 집적회로에 전기적으로 그라운드(electrical ground)인 작동전압 VSS를 인가하는데 사용되고, 이에 따라, 선택적으로 VSS TSV라고 지칭될 수 있다. 또한, TSV(30)(32)는 전력 TSV라고 불리어지는 것도 가능하다. TSV(30)(32)들은 주기적인 패턴으로 분배되고, 실질적으로 칩(100)의 전체에 걸쳐 분배될 수 있는데, TSV(30)(32)들은 칩(100)의 중앙(center)으로부터 칩의 가장자리 가까이 까지 분배된다. 다른 실시예로서, TSV(30(32)는 상기 칩(100)의 1 퍼센트 이상의 영역, 심지어는 5, 20, 50 퍼센트 이상 또는 80 퍼센트의 영역에 분배된다. 본 발명의 일 실시예에 따르면, VDD TSV(30)와 VSS TSV(32)는 도 8에 도시된 상기 칩(100)의 가장자리에 나란한 수평선을 따라 평행하게 배치된다. 다른 실시예에 따르면, VDD TSV(30) 및 VSS TSV(32)는 도 3a에 점선으로 도시된 바와 같이, 대각선을 따라 대각으로 배치되는 것도 가능하다. 이와 같이, VDD TSV(30)과 VSS TSV(32)는 다양한 패턴으로 정렬되는 것이 가능한데, 그 일예로, 도 3b에 도시된 바와 같은 지그재그 패턴 등이 가능하다. 매크로(매크로에 대해서는 뒤에 보다 상세히 설명한다.) A 및 B는 서로 인접하게 배치되며, 단지 두 줄의 TSV가 형성된다. VDD TSV(30)은 지그재그 패턴으로 형성되고, VSS TSV(32) 역시 지그재그 패턴으로 형성된다.
각각의 TSV(30)(32)들은 대략 10㎛ × 10㎛ 보다 작은 크기로 형성된다. 일 예로서, 각각의 TSV(30)(32)의 크기는 대략 6㎛ × 6㎛로 형성될 수 있다. TSV(30)(32)의 설계시에는, 서로 다른 그리드 크기(grid size, 이웃하는 그리드 노드들(grid nodes) 간의 거리를 의미한다.)를 가지는 적어도 하나 이상의 그리드들을 먼저 디자인 한다. 본 실시예에서는, 각각의 그리드들 간의 최대 그리드는 대략 30㎛의 그리드 크기를 가지는 것이 좋다. 또한, 최대 그리드(maximum grid)는 더 작은 크기를 가지는 조밀한 그리드(finer grid)들로 나누어지는 것도 가능하다. 예컨대, 도 3a에 도시된 바와 같이, TSV(30)(32)들은 그리드 크기 D1을 가지는 하나의 그리드로 마련되고, 반면에, 포인트(point, 38)들은 상기 TSV(30)(32)들이 형성하는 그리드보다 조밀한, 그리드 크기 D2를 갖는 그리드를 형성한다. TSV(30)(32)들은 상기한 최대 그리드의 그리드 노드들로 배치될 수 있다. 만일 더 많은 수의 전력 TSV가 필요하다면, 추가로 전력 TSV를 조밀한 그리드로 배치할 수 있다. 이와 같이, 칩(100)의 크기보다 현저하게 작은 그리드 크기에 따라, 많은 수의 TSV(30)(32)를 형성하는 것이 가능하므로, 그리드의 개수는 대략 30㎛ × 30㎛ 보다 크거나, 심지어, 250㎛ × 250㎛ 보다 클 수 있다.
도 3a 및 도 3b에는 단시 TSV(30)(32)만이 도시되어 있다. 도 4에는 후면의 RDL(재분배 배선, redistribution lines)(40)(42)가 도시되어 있다. 또한, 도 4에는 칩(100)의 후면의 모습이 도시되어 있다. 상기 RDL(40)는 상기 TSV(30)들과 연결되고, 반면에, RDL(42)들은 TSV(32)들과 연결된다. 범프(44)들은 RDL(40)(42)들과 TSV(30)(32)들과 전기적으로 연결되고, 외부 인터페이스와도 연결된다.
도 5는 도 4에 도시된 도면의 단면도를 도시한 것으로, 도 4의 5-5 또는 5'-'5 단면도이다. 도시된 바와 같이, TSV(30)(32)는 상기 칩(100)에 있으나, RDL(40)(42), UBM(46)(under-bump metallurgy) 및 범프(44)들은 패키지(52)에 존재한다. TSV(30)(32)들은 하부 금속화 층(일반적으로 M1으로 알려져 있다.)에 연결되고, 물리적으로 접촉될 수 있으며, 하부 금속화 층에서 끝난다. TSV(30)(32)들은 때때로 M1 바로 위의 금속화 층(일반적으로 M2로 알려져 있다.)에 있는 금속 피쳐(metal feature)와 전기적으로 연결될 수 있다. 금속화 층(M1)(M2)에서, 금속 배선들은 단지 로컬 연결(도 8의 금속 배선 60, 62 참조)들에 사용될 수 있다. 로컬 연결은, TSV(30)(32)로부터 트렌지스터(53)와 같은, 주위의 집적회로 디바이스에 전력을 연결하는 것이다. 전력 라우팅(power rounting, TSV(30)(32)들과의 전기적 연결을 의미한다.)은 금속화 층(M3)으 경유될 수도 있고, 그렇지 않을 수도 있다. M3에는 있다고 해도 전력 라우팅은 거의 존재하지 않을 것이다. 이에 따라, 전력 라우팅은 실질적으로 낮은 금속화 층들로 제한된다. 일 실시예에 따르면, 어떠한 전력 라우팅도 최상위 금속화 층(Top Metal)이나 본딩 패드들(도시되지 않음, 칩(100)의 최 상부면으로 노출된)의 패드 층(도시되지 않음)에는 형성되지 않는다. 비교를 위해 설명하면, 도 5에 도시되어 있는 것 처럼 신호 TSV(30)(32)는 상기 칩(100)의 후면에 연결될 수 있음에도 불구하고, 상기 신호 TSV들 또한 상기 최상위 금속화 층(Top metal)과 칩(100)의 최상부면에 노출된 금속패드가 전기적으로 연결될 수 있다. TSV(30)(32)들은 칩(100)의 최상부 표면에서 아래로 금속화 층(M1)에 걸치는 복수의 금속 배선과 비아들을 통하는데, 직접적으로 상기 금속화 층(M1)과 연결되기 때문에, 전력 라우팅은 신호 라우팅(signal routing)을 방해하지 않는다. 또한, 칩(100)의 상부 표면에 전력 패드를 형성할 필요가 없다.
만일 매크로(도 5, 도 6a, 도 6b에 하드 매크로(hard macro)로 도시되어 있음)가 배치되어 모든 하위 금속 라우팅(M1&M2)를 차단한다면, 어떠한 TSV(30)(32)들도 하드 매크로 영역에 형성될 수 없으며, 전력 TSV(30)(32)들은 하드 매크로의 근접한 위치에 형성되어야 한다. 이에 따라 적층된 비아들(stacked vias)을 가지는 추가 금속 층(금속 배선(35) 참조)들은 도 5에 도시된 바와 같이, TSV(30)(32)들과 함께 상기 매크로상의 회로들의 연결에 사용될 수 있다.
본 실시예에서는, 도 3a에 도시된 바와 같이, TSV(30)(32)들이 칩(100) 전체에 걸쳐 일정하게 분배되고 있다. 한편, 상기 칩(100)은 서로 다른 기능 블럭들을 포함할 수 있는데, 예컨대, 상기 기능 블럭들은 제어부(controller), ALU(arithmetic logic unit), 메모리 등이 될 수 있는데, 이와 같은 기능 블럭들은 서로 다른 전원 공급을 필요로 한다. 도 6a에는 서브 영역(타일로 표시되어 있음, 56)으로 나누어진 칩(100)의 일 예가 도시되어 있다. 본 실시예에 의하면, 서로 다른 서브 영역들은 서로 다른 밀도의 TSV(30)(32)들을 구비한다. 예컨대, 하나의 서브 영역에서 TSV(30)(32)들은 최대 그리드 노드들로 배치될 수 있으며(도 6a의 라지 그리드(large grid)로 표시되어 있음), 반면에, 다른 서브 영역에서, TSV(30)(32)들은 상기한 최대 그리드 노드들에 위치하는 것에 추가하여, 조밀한 그리드로 추가되는 것이 가능하다(도 6a 스몰 그리드(small grid) 참조). 또한, 큰 전류를 필요로 하는 기능 블럭들을 위해, 메모리 매크로(도 6a의 매크로로 표시되어 있음)와 같은 더 많은 수의 TSV(30)(32)들이 추가될 수 있다. 일 실시예에서, 추가된 TSV(30)(32)들은 각각의 TSV(30)(32)들이 운반하는 전류를 감소시키기 위하여, 상기 매크로 주위에 배치되므로, TSV(30)(32)에서 일렉트로 마이그레이션(electro-migration, 전자거동)이 감소될 수 있다.
도 6b는 TSV(30)(32)들의 오프-그리드 배치(off-grid placement)를 도시하고 있다. 일 예로, 매크로(1)(2)들이 서로 근접하게 배치되어 있을 경우, TSV(30)(32)들은 그 사이에 배치되는 것이 좋다. 하지만, 상기 TSV(30)(32)들은 라지 노드 또는 스몰 노드의 상기 그리드 노드들 위에 형성될 필요는 없다. 이에 따라, TSV(30)(32)들은 TSV 오프-그리드가 된다.
만일 서로 이웃하고 있는 서브 영역(56)들과 그 개별 기능 블럭들이 동일한 전력 공급 전압 VDD(및/또는 VSS)를 필요로 한다면, TSV(30)(32)들은 서브 영역(56)들 사이의 경계(58)들에 배치될 수 있다. 이에 따라, TSV(30)(32)들은 이웃하고 있는 기능 블럭들에 의해 공유될 수 있다. 다른 실시예로는, 도 7에 도시된 바와 같이, 이웃하고 있는 기능 블럭들은 서로 다른 전력 공급 전압을 필요로 할 수도 있다. 예컨대, 하나의 기능 블럭은 이웃하고 있는 다른 기능 블럭(또는 블럭들)과는 다른 작동 전압을 요구할 수 있다. 이러한 경우에는 TSV(30)(32)들은 대응되는 서브 영역(56)들 사이의 경계(58)들 위가 아니라, 반대쪽 면에 배치될 수 있다. 이에 따라, 전압구역(voltage island)들은 그 이웃하고 있는 기능 블럭들 각각의 작동 전압과 다른 작동 전압 VDD/VSS를 가지는 하나의 전압구역을 가지도록 형성될 수 있다.
도 8은 작동 전압 VDD 및 VSS가 TSV(30)(32)들 사이의 영역에서 어떻게 라우팅되는지 도시한 도면이다. TSV(30)(32)들과 TSV(30)(32)에 연결된 금속 배선들이 도시된다. 금속 배선(60)들은 TSV(30)와 연결되고, 이에 따라 작동 전압 VDD를 운반한다. 금속 배선(62)들은 TSV(32)들과 연결되고, 이에 따라 작동 전압 VSS를 운반한다. 금속 배선(60)(62)들은 금속화 층(M1)(도 5 참조)에 배치될 수 있다. 또한, 추가 금속 배선(미도시)은 금속화 층(M2)에 형성될 수 있다. 상기 금속화 층(M2)에 형성된 추가 금속 배선들은 상기 금속화 층(M1)에 형성되어 있는 금속 배선(60)(62)들과 수직이 될 수 있다. 도 8은 TSV(30)(32)들의 수평배치를 도시한다. 당업자는 TSV(30)(32)들의 수직한 배치, 대각선 배치 등의 배치를 위해, 어떻게 금속 배선을 금속화 층(M1)(M2)에 라우트하는지에 대해 이해 할 것이다.
도 9는 TSV들을 이용하여 전력 그리드를 설계하기 위한 과정을 도시한 흐름도를 도시한 것이다. 도시된 바와 같이, 110단계에서, 먼저 TSV(30)(32)(도 3 참조)들을 배치하기 위하여 사용될 수 있는 상기 그리드들을 결정한다. 상기 그리드들은 최대 그리드와 상기 최대 그리드보다 작은 조밀한 그리드를 포함한다. 상기 최대 그리드와 조밀한 그리드의 적정한 크기는 각각의 칩(100)에 형성된 회로(circuit)에 따라 결정될 수 있다. TSV(30)(32)들(도 3a, 도 3b, 도 6a, 도 6b 및 도 7 참조)은 상기 최대 그리드에 배치될 수도 있고, 상기 조밀한 그리드에 설치되는 것도 가능하다. 다음으로, 112단계는, 상기 칩(100)의 경계를 결정하는데, 기능 블록들을 배치하기 위한 각각의 칩의 서브 영역(도 6 및 도 7)들이 결정된다. 그리고, 상기 서브 영역들의 경계들이 결정된다. 상기 기능 블록들은 상기한 각각의 서브 영역들 내에만 설치된다.
다음으로, 114단계는, 만일 상기 칩이 메모리 매크로와 같은 매크로를 포함한다면, 상기 매크로를 위한 서브 영역들이 결정된다. 또한, 상기 매크로들에 소요되는 전력이 추정되고, 상기 매크로들을 위한 적절한 양의 TSV들이 계산된다. 상기 TSV들은 상기한 110단계에서 결정된 상기 그리드들의 위에 추가된다. 상기 최대 그리드의 그리드 노드들이 이미 TSV(30)(32)들과 함께 배치되었다면, 추가 TSV들은 조밀한 그리드들에 추가될 수 있다.
116 단계에 의하면, 후면의 RDL 네트워크(도 4 및 도 5의 RDL(40)(42) 참조)는 TSV(30)(32)들의 위치와 정렬 되도록 설계된다. RDL(40)(42)는 각각 상기 TSV(30)(32)들과 서로 연결된다. 다음으로, 상기 TSV(30)(32)들의 그리드는 118 단계에서 추정된다. 상기 추정은 설계 스펙에 만족될 수 있는가(124 단계)를 알기 위해 120 단계에 표시된 기생 캐패시턴스(parasitic capacitance)와 같은 기생 정보(parasitic information)의 판단(estimation)을 포함한다. 추가로, TSV(30)(32)들에 흐르는 전류가 추정되면(122 단계), TSV(30)(32)들에서의 전자거동(electro-migration)이 평가될 수 있다. 만일 전자거동이 스펙(specification)에 의해 정의된 것들보다 더 클 경우에는(126 단계), 전력 그리드는 미세 조정을 필요로 한다(128 단계). 예컨대, 더 많은 수의 TSV(30)(32)들을 추가하여 이들 TSV(30)(32)들이 운반하고 있는 고전류를 공유할 수 있다.
또한, 상기 TSV(30)(32)들과 상기 금속화 층(M1)(M2) 상의 상기 금속 배선(도 5 참조)들에서의 전류를 가지고, 전력 라우팅 경로에서의 전류-저항(IR)에 의해 발생되는 전압 강하를 추정하여, 상기 스펙이 만족되는지의 여부를 알아낼 수 있다. 만일 스펙을 만족하지 않을 경우, 보다 미세한 조정(128 단계)이 수행되어야 하는데, 예를 들면, 더 많은 TSV(30)(32)들을 추가하여 이들 TSV(30)(32)들(또는, 금속 배선들)이 고전류를 운반하는 TSV(30)(32)와 전류를 공유하도록 하거나 및/또는 높은 저항을 가지는 상기한 금속 배선(60)(62)들(도 8 참조)을 확장할 수 있다. 상기한 118 단계의 그리드 추정과 128 단계의 미세 조정 사이의 단계들은 전력 라우팅의 IR 강하와 전자거동이 스펙을 만족할 때까지 반복된다(130 단계).
도 10은 TSV 배치 과정을 도시한 흐름도로서, 상기 과정을 통해 전력 TSV들이 칩에 배치된다. 배치 및 라우팅 기술에 있어서, TSV들은 "TSV 패드들(pads)"로 지칭된다. 도 10에 도시된 단계들에 의하여 상기 칩의 레이아웃을 형성할 수 있다. 상술한 바와 같이, 전력 TSV들이 배치되는 시점에는, 물리적인 회로들은 여전히 구성되지 않으며, 상기 배치는 레이아웃 상에 형성되므로, 상기 레이아웃들은 집적회로 레프리젠테이션(integrated circuit representation)으로 지칭된다. 그 다음으로, 논의된 TSV 배치는, 물리적 칩(chip)이나 물리적 기판(substrate)이 아니기 때문에, 칩 레프리젠테이션(chip representation)(참조부호 100으로 표시)과 기판 레프리젠테이션(substrate representation)으로부터 시작된다. 전력 TSV는 칩 레이아웃에 추가된다. 전력 TSV들의 배치를 포함하는 레이아웃 형성 후에, 상기 레이아웃들은 컴퓨터의 하드디스크 드라이브나, 테이프, 디스크 등과 같은 저장매체에 저장된다. 또한, 도 10과 도 14 내지 도 19의 관련 흐름도에 도시된 단계들은 컴퓨터에 의해 수행될 수 있다. 상기 레이아웃은 반도체 칩 위에 실행될 수 있다. 따라서, 상기 레이아웃은 또한 물리적 칩 구조를 나타낸다. 다음의 단락에서, 칩 레프리젠테이션은 선택적으로 칩(chip)으로 지칭된다.
도 10을 참조하면, 우선, 그리드들의 배치(202 단계)가 상기 칩 레프리젠테이션 상에 만들어 진다. 상기 배치 그리드들은 앞서 설명한 바와 같이 최대 그리드(maximum grid)와 조밀한 그리드(finer grid)들을 포함할 수 있다. 예컨대, 도 12 및 도 13에 도시된 바와 같이, 전력 TSV(30_1)(32_1)(30_2)(32_2)들이 배치된 그리드는 최대 그리드이고, 전력 TSV(30_4)(32_4)들이 배치된 그리드는 조밀한 그리드이다.
다음으로, 204단계에 도시된 바와 같이, 전체 칩(whole chip)은 칩-레벨(chip level), 타일-레벨(tile level) 및 매크로-레벨(macro level)로 분할(partition)된다. 도 11을 참조하면, 칩은 하나 이상의 타일을 포함할 수 있는데, 상기 타일들은 기능에 따라 정의된다. 예컨대, 도 12에 도시된 바와 같이, 칩(100)은 타일(130)을 포함한다. 하나의 타일은 하나 또는 그 이상의 매크로들을 포함하는데, 상기 매크로들은 어떠한 전력 TSV들도 배치되지 않은 칩 상의 블록들이다. 칩-레벨 전력 TSV들, 타일-레벨 전력 TSV들 및 매크로-레벨 전력 TSV들이 도시된다. 도 13은 타일(130)을 도시한 일 실시예로서, 상기 타일(130)은 매크로(134_3)들을 포함한다. 또한, 도 11에서 도시된 바와 같이, 칩은 하나 또는 그 이상의 매크로들을 포함하는데, 상기 매크로들은 직접적으로 칩-레벨 아래에 마련되고, 타일-레벨에 존재하지 않는다. 도 12는 메모리 매크로인 칩-레벨 매크로(134_1)와 칩-레벨 매크로들(134_2)인 입출력(I/O) 매크로들을 도시한다. 칩 전체의 분할은 TSV의 배치를 덜 복잡하게 만들 수 있다. 도 11에 도시된 바와 같이, 각각의 칩-레벨, 타일-레벨 및 매크로-레벨은 전력 TSV들을 포함하고, 이들은 칩-레벨 TSV들, 타일-레벨 TSV들 및 매크로-레벨 TSV들로 지칭될 수 있다.
도 10으로 다시 돌아오면, 206단계, 300 단계 및 208 단계는 타일-레벨 TSV들과 매크로-레벨 TSV들이 어떻게 배치되는지 정의하고 있다. 일반적으로, 칩 상의 모든 타일들은 하나씩 처리되며(206 단계), 이는 칩상의 모든 타일들이 처리될 때 까지 계속된다(208 단계). 전력 TSV들은 타일들의 각각에 배치된다(300 단계). 타일 레벨 배치를 수행하는 상세한 내용은 도 14에 도시되며, 아래에 상세하게 논의된다.
다음으로, 600 단계에서는 칩-레벨 TSV들이 매크로-레벨 및 타일-레벨 TSV들이 배치되지 않고 남아 있는 칩 영역(chip area)에 배치된다. 도 17에는 칩-레벨 TSV를 배치하기 위한 상세 내용이 도시되어 있다. 210 단계는 로컬 전력 연결 생성(creation of the local power connection)을 나타낸다. 로컬 전력 연결은, 도 8에 도시되어 있으며, 앞선 단락에서 논의된 바 있다.
다음으로, 후면 RDL 네트워크들을 생성한다(212 단계, 도 4 참조). 후면 RDL 네트워크 생성은 214, 216, 700, 218 및 800 단계를 포함한다. 하나의 전력 도메인(power domain)의 VDD TSV들은 다른 VDD 전압을 가지는 또 다른 전력 도메인의 VDD TSV들과 연결될 수 없다. 각각의 전력 도메인은 하나의 VDD 전압과 하나의 VSS 전압을 가지고, 다른 전력 도메인들은 다른 VDD 전압 및/또는 VSS 전압을 가질 수 있고, 가지지 않을 수도 있다. 각 타일은 전력 도메인에 속할 수 있다. 칩-레벨 TSV들은 전력 도메인에 속하거나, 또는 어떤 전력 도메인에도 속하지 않도록 처리될 수 있다. 하나 또는 그 이상의 타일의 전력 도메인은 칩-레벨의 TSV들의 전력 도메인과 병합될 수 있다.
214 단계에 따르면, 칩 상의 멀티플 도메인이 존재한다면, 멀티플 도메인이 정의된다. 그리고, 각각의 전력 도메인들을 위해 216단계에서, RDL 네트워크가 생성된다. 구체적인 RDL 네트워크의 설정은 도 4 및 도 5를 통해 확인할 수 있으며, 이는 앞선 단락에 기재된 바와 같다. RDL 네트워크들은 칩 상의 전력 도메인별로 형성되며, 모든 전력 도메인들이 완료될 때까지 이 과정이 반복된다(218 단계). 800 단계에서, 어떤 전력 도메인에도 속하지 않은 칩-레벨 TSV들이 처리되어, 대응되는 RDL 네트워크가 생성된다. 대안적으로는, 칩-레벨 TSV가 하나의 전력 도메인에 속하는 실시예에서의, 칩-레벨 TSV를 위한 RDL 네트워크는 214 단계, 216 단계 및 700 단계(도 18 참조) 및 218 단계에서 이미 형성될 수 있다. 이에 따라, 800 단계는 건너뛸 수 있다. 만일 칩이 단지 한 개의 전력 도메인을 포함하면, 216, 700, 218 단계는 건너뛸 수 있다.
도 14는 타일-레벨 배치에 관한 흐름도를 도시한 것으로, 도 10에 도시된 300 단계를 구체적으로 도시한 것이다. 도 14는 한개의 타일에서의 전력 TSV의 배치를 도시한 것이다. 모든 타일을 위한 TSV 배치는 도 10에 도시된 206, 300 및 208 단계를 포함하는 순환으로 보여진다. 매크로들이 서로 근접하게 배치되면, 블록간 TSV들(inter-block TSVs)은 매크로들 사이에 배치될 필요가 있다. 도 13에 따르면, TSV(30_4)(32_4)들을 매크로들(134_3) 사이에 배치된다. TSV(30_4)(32_4)를 매크로들(134_4) 사이에 배치할 수 있는 충분한 공간을 확보하기 위하여, 매크로들에 의해 점유되어 있는 칩 영역(예컨대, 136으로 표시된 영역)은 연장된 매크로들을 형성할 수 있도록 모든 방향으로 확장된다(도 14의 302 단계의 가상 매크로로 지칭된다). 각각의 방향에 있어서, 각 경계(boundary, 바운더리)는 조밀한 그리드 공간(fine grid space, S)의 적어도 1/2 만큼 바깥으로 확장되며, 가상 매크로의 칩 영역들은 도 13에 도시된 138로 확장된다. 각각의 방향에서의 확장량은 소정의 조밀한 그리드 공간(S) 만큼 될 수도 있고, 1.5S, 2S, 등으로 될 수도 있다. 이웃하는 매크로들은 적어도 0.5S만큼 확대되고, 이웃하는 가상 매크로들은 나란하게 배치될 경우, 이웃하는 매크로들(134_3)은 그 사이에 S 만큼의 공간값을 가질 수 있다. 이러한 공간은, 블럭 간 TSV(30_4)(32_4)의 배치에 충분하다. 도 14에 도시된 304 단계는 매크로들의 배치를 도시하고 있다. 매크로들의 배치 후에, 전력 TSV들은 배치될 수 있다. 400 단계 및 500 단계는 매크로-레벨 TSV의 배치와 타일-레벨 TSV 배치에 관한 것이다. 구체적인 사항은 도 15 및 도 16에 각각 도시되어 있다.
도 15는 한 개의 타일에서의 매크로-레벨 TSV들의 배치를 도시한 도면이다. 먼저, 타일의 모든 매크로들은 매크로 리스트를 형성하기 위해 검색되어 진다(402 단계). 각각의 매크로들은 선택되고(404 단계), 일련의 단계로 처리된다(406 내지 410 단계). 406 단계에서 매크로-레벨 TSV는 각 매크로의 둘레에 배치된다. 예컨대, 도 13에 도시된 바와 같이, 매크로-레벨 TSV(30_4)(32_4)(30_5)(32_5)들이 형성된다. 매크로-레벨 TSV들(30_4)(32_4)은 블록 간 TSV들이지만, 매크로-레벨 TSV(30_5)(32_5)들은 블록 간 TSV들이 아니다. 매크로-레벨 TSV(30_4)(32_4) 및 (30_5)(32_5)들은 일반적으로 조밀한 그리드들의 그리드 노드들에 배치되는데, 이에 따라 조밀한 TSV들로 지칭될 수 있다. 배치하는 동안에, 전력 TSV는 VDD TSV가 될 것인지, VSS TSV가 될 것인지 결정되지 않는다. 이에 따라, 추가 단계인 408 단계는 각각의 매크로-레벨 TSV(30_4)(32_4) 및 (30_5)(32_5)의 극성(VDD TSV 또는 VSS TSV)을 지정하도록 수행된다. 또한, TSV들의 극성의 지정은 상기 TSV들이 수평인지, 수직인지, 대각선인지, 지그재그인지와 같은 앞선 단락에서 설명한 스타일(패턴)을 고려할 필요가 있다. 이러한 배치는 각각의 매크로들 마다 수행된다(412 단락).
타일 내부의 매크로-레벨 TSV들이 배치된 후에는, 상기 타일 내부에 남아 있는 칩 영역 또한 타일-레벨 TSV들이 배치될 필요가 있는데, 이는 도 14의 500 단계에서 도시한 바와 같다. 도 16은 상기한 500단계를 보다 구체적으로 도시한 것이다. 도 16에 따르면, 타일 상의 모든 매크로들은 매크로 리스트를 형성하기 위해 검색된다(502 단계). 각각의 매크로들은 하나씩 선택되고(504 단계), 일련의 과정들을 수행한다(506 단계 내지 508 단계). 타일 내부의 매크로들에 의해 점유되고 있는 칩 영역은 전력 TSV들로 배치될 수 없다. 주변 칩 영역(Surrounding chip area)은 이미 조밀한 매크로-레벨 TSV들이 배치되어 있는데(도 15 참조), 이에 따라 TSV들로 배치될 수 없다. 따라서, 매크로 TSV 블록키지(Macro TSV blockage)는 이전 칩 영역들은 타일 레벨 TSV로 배치될 수 없으며(506 단계), 반면에 상기 타일의 나머지 영역은 타일 레벨 TSV로 배치될 수 있다는 것을 표시하도록 세팅될 필요가 있다. 상기 블록키지는 도 13에 134_3과 같이 상기 타일 속에 있는 모든 매크로에 대해 세팅될 필요가 있다. 이에 따라, 타일-레벨 TSV(도 13의 TSV 30_2, 32_2 참조)들은 배치되는데(510 단계), 예컨대, 최대 그리드 상에 배치될 수 있다(512 단계). 다음으로, 타일-레벨 TSV들의 극성과 스타일(패턴)이 설정되는데(514 및 516 단계), 이는 도 15의 408 및 410 단계와 유사하다.
다음으로, 각각의 타일들의 내부의 타일-레벨 TSV들이 배치된 후, 도 10의 600 단계에 도시한 바와 같이, 타일들 바깥의 남아 있는 칩 영역 역시 칩-레벨 TSV들로 배치될 필요가 있다. 600 단계의 구체적인 내용은 도 17에 도시되어 있다. 먼저, 칩 내의 모든 타일들은 타일 리스트를 형성하기 위하여 검색된다(602 단계). 각각의 타일들은 하나씩 선택되고(604 단계), 일련의 과정들을 수행한다(606 단계와 608 단계). 타일들에 의해 점유되고 있는 칩 영역들은 TSV들로 배치될 수 없다. 매크로들은 직접적으로 칩 레벨 아래 있으며, 타일 내에는 존재하지 않는다. 그리고, 주변 칩 영역 역시 TSV들로 배치될 수 없다. 따라서, TSV 블록키지(TSV blockage)는 이전 칩 영역들은 칩 레벨 TSV로 배치될 수 없고(606 단계), 반면에 나머지 칩 영역은 칩 레벨 TSV로 배치될 수 있다는 것을 표시하도록 셋팅될 필요가 있다. 예컨대, 도 12에 도시된 바와 같이, 블록키지는 모든 매크로들(134_1)(134_2)과 타일(130)에 대해서 세팅될 필요가 있다(608 단계). 이에 따라, 칩-레벨 TSV들(도 12의 TSV(30_1)(32_1) 참조)은 배치되며(610 단계), 예컨대 상기 칩 영역의 남아있는 부분에 최대 그리드 상에 배치될 수 있다(612 단계). 바람직하게는, 칩-레벨 TSV들(30_1)(32_1)은 타일-레벨 TSV들(30_2)(32_2)에 정렬되는 것이 좋으며, 그 일 예가 도 12에 도시되어 있다. 다음으로, 칩-레벨 TSV들의 극성과 스타일(패턴)이 설정되고(614, 616 단계), 이는 도 15의 408 및 410 단계와 유사하다.
도 18은 타일-레벨 RDL 네트워크의 생성을 도시한 도면으로, 상기 흐름도는 하나의 타일에 대한 타일-레벨 RDL 네트워크의 생성을 나타낸 것이다. 도 18의 단계들은 도 10의 700 단계를 표시한 것이다. 도 18에 도시된 바와 같이, 702 및 704 단계에서, 타일-레벨 TSV들의 위치와 간격(spacing)이 결정되고, RDL 네크워크들이 생성되는데(706 단계), 그 일예로 RDL 네트워크는 도 4 및 도 5에 도시된 바와 같다. 타일-레벨 RDL 네트워크에 있어서, VDD TSV(30)들은 RDL(40'')들에 의해 상호 연결되며, VSS TSV(32)들은 RDL(42'')들에 의해 상호 연결된다(도 13 참조, 단순화를 위해 한개의 RDL 40'', 42'' 만이 도시되어 있음). RDL(40'')(42'')의 연장 방향과 연결 스타일들은 도 18에서 전력 TSV들(30/32)(708 단계)의 패턴과 관련이 있다. 예컨대, 만일 전력 TSV들이 수평, 수직, 대각선 또는 지그재그라면, 대응되는 RDL(40)(42)들 역시 수평, 수직, 대각선 또는 지그재그로 대응된다.
710 단계부터 720 단계는 위에서 생성된 RDL 네트워크와 매크로-레벨 TSV들의 연결을 도시한 것이다. 도 20a 및 도 20b에 각각의 연결이 도시된다. 도 20a는 칩(100)의 평면도로서, 매크로(134_3)가 매크로(134_3)를 둘러싸고 있는 매크로-레벨 TSV(30_5)(32_5)와 함께 도시된다. 도 20b는 칩(100)의 후면을 도시한 것이다. 만일 매크로(134_3)가 타일에 있다면, 각각의 RDL들은 타일-레벨 RDL(40'')(42'')들 이다. 그렇지 않고 매크로(134_3)가 타일이 아니면, 각 RDL들은 칩 레벨 RDL 이다. RDL(40/40''),(42/42'') 위에 추가 RDL(40')(42')들이 생성되어(718 단계), TSV(30_5)(32)5)들을 연결하고, TSV(30_5)(32_5)의 위치와 스타일들이 도 18의 714 단계와 716 단계에서 각각 결정된다. RDL(40')들은 RDL(40)(40'')들과 연결되고, RDL(42')들은 RDL(42)(42'')들과 연결된다. 이에 따라, 전력은 조밀한 매크로-레벨 TSV(30_5)(32_5)에 RDL 네트워크를 통해 라우트된다.
도 19는 칩-레벨 RDL 네크워크의 생성을 도시한 도면이다. 도 19에 도시된 단계들은 도 10의 800 단계를 상세히 표시한 것이다. 도 19에 의하면, 802 단계와 804 단계에서, 칩-레벨 TSV들의 위치와 간격들이 결정되고, RDL 네크워크들이 생성된다(806 단계). 일 예로 칩-레벨 RDL 네크워크는 도 12에 도시되어 있고, 칩-레벨 RDL 네트워크는 칩(100)의 모든 매크로들과 타일들의 바깥쪽의 RDL(40)(42)들을 포함한다. RDL 네트워크에서, VDD TSV(30)들은 칩-레벨 RDL(40, 도 12 참조)에 의해 상호 연결되고, VSS TSV(32)들은 칩-레벨 RDL(42)에 의해 상호 연결된다. 다시, RDL(40)(42)들의 연장방향과 연결 스타일들은 TSV(30)(32)들의 패턴(스타일)에 따라 결정된다(808 단계).
810 단계부터 820 단계는 위에서 생성된 RDL 네트워크와 타일-레벨 TSV의 연결을 도시한 것이다. 각각의 연결이 도 12에 도시된다. 도 19에 도시된 단계에서, 타일(130)의 RDL(40'')(42'')는 이미 생성되어 있다. 802 단계에서부터 808 단계에서, 모든 타일들과 매크로들의 바깥쪽에 RDL(40)(42)들이 생성된다. 810 단계부터 820 단계에서는, 칩 레벨에서 RDL(40)은 타일-레벨 RDL(40'')과 연결될 수 있으며, 칩 레벨에서의 RDL(42)은 하나 또는 그 이상의 타일(130)들에서 타일-레벨 RDL(42'')과 연결될 수 있다. 타일-레벨 TSV와 칩-레벨 TSV의 연결은 이들이 서로 동일한 전력 도메인에 있을 경우에만 가능하다. 만일 타일-레벨 TSV와 칩-레벨 TSV가 동일한 전력 도메인에 있지 않으면, 이들은 서로 연결될 수 없다.
이상과 같은 본 발명에 의한 효과는 다음과 같다. TSV 그리드에 있어서, TSV 패드들(6㎛ × 6㎛ 크기를 일 예로 들 수 있다.)은 칩의 전면 표면 상의 라지 패드 오프닝(large pad opening)(예컨대, 30㎛ × 30㎛ 크기를 일 예로 들 수 있다.)를 대치한다. 상기 패드들은 바람직하게는 코어 영역 내에서 라우팅 차단 문제를 야기하지 않고 배치되는 것이 가능하다. 이에 따라, 패드-피치의 제한의 요구가 느슨해질 뿐만 아니라, 상당히 칩 크기를 감소시킬 수 있다. 또한, 멀티플 금속 층을 통해 분배하는 대신, 낮은 저항의 TSV로부터 디바이스로 직접 전류를 흐르게 할 수 있기 때문에, 적은 IR 강하 효과를 얻을 수 있다. 금속 라우팅은 실질적으로 로컬 전력 연결이 포함되어 있는 낮은 금속 층으로 제한된다. 전반적인 라우터빌리티는 현저하게 향상된다. 이와 같은 새로운 TSV 그리드 매크릭스에 의하면, 사이클 타임(cycle time)과 수율(yield)이 상당히 향상된다. TSV(30)(32)들은 커다란 연결 캐패시턴스를 가지므로, 이에 따라 커플링 노이즈 감소 기능을 가지게 된다.
본 발명과 그 이점이 상세하게 설명되었으나, 본 발명에서 제출된 청구항들에 의해 정의된 발명의 사상과 목표로부터 벗어나지 않는 범위 내에서, 다양한 변경과 대체 및 개변이 행하여 질 수 있음을 이해할 필요가 있다. 당업자는 본 발명의 상세한 설명에 기재된 공정, 기계, 제조, 물질의 합성, 수단, 방법 및 단계 등과 같은 상세한 설명에 기재된 실시예를 활용하여, 본 발명과 실질적으로 동일한 기능이나, 실질적으로 동일한 결과를 획득할 수 있는 발명을 용이하게 도출할 수 있을 것이다. 이에 따라, 첨부된 청구항들은, 그들이 목표로 하는 공정, 기계, 제조, 물질의 합성, 수단, 방법 또는 단계를 포함하도록 의도된다. 추가로, 각 청구항은 개별적인 실시예와, 발명의 목표 범위 내에서의 다양한 청구항들의 조합 및 실시예들을 구성한다.

Claims (12)

  1. 기판을 포함하는 칩 및 상기 기판을 관통하는 복수 개의 전력 관통 실리콘 비아들(power through-silicon vias, TSVs)과 바닥 금속화 층(M1)에 있는 복수 개의 금속 배선을 포함하는 전력 분배 네트워크를 포함하며,
    상기 복수 개의 전력 TSV는 그리드를 형성하고,
    상기 복수 개의 금속 배선은 상기 복수 개의 전력 TSV들을 상기 기판 상의 집적회로 디바이스(integrated circuit device)들에 연결하는 것을 특징으로 하는 집적회로 구조.
  2. 제 1 항에 있어서, 상기 복수 개의 전력 TSV는,
    상기 그리드의 각각의 행과 열에 교차 배치되는 복수 개의 VDD TSV 및 복수 개의 VSS TSV를 포함하는 것을 특징으로 하는 집적회로 구조.
  3. 제 2 항에 있어서,
    상기 복수 개의 VDD TSV는 VSS TSV를 가지지 않는 상기 칩의 일측 단부에 평행한 제 1 평행 배선을 따라 정렬되고,
    상기 복수 개의 VSS TSV는 VDD TSV를 가지지 않는 상기 칩의 일측 단부에 평행한 제 2 평행 배선을 따라 정렬되는 것을 특징으로 하는 집적회로 구조.
  4. 제 2 항에 있어서,
    상기 복수 개의 VDD TSV는 VSS TSV를 가지지 않는 상기 칩의 대각선 방향과 평행한 제 1 평행 배선을 따라 정렬되고,
    상기 복수 개의 VSS TSV는 VDD TSV를 가지지 않는 상기 제 1 평행 배선과 평행한 제 2 평행 배선을 따라 정렬되는 것을 특징으로 하는 집적회로 구조.
  5. 제 2 항에 있어서,
    상기 칩은, 복수 개의 금속화 층을 가지며, 실질적으로 상기 복수개의 전력 TSV들 중 어떠한 것들도, 복수 개의 상기 금속화 층들 중 최상층의 금속화 층에 있는 금속 피쳐(metal feature)와 전기적으로 연결되지 않는 것을 특징으로 하는 집적회로 구조.
  6. 제 1 항에 있어서,
    상기 칩은 각각 기능 블록(functional block)들과 대응되는 복수 개의 서브 영역(sub region)을 가지며,
    상기 복수 개의 전력 TSV는 각각의 상기 기능 블럭들의 일부를 포함하는 것을 특징으로 하는 집적회로 구조.
  7. 제 6 항에 있어서, 상기 서브 구역은,
    경계(boundary)를 가지는 제 1 및 제 2 서브 영역을 가지며,
    상기 복수 개의 전력 TSV들은,
    상기 제 1 서브 영역에 있으며, 상기 경계에 인접한 제 1 부분; 및
    상기 제 2 서브 영역에 있으며, 상기 경계에 인접한 제 2 부분;을 포함하며,
    상기 복수 개의 전력 TSV들은 상기 경계 상에는 배치되지 않는 것을 특징으로 하는 집적회로 구조.
  8. 제 6 항에 있어서,
    상기 복수 개의 서브 영역들은 매크로 영역(macro region)을 포함하고,
    상기 집적회로 구조는 상기 매크로 영역과 근접한 위치에 추가로 복수 개의 전력 TSV를 더 구비하며,
    상기 추가된 복수 개의 전력 TSV는 추가로 복수 개의 VDD TSV 및 VSS TSV를 가지는 것을 특징으로 하는 집적회로 구조.
  9. 제 8 항에 있어서,
    상기 추가된 복수 개의 VDD TSV는 지그재그 패턴을 형성하고,
    상기 추가된 복수 개의 VSS TSV는 지그재그 패턴을 형성하는 것을 특징으로 하는 집적회로 구조.
  10. 반도체 기판을 가지는 칩;
    상기 반도체 기판을 관통하는 복수개의 제 1 VDD TSV;
    상기 반도체 기판을 관통하는 복수 개의 제 1 VSS TSV;
    상기 반도체 기판의 전면부에 형성된 트렌지스터;
    상기 반도체 기판의 상기 전면부의 반대인 후면에 형성된 복수 개의 제 1 분배 배선(redistribution lines, RDL); 및
    상기 반도체 기판의 상기 전면부의 반대인 후면에 형성된 복수 개의 제 2 분배 배선(redistribution lines, RDL);을 포함하며,
    상기 복수 개의 제 1 VDD TSV와 제 1 VSS TSV는 제 1 그리드를 형성하고, 상기 제 1 그리드의 각각의 행과 열에 실질적으로 교차 배치되며,
    상기 복수 개의 제 1 분배 배선들 각각은 상기 제 1 VDD TSV의 일부분과, 상기 복수 개의 제 2 분배 배선들 각각은 상기 제 1 VSS TSV의 일부분과 전기적으로 연결되는 것을 특징으로 하는 집적회로 구조.
  11. 제 10 항에 있어서,
    상기 제 1 그리드는, 상기 반도체 기판의 제 1 부분에 분포되며,
    상기 집적회로는,
    복수 개의 제 2 VDD TSV 및 제 2 VSS TSV로 형성되어, 상기 반도체 기판의 제 2 부분에 분포된 제 2 그리드를 더 포함하여,
    상기 제 1 및 제 2 그리드는 서로 다른 그리드 사이즈를 가지는 것을 특징으로 하는 집적회로 구조.
  12. 제 10 항에 있어서,
    상기 제 1 그리드는 제 1 전압을 운반하는 상기 복수 개의 제 1 VDD TSV로 전압구역(voltage island)을 형성하며,
    상기 집적회로 구조는 상기 제 1 전압과 다른 값을 가지는 제 2 전압을 운반하는 복수 개의 제 2 VDD TSV를 포함하는 추가 그리드를 더 구비하는 것을 특징으로 하는 집적회로 구조.
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