JP5461327B2 - 集積回路構造 - Google Patents

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Description

本発明は、一般に集積回路構造に関し、特に、集積回路に電力を供給する構造に関する。
集積回路を動作させるため、電力は適切に供給、及び、分配されなければならない。このためには、動作電圧VDDおよびVSSの適切な分配が必要である。図１は、半導体チップの上面図であり、チップ全体にわたって動作電圧VDDおよびVSSを分配する配電体系を示す。メッシュを形成するVDDライン１０は、各自チップに分布して、操作電圧VDDを運ぶ。同じくメッシュを形成するVSSライン１４は、各チップ全体にわたって布設され、動作電圧VSSを搬送する。VDDパッド１２およびVSSパッド１６は、各半導体チップの上面に形成されて、チップの外側からVDDおよびVSS電圧をそれぞれ受ける。
小型回路を形成する技術の進歩に伴い、設計の複雑さが劇的に増加し、電力消費が増加する。よって、内部回路の電流供給のために大量の電力パッド１２と１６が必要とされる。更に、IRドロップを最小化するために、高密度の電力メッシュが必要である。パッドピッチ制限のため、パッド１２および１６のサイズは減少できず、パッド１２と１６は、２０〜３０％、或いは、それ以上の大量のチップ領域を占有する。また、電力メッシュにより、かなりの量のルーティング源が占有される。これは、チップおよび製造コストを大幅に増加させる。
図２は、チップの断面図であり、電力がどのように、バンプ１８、電力パッド１２/１６、電力メッシュ１０/１４、及び、接続金属線２２とビア２４を経て、トランジスタ２８に供給されるかを示す図である。注意すべきことは、電力はトランジスタ２８に達する前に、複数の金属線およびビアを通過しなければならないことである。よって、電力メッシュ１０/１４とトランジスタ２８との間の実効抵抗は、金属線２２およびスタックビア２４の抵抗を含み、何十オームにも達し得る。故に、電流-抵抗（IR）により生じる電圧降下が高くなる。図１および図２に示される従来の電源体系の別の問題は、スタック金属線２２およびビア２４が、本来はルーティングに使用できるチップ領域を占有するため、信号のルーティングを妨害し、混雑状態になることである。
本発明は、スルーシリコンビアから形成されるグリッドマトリクスを用いて電力供給される集積回路を提供し、上述の問題を解決することを目的とする。
本発明の一局面によると、集積回路構造は、基板を有するチップと、配電回路網（power distribution network）とを含む。配電回路網は、基板を貫通し、グリッド（grid）を形成する複数の電力スルーシリコンビア（TSV）と、底部金属化層（M１）中に位置し、複数の電力TSVを基板上の集積回路装置に結合する複数の第一金属線と、を含む。
他の実施例が開示される。
本発明の有利な特徴は、チップ面積の使用を減少させ、電力ルーティングによる信号ルーティングの妨害を減少させ、IR降下を減少させることである。
本発明およびその利点のさらなる完全な理解のために、添付の図面を参照して以下の説明を参照する。
従来の電力メッシュの上面図である。 従来の電力メッシュの局部断面図である。 本発明の実施例による、電力グリッドが複数のスルーシリコンビア（TSV）により形成されているチップの背面図である。 本発明の実施例による、電力グリッドが複数のスルーシリコンビア（TSV）により形成されているチップの背面図である。 再分配線が図３に示す構造に追加された、チップの背面図である。 図３に示す構造の断面図である。 １つよりも多い機能ブロックを有するチップのための電力供給体系を示す図である。 １つよりも多い機能ブロックを有するチップのための電力供給体系を示す図である。 １つよりも多い機能ブロックを有するチップのための電力供給体系を示す図である。 電力TSVにより伝導される電力がどのように局部的に分配されるかを示す図である。 TSVを含む電力グリッドの設計プロセスのフローチャート図である。 電力TSVを設置するプロセスのフローチャート図である。 チップ代表と各電力TSVの分割を示す図である。 タイルおよび複数のマクロを有するチップ代表を概略的に示す図である。 タイルおよびタイル内側のマクロを示す図である。 電力TSVを設置するプロセスのフローチャート図である。 電力TSVを設置するプロセスのフローチャート図である。 電力TSVを設置するプロセスのフローチャート図である。 電力TSVを設置するプロセスのフローチャート図である。 電力TSVを設置するプロセスのフローチャート図である。 電力TSVを設置するプロセスのフローチャート図である。 マクロを囲むマクロレベルの電力TSV、及びそれぞれの再分配線を示す図である。 マクロを囲むマクロレベルの電力TSV、及びそれぞれの再分配線を示す図である。
以下で、本発明の実施例の製作と使用を詳細に説明する。しかし、本発明の実施例は、様々な特定的な文脈において具体化され得る多くの適用可能な発明概念を提供することが認識されるべきである。開示される特定の実施例は、本発明を製作、及び使用するための特定の方法を例示しているに過ぎず、本発明の範囲を限定するものではない。
集積回路に電力を供給するための電力グリッドを含む新規の配電回路網、およびその設計方法が提供される。実施例の変形例が述べられる。本発明のさまざまな見解および例示的な実施例の全体にわたって、同様の参照番号を同様の要素を指すのに用いられる。
図３Ａは、チップ１００の背面図であり、背面は、トランジスタ等の能動素子が形成されない側である。背面は、前面に対してチップ１００の反対側にあり、前面には、トランジスタ（図３では図示せず、図５を参照）などの集積回路装置が第１の側に形成される。スルーシリコンビア（Through Silicon Via、以下「TSV」と略記する）（スルーサブストレートビアとも称される）３０および３２は、基板３４（図３では図示せず、図５を参照）を貫通し、背面から前面に延在する。基板３４は、半導体基板、例えば、シリコン基板であり得る。TSV３０は、正動作電圧VDDを、チップ１００内の集積回路に伝導するのに用いられるので、代替的にVDD TSVと称される。TSV３２は、電気的接地であり得る動作電圧VSSを、チップ１００内の集積回路に伝導するのに用いられるので、代替的にVSS TSVと称される。TSV３０および３２は、電力TSVとも称される。TSV３０および３２は周期的パターンで分配され、チップ１００の実質的に全体に分配され得る。即ち、TSV３０および３２は、チップ１００の中心からチップ１００の端縁に近接して分配される。別の実施例では、TSV３０および３２は、チップ１００領域の約１％よりも多い、更には約５％、２０％、５０％、或いは、８０％よりも多い領域に分配される。１つの実施例では、VDD TSV３０およびVSS TSV３２は、チップ１００端縁に平行な水平線（図８を参照）に沿って水平方向に配列される。その他の実施例では、VDD TSV３０およびVSS TSV３２は、、図３Aの点線で示されるように、対角線に沿って対角線状に配列される。VDD TSV３０およびVSS TSV３２は、多くの他のパターンで配列することもでき、例えば、図３Bで示されるように、ジグザグ形でもよい。マクロAおよびマクロB(“マクロ”という用語は後の段落で説明する)は互いに近接して配置される。二列のTSVのみが形成される。VDD TSV３０はジグザグパターンを形成し、VSS TSV３２はジグザグパターンを形成する。
TSV３０および３２の各々のサイズは約１０μｍ×１０μｍ未満であり得る。例示的な実施例では、TSV３０および３２の各々のサイズは、約６μｍ×６μｍであり得る。TSV３０および３２を設計する時、まず、複数のグリッドを設計し、１つよりも多いグリッドは異なるグリッドサイズ（隣り合うグリッドノード間の距離）を有する。１つの実施例では、グリッド中の最大グリッドのグリッドサイズは約３０μｍである。最大グリッドは更に分割されて、より小さいサイズの小グリッドが形成され得る。例えば、図３Aにおいて、TSV３０および３２は、グリッドサイズD１のグリッド上に位置し、点３８は、TSV３０および３２のグリッドよりも小さいグリッド（グリッドサイズD２を有する）に属する。TSV３０および３２は、最大グリッドのグリッドノード上に位置し得る。更に多くの電力TSVが必要な場合、追加の電力TSVを小グリッド上に設置することができる。グリッドサイズはチップ１００のサイズよりも大幅に小さいので、多くのTSV３０と３２が存在し、グリッドマトリクスピッチは約３０μｍ×３０μｍよりも大きいか、或いは、更に、２５０μｍ×２５０μｍよりも大きい場合がある。
図３Ａおよび図３Ｂは、TSV３０および３２のみを示す。図４には、背面の再分配線（redistribution lines 、RDL)４０および４２も示される。図４は、チップ１００の背面図でもある。RDL４０はTSV３０に相互接続され、RDL４２はTSV３２に相互接続される。バンプ４４は、RDL４０/４２、及び、TSV３０/３２に電気的に接続され、且つ、外部インターフェイスに接続される。
図５は、図４に示す構造の断面図であり、当該断面図は、図４中の線５−５、或いは、線５’−５’を横切る平面における断面である。注意すべきことは、TSV３０／３２はチップ１００内に位置し、RDL４０／４２、アンダーバンプ冶金層（under-bump metallurgy 、UBM)４６およびバンプ４４は、パッケージ５２内に位置することである。TSV３０/３２は、底部金属化層（一般的にM1として知られる）に接続され、物理的に接触し得、終端し得る。TSV３０/３２は、時に、M１の真上の金属化層（一般的にM２として知られる）中の金属特徴素子に電気的に接続され得る。金属化層M１およびM２中では、金属線は、TSVからの電力をトランジスタ５３などの周辺の集積回路装置に接続する局部接続のみに使用され得る（図８の金属線６０および６２を参照）。電力ルーティング（TSV３０/３２への電気的接続）は、金属化層M３にルーティングされるか否かで、される場合、M３中には、電力ルーティングがあったとしても非常に少ない。よって、電力ルーティングはより低い金属化層に制限される。１つの実施例では、頂部金属化層（頂部金属）、或いは、ボンディングパッド（図示せず、チップ１００の上表面に露出する）が形成されるパッド層（図示せず）には電力ルーティングがなされない。比較として、図５で示される信号TSVはチップ１００の背面にも接続され得るが、信号TSVは、頂部金属、及び、チップ１００上表面に露出する金属パッドにも電気的に接続され得る。TSV３０/３２は、チップ１００の上面から金属化層M１にわたる複数の金属線およびビアを介さずに、直接、金属化層M１に接続されるので、電力ルーティングは信号ルーティングを不利に妨害しない。また、チップ１００の上面に電力パッドを形成する必要がない。
マクロ（図５、図６Ａ、及び、図６Ｂを参照、ハードマクロとも称される）が設置され、全ての低層金属ルーティング（M１およびM２）を妨害する場合、TSVをハードマクロ領域に形成できないため、電源TSV３０/３２は、ハードマクロに隣接して形成されなければならない。よって、スタックされたビアを有する追加金属層（金属線３５を参照）は、図５で示されるように、マクロ内の回路をTSV３０/３２に接続するために用いられ得る。
１つの実施例では、図３Ａで示されるように、TSV３０およびTSV３２は、チップ１００の全体にわたって均一に分配される。チップ１００は、異なる機能ブロック、例えば、コントローラー、算術論理演算装置（arithmetic logic unit、ALU)、メモリ等を含み得、且つ、機能ブロックの電力供給に対する需要は異なり得ることも認識される。図６Aは、チップ１００がサブ領域５６（タイルとも称される）に分割される実施例を示す。本実施例では、異なるサブ領域は、TSV３０/３２の異なる密度を有し得る。例えば、１つのサブ領域では、TSV３０/３２は、最大グリッドノード（図６A中で“大グリッド”と示される）上に設置され得、その他のサブ領域では、TSV３０/３２は、最大グリッドノード上に設置される以外に、小グリッド（図６A中の“小グリッド”を参照）に設置され得る。更に、メモリマクロ（図６Aで“マクロ”として示される）などの、より大きな電流が必要なこれらの機能ブロックについては、更に多くのTSV３０/３２が追加され得る。１つの実施例ででは、TSV３０/３２の各々により搬送される電流を減少させるために、追加されたTSV３０/３２はマクロの周囲に配列され得、TSV３０/３２内の電子移動が減少し得る。
図６Ｂは、TSV３０/３２のオフグリッド（off-grid）配置を示す。例えば、マクロ１およびマクロ２が互いに隣接している場合、TSV３０/３２はそれらの間に配置されなければならない。しかし、TSV３０/３２は、大きなグリッドまたは小さなグリッドのいずれののグリッドノード上にも位置しない場合がある。よって、TSV３０/３２はオフグリッド型のTSVである。
隣り合うサブ領域５６、及び、各機能ブロックが同一の電源電圧VDD（及び/又は、VSS）を必要とする場合、TSV３０/３２はサブ領域５６間の境界５８上に設置され得、TSV３０/３２が、隣り合う機能ブロック５６により共用され得るようにする。代替的な実施例では、図７で示されるように、隣り合う機能ブロック５６は異なる電源電圧を必要とし得る。例えば、１つの機能ブロックが必要とする動作電圧は、その隣り合う機能ブロックとは異なり得る。よって、TSV３０/３２は、対応するサブ領域５６の間の両側に配置され得るが、境界５８には配置されない。よって、電圧アイランド（voltage island）が形成され得、１つの電圧アイランドの動作電圧VDD/VSSは、その隣接する機能ブロックの動作電圧と異なる。
図８は、動作電圧VDDおよびVSSをどのようにして、TSV３０/３２間の領域にルーティングするかを示す。TSV３０/３２、及び、TSV３０/３２に接続される金属線が示される。金属線６０は、TSV３０に接続され、したがって動作電圧VDDも搬送する。金属線６２は、TSV３２に接続され、したがって動作電圧VSSも搬送する。金属線６０および６２は、金属化層M１内に位置し得る（図５を参照）。更に、追加の金属線（図示せず）が金属化層M２内に形成され得、金属化層M２内の追加金属線は、金属化層M１内の金属線６０および６２に対して垂直であり得る。注意すべきことは、図８は、TSV３０および３２の水平配列を示していることである。当業者なら、TSV３０および３２の垂直配列、対角配列等のために金属化層M１とM２内の金属線をどのようにルーティングするかを認識するであろう。
図９は、TSVを利用して電力グリッドを設計するプロセスのフローチャートである。ステップ１１０で示されるように、まず、TSV３０および３２（図３を参照）を設置するのに用いられ得るグリッドが決定され、グリッドは、最大グリッドと、最大グリッドより小さい複数の小グリッドとを含み得る。各チップ中の回路に基づいて、最大グリッドおよび小グリッドの適切なサイズが決定され得る。TSV３０および３２（図３Ａ、図３Ｂ、図６Ａ、図６Ｂ、及び、図７参照）は、最大グリッド上に設置してもよいが、小グリッド上に設置してもよい。続いて、ステップ１１２で、チップの境界が決定され、機能ブロックを設置するための各チップのサブ領域（図６および図７）が決定され、サブ領域の境界が決定される。機能ブロックは、それぞれのサブ領域内のみに設置される。
次に（ステップ１１４）、チップがメモリマクロなどのマクロを含む場合、マクロに用いるサブ領域が決定される。更に、マクロの所要電力が推定され、マクロについて、TSVの適切な量が計算される。続いて、TSVが、ステップ１１０で決定されたグリッドに追加される。最大グリッドグリッドノードは既にTSV３０/３２とともに設置されてているので、追加のTSVは小グリッドに追加することができる。
ステップ１１６を参照して、背面再分配線（RDL）ネットワーク（図４および図５のRDL４０および４２を参照）は、TSV３０および３２の位置に合うように設計される。RDL４０および４２は、それぞれ、TSV３０および３２に相互接続される。続いて、TSV３０および３２のグリッドが推定する（ステップ１１８）。この推定は、例えば、寄生キャパシタンス等の寄生情報の評価（ステップ１２０）を含み、設計仕様が適合するか否かが確認される（ステップ１２４）。また、TSV３０および３２を流れる電流が推定されて（ステップ１２２）、TSV３０および３２内の電子の移動が評価され得る。電子の移動が仕様により定義されるものより大きければ（ステップ１２６）、例えば、更に多くのTSV３０/３２を追加することによって高電流を搬送するTSV３０/３２と電流を分けることによって、電力グリッドを微調整する必要がある(ステップ１２８）。
更に、TSV３０/３２、及び、金属化層M１およびM２（図５を参照）中の金属線内の電流が分かっているので、電力ルーティング経路内の電流抵抗（current-resistance 、IR)により生じる電圧降下を推定し、仕様が適合するか否かを知ることができる。仕様が適合しない場合、例えば、更に多くのTSV３０／３２を追加することによって高電流を搬送するそれらTSV３０／３２（もしくは金属線）と電流を分けることによって、および／または高抵抗のそれら金属線６０および６２（図８を参照）を拡大することによって、更に微調整が実行される（ステップ１２８）。グリッドの推定（ステップ１１８）と微調整（ステップ１２８）との間のステップは、最終的に電力ルートのIR降下、及び、電子の移動が仕様に適合するまで（ステップ１３０）繰り返される。
図１０は、TSVの設置プロセスのフローチャートであり、電力TSVはチップ上に設置される。配置およびルーティングの技術において、TSVは“TSVパッド”とも称される。注意すべきことは、図１０で示されるステップは、チップのレイアウトに対して実行され得ることである。本明細書全体にわたって、電力TSVを設置する時点では実回線がまだ製作されておらず、且つ、設置はレイアウト上で行われるため、このレイアウトは集積回路代表と称される。以下に説明する電源TSVの設置は、チップ代表（１００として示される）、及び、基板代表から始まる。なぜなら、両者は実体のチップ、及び、実体の基板ではないからである。電力TSVは、チップ代表に追加される。設置された電力TSVを含むレイアウトの形成後、レイアウトは、コンピュータのハードドライブ、テープ、ディスク等であり得る記録媒体に保存される。更に、図１０で示されるステップと、図１４〜図１９で示されるような関連フローチャートは、コンピュータにより実行できる。レイアウトは、半導体チップ上に実現され得る。よって、レイアウトは、実体チップ構造も表す。以下の段落では、チップ代表は大体的にチップと称される。
図１０を参照して、まず、チップ代表上に、配置グリッドを設置する（ステップ２０２）。それらの配置グリッドは、先の段落で述べたように、最大グリッドと、複数の小グリッドとを含み得る。例えば、図１２と図１３において、電力TSV３０＿１、３２＿１、３０＿２、および３２＿２が設置されたグリッドは最大グリッドであり、電力TSV３０＿４および３２＿４が設置されたグリッドは小グリッドである。
続いて、ステップ２０４で示されるように、チップ全体が、チップレベル、タイルレベル、及び、マクロレベルに分割される。図１１を参照して、チップは、１つ以上のタイルを有し得、タイルは、機能に従って規定される。例えば、図１２では、チップ１００は、タイル１３０を有する。１つのタイルは１つ以上のマクロを有し得、マクロはチップ上のブロックであり、ブロック内にはTSVを設置することができない。チップレベル電力TSV、タイルレベル電力TSV、及び、マクロレベル電力TSVも示される。図１３は、マクロ１３４＿３を有する例示的なタイル１３０を示す。更に、図１１で示されるように、チップは、チップレベルの真下にあるが、タイル内にない１つ以上のマクロを有し得る。図１２は、メモリマクロである例示的なチップレベルマクロ１３４＿１、及び、入力/出力（IO）マクロである例示的なチップレベルマクロ１３４＿２を示す。チップ全体を分割することによって、TSVの設置がより単純になる。図１１は、チップレベル、タイルレベル、及び、マクロレベルの各々が、それぞれチップレベルTSV、タイルレベルTSV、およびマクロレベルTSVと称される電力TSVを含み得ることを示す。
再び図１０を参照して、ステップ２０６、３００、及び、２０８では、タイルレベルTSV、及び、マクロレベルTSVがどのように設置されるかが規定される。一般に、チップ内の全タイルは、チップ内の全てのタイルが処理される（ステップ２０８）まで、一つずつ処理される（ステップ２０６）。電力TSVは各タイル内に設置される（ステップ３００）。タイルレベルの設置を実行するための詳細は図１４に示され、且つ、以下の段落で詳しく説明される。
続いて、ステップ６００において、チップレベルTSVが、マクロレベルおよびタイルレベルTSVが設置されない残りのチップ領域に設置される。チップレベルTSVを設置するための詳細は図１７に示される。ステップ２１０は、局部出力接続（local power connection）を示し、これは図８中でも示され、且つ、既に、先の段落でも説明されている。
続いて、背部RDL回路網を構築する（ステップ２１２、図４も参照）。背面RDL回路網の構築は、ステップ２１４、２１６、７００、２１８、及び、８００を含む。１つの電力ドメイン内のVDDTSVは、異なるVDD電圧を有する別の電力ドメイン内のVDDTSCに接続できないことが認識される。各電力ドメインは、１つのVDD電圧と１つのVSS電圧とを有し得、且つ、異なる電力ドメインは、異なるVDD電圧、及び/又は、VSS電圧を有し得る（或いは、有し得ない）。各タイルは、電力ドメインに属し得る。チップレベルTSVも、電力ドメインに属し得るか、或いは、どの電力ドメインにも属さないとして処理され得る。１つ以上のタイル中の電力ドメインは、チップレベルで、TSVの電力ドメインと結合することができる。
ステップ２１４を参照して、チップ中にマルチドメインがある場合、マルチドメインが規定される。電力ドメインの各々について（ステップ２１６）、RDL回路網が構築される。RDL回路網の詳細は図４および図５に示され、且つ、先の段落で既に説明されている。全ての電力ドメインが処理されるまで（ステップ２１８）、チップ内の各電流ドメインについてRDL回路網が構築される。ステップ８００において、どの電力ドメインにも属さないチップレベルTSVが処理され得、且つ、対応するRDL回路網が構築される。代替的に、チップレベルTSVが電力ドメインのうちの１つに属する実施例では、チップレベルTSVのRDL回路網は、既に、ステップ２１４、２１６、７００（図１８を参照）、及び、２１８において形成されている。よって、ステップ８００は省略できる。チップが１つの電力ドメインしか含まない場合、ステップ２１６、７００、及び、２１８は省略できる。
図１４は、タイルレベル設置のフローチャートであり、図１０中のステップ３００の詳細を示す。図１４は、１つのタイル中の電力TSVの設置を示し、全タイルのTSV設置は、図１０中のループ含有ステップ２０６、３００、及び、２０８に示される。注意すべきことは、マクロが互いに接近して設置される時、インターブロックTSVは、マクロ間に設置される必要があり得ることである。図１３を参照して、TSV３０＿４および３２＿４は、マクロ１３４＿３の間に設置される。マクロ１３４＿３の間にTSV３０＿４および３２＿４を設置するための十分な空間を確保するために、マクロにより占有されるチップ面積（例えば、１３６として示される）は、全方位に拡大され、延伸マクロ（バーチャルマクロとも称される、図１４のステップ３０２）を形成する。各方向において、各境界は、少なくとも半分の小グリッド空間Sの少なくとも半分だけ外側に延伸し、バーチャルマクロのチップ面積は、図１３で示されるように、１３８まで延伸する。各方向の拡大量は、１つの小グリッド空間S、１．５S、２S等であってもよい。隣り合うマクロが少なくとも０．５Sだけ拡大されるので、隣り合うバーチャルマクロは、並んで設置されると、隣り合うマクロ１３４＿３の間に空間Sを形成し、これは、インターブロックTSV３０＿４および３２＿４を設置するのに十分である。図１４のステップ３０４はマクロの設置を示す。マクロ設置後、電力TSVが設置され得る。ステップ４００および５００は、それぞれ、マクロレベルTSV設置およびタイルレベルTSV設置に関する。詳細は、それぞれ図１５および図１６に示される。
図１５は、１つのタイル中のマクロレベルTSVの設置を示す。まず、タイル中の全マクロを検索して、マクロリストを形成する（ステップ４０２）。続いて、各マクロを選択（ステップ４０４）し、処理する（ステップ４０６〜４１０）。ステップ４０６において、各マクロの周囲にマクロレベルTSVが設置される。例えば、図１３において、マクロレベルTSV３０＿４、３２＿４、３０＿５、及び、３２＿５が形成される。マクロレベルTSV３０＿４、３２＿４はインターブロックTSVであり、マクロレベルTSV３０＿５、３２＿５はインターブロックTSVではない。マクロレベルTSV３０＿４、３２＿４、３０＿５、及び、３２＿５は典型的に、小グリッドのグリッドノード上に設置されるので、密集TSVと称される。設置時、電力TSVがVDD TSVか、或いは、VSS TSVか決定されていない。よって、さらなるステップ４０８を実行して、マクロレベルTSV３０＿４、３２＿４、３０＿５、及び、３２＿５の各々の極性（VDD TSVまたはVSS TSV）が指定され得る。更に、TSVの、極性の指定ではTSVの形式（パターン）、例えば、先の段落で述べているように水平であるか、垂直であるか、対角線状であるか、或いは、ジグザグ状であるか等も考慮しなければならない。マクロの各々について、設置が実行される（ステップ４１２）。
タイル内部のマクロレベルTSVが設置された後、図１４のステップ５００に示されるように、タイル内の残りのチップ面積にも、タイルレベルTSVを設置する必要がある。ステップ５００の詳細は図１６に示される。図１６を参照して、タイル内の全マクロを検索し、マクロリストを形成する（ステップ５０２）。続いて、一つずつ、各マクロを選択し（ステップ５０４）、処理する（ステップ５０６および５０８）。タイル内のマクロによって占有されるチップ面積には、電源TSVを設置することができない。周囲のチップ面積にも、既に、密集マクロレベルTSVが設置されており（図１５に示されるように）、よって、TSVを設置することができない。よって、マクロTSVの封鎖を設定して、これらのチップ面積にはタイルレベルTSVを設置できないことを示す（ステップ５０６）一方で、タイルの残りのチップ面積には、タイルレベルTSVを設置することができる。図１３の１３４＿３のような封鎖をタイル中の全マクロについて設定する必要がある。よって、タイルレベルTSV（図１３のTSV３０＿２、及び、３２＿２として示される）は、例えば、最大グリッド上（ステップ５１２）に設置される（ステップ５１０）。続いて、図１５のステップ４０８および４１０と同様に、タイルレベルTSVの極性と形式（パターン）が設定される（ステップ５１４と５１６）。
各タイル内部のタイルレベルTSVが設置された後、タイル外側の残りのチップ面積にも、図１０のステップ６００に示すように、チップレベルTSVを設置しなければならない。ステップ６００の詳細は図１７に示される。まず、チップ内の全タイルを検索し、タイルリストを形成する（ステップ６０２）。続いて、各タイルを選択し（ステップ６０４）、処理する（ステップ６０６および６０８）。タイルによって占有されるチップ面積にはTSVを設置できない。マクロは、チップレベルの真下に位置するがタイル内には位置せず、周囲のチップ面積にもTSVを設置することができない。よって、TSV閉鎖を設定して、これらのチップ面積にはチップレベルTSVを設置できないことを示す（ステップ６０６）一方で、残りのチップ面積にはチップレベルTSVを設置することができる。例えば、図１２では、全マクロ１３４＿１および１３４＿２、及び、タイル１３０について、封鎖を設定する必要がある（ステップ６０８）。よって、チップレベルTSV（図１２のTSV３０＿１、及び、３２＿１として示される）は、たとえば、残りのチップ面積中の最大グリッド上（ステップ６１２）に設置される（ステップ６１０）。好ましくは、チップレベルTSV３０＿１および３２＿１は、タイルレベルTSV３０＿２および３２＿２と位置合わせされ、この位置合わせは図１２の例で示される。続いて、図１５のステップ４０８および４１０と同様に、チップレベルTSVの極性と型式（パターン）が設定される（ステップ６１４および６１６）。
図１８は、タイルレベルRDL回路網の構築を示し、このフローチャートは、１つのタイルに対するタイルレベルRDL回路網の構築を示す。図１８に示すステップは、図１０のステップ７００によっても示される。図１８を参照して、ステップ７０２および７０４において、タイルレベルTSVの位置と空間が決定され、RDL回路網が構築され（ステップ７０６）、例示的なRDL回路網が図４および図５に示される。タイルレベルRDL回路網において、VDD TSV３０は、RDL４０”によって相互接続され、VSS TSV３２は、RDL４２”によって相互接続される（図１３を参照、図を簡潔にするため、一本のRDL４０”、及び、一本のRDL４２”のみ示される）。RDL４０"、及び、４２”の延伸方向、及び、接続形式は、図１８中の電源TSV３０/３２のパターン（形式）（ステップ７０８）と関連する。例えば、電力TSVが水平、垂直、対角線状、或いは、ジグザグ形である場合、それぞれのRDL４０、及び、４２も、それぞれ、水平、垂直、対角線状、或いは、ジグザグ形である。
ステップ７１０〜７２０は、上述の構築されたRDL回路網のマクロレベルTSVへの接続を示す。それぞれの接続は、図２０Aおよび図２０Bに示される。図２０Aはチップ１００の上面図であり、マクロ１３４＿３が示され、マクロレベルTSV３０＿５、及び、３２＿５がマクロ１３４＿３を囲っている。図２０Bは、チップ１００の背面を示す。マクロ１４３＿３が一タイル内に位置する場合、それぞれのRDLはタイルレベルRDL４０”、及び４２”である。一方、マクロ１４３＿３がタイル内にない場合、それぞれのRDLはチップレベルRDL４０、及び、４２である。注意すべきことは、RDL４０/４０”、４２/４２"以外に、別のRDL４０’、及び、４２’が構築され（ステップ７１８）、それぞれ、TSV３０＿５、及び、３２＿５に接続され、図１８のステップ７１４および７１６において、それぞれ、TSV３０＿５と３２＿５の位置、及び、形式が決定されることである。RDL４０’はRDL４０/４０”に接続され、RDL４２’は、RDL４２/４２”に接続される。よって、電力は、RDL回路網を介して、マクロレベルTSV３０＿５および３２＿５にルーティングされる。
図１９は、チップレベルRDL回路網の構築を示す。図１９のステップは、図１０のステップ８００でも示される。図１９を参照して、ステップ８０２および８０４において、チップレベルTSVの位置と空間が決定され、RDL回路網が構築される（ステップ８０６）。例示的なチップレベルRDL回路網が図１２に示され、チップレベルRDL回路網は、チップ１００中の全マクロ、及び、全タイルの外側のRDL４０および４２を含む。RDL回路網において、VDD TSV３０は、チップレベルRDL４０によって相互接続され（図１２を参照）、VSS TSV３２は、チップレベルRDL４２によって相互接続される。ここでも、RDL４０、及び、４２の延伸方向、及び、接続形式は、TSV３０/３２のパターン（形式）により決定される（ステップ８０８）。
ステップ８１０〜８２０は、上述で構築されたRDL回路網のタイルレベルTSVへの接続を示す。各接続は図１２に示される。図１９のステップにおいて、タイル１３０内のRDL４０”、及び、４２”は既に構築されている。ステップ８０２〜８０８において、全タイルとマクロの外側のRDL４０、及び、４２も構築される。ステップ８１０〜８２０において、１つ以上のタイル（１３０）において、チップレベルのRDL４０はタイルレベルRDL４０”に接続され得、チップレベルのRDL４２はタイルレベルRDL４２”に接続され得る。注意すべきことは、チップレベルTSVとタイルレベルTSVとの接続は、それらが同じ電力ドメインにある時だけ実行可能である。同一の電力ドメインになければ、両者は接続できない。
本発明の実施例は、多くの長所がある。TSVグリッドにおいて、TSVパッド（例えば、サイズが６μｍ×６μｍ）がチップの前表面の大パッド開口（例えば、サイズが３０μｍ×３０μｍ）を代替する。パッドはコア領域に所望どおりに設置され得、ルーティング妨害問題を生じない。よって、パッドピッチの制限要件が緩和されるだけでなく、チップサイズも大幅に減少できる。この他、電流が、低抵抗のTSVから、複数の金属層に分配されずに直接に装置に流れるので、IR降下が少ない。金属ルーティングは、実質的に、局部出力接続のみが含まれる低層金属層に制限される。全体のルーティング可能性が大幅に改善される。この新規のTSVグリッドマトリクス方式により、サイクル時間、及び、歩留まりが大幅に改善される。TSV３０、及び、３２は、大結合容量を有し、結合雑音を減少させる効果を有する。
本発明およびその利点を詳細に説明したが、添付の特許請求の範囲によって定義される本発明の精神および範囲を逸脱することなくさまざまな変更、置換および変形が本明細書中においてなされ得ることを理解すべきである。また、本発明の範囲は、明細書中で説明された工程、機器、製造、物質組成、手段、方法、及び、ステップに限定されることを意図しない。当業者であれば本発明の開示内容から認識するように、本明細書中に説明された対応する実施例と実質的に同一の機能を実行する、または実質的に同一の欠陥を達成する、現行または未開発の工程、機器、製造、物質組成、手段、方法、及び、ステップは、本発明に従って使用することができる。よって、添付の特許請求の範囲は、そのような工程、機器、製造、物質組成、手段、方法、及び、ステップを含むことが意図される。また、各特許請求の範囲は個別の実施例を構成し、且つ、さまざまな特許請求の範囲及び実施例の組み合わせは、本発明の範囲に含まれる。
10 VDDライン
12 VDDパッド
14 VSSライン
16 VSSパッド
18 バンプ
22 金属線
24 ビア
28 トランジスタ。
30、32、30_1、30_2、32_1、32_2、30_4、30_5、32_4、32_5〜スルーシリコンビア
34 基板
35、60、62 金属線
38 点
40、40’、40”、42、42’、42” 再分配線
44 バンプ
46 アンダーバンプ冶金層
52 パッケージ
53 トランジスタ
56、130 サブ領域（タイル）
58 境界
100 チップ
134_1、134_2 チップレベルマクロ
134_3 マクロ
136、138 チップ面積
110、112、114、116、118、120、122、124、126、128、130、202、204、206、208、210、212、214、216、218、300、302、304、400、402、404、406、408、410、412、500、502、504、506、508、510、512、514、516、600、602、604、606、608、610、612、614、616、700、702、704、706、708、710、712、714、716、718、720、800、802、804、806、808、810、812、814、816、818、820 ステップ
D1、D2 グリッドサイズ
S 小グリッド空間。

Claims (12)

  1. 集積回路構造であって、
    基板を有するチップと、
    配電回路網とを備え、
    前記配電回路網は、
    前記基板を貫通し、グリッドを形成する複数の電力スルーシリコンビア（TSV）と、
    底部金属化層（M１）中に位置し、前記の複数の電力TSVを、前記基板上の集積回路装置に結合する複数の金属線とを含む、
    集積回路構造。
  2. 前記の複数の電力TSVは、前記グリッドの各行および各列において、交互に配列された
    複数のVDD TSVおよび複数のVSS TSVを含む、請求項１に記載の集積回路構造。
  3. 前記の複数のVDD TSVは、前記チップの端縁に平行な複数の第一の平行線に沿って位置合わせされ、VSS TSVは前記第一の平行線内になく、前記の複数のVSS TSVは、前記チップの端縁に平行な複数の第二の平行線に沿って位置合わせされ、VDD TSVは、前記第二の平行線内にない、請求項２に記載の集積回路構造。
  4. 前記の複数のVDD TSVは、前記チップの対角線方向に平行な複数の第一の平行線に沿って位置合わせされ、VSS TSVは前記第一の平行線内になく、前記の複数のVSS TSVは、前記第一の平行線に平行な複数の第二の平行線に沿って位置合わせされ、VDD TSVは、前記第二の平行線内にない、請求項２に記載の集積回路構造。
  5. 前記チップは、複数の金属化層を有し、前記複数の金属化層のうちの頂部金属層内の金属特徴素子に電気的に接続される複数の電力TSVは実質的にない、請求項２に記載の集積
    回路構造。
  6. 前記チップは、各々が１つの機能ブロックに対応する複数のサブ領域を有し、前記複数の電力TSVは、前記機能ブロックの各々の中の一部を有する、請求項１に記載の集積回路
    構造。
  7. 前記サブ領域は、第一のサブ領域と境界を有する第二のサブ領域をと有し、前記複数の電力TSVは、前記第一のサブ領域中で、前記境界に近接する第一の部分と、前記第二のサ
    ブ領域中で、前記境界に近接する第二の部分を有し、前記複数の電力TSVのどれも前記境
    界上に位置しない、請求項６に記載の集積回路構造。
  8. 前記複数のサブ領域は、マクロ領域を有し、前記集積回路構造は更に、前記マクロ領域に近接する追加の複数の電力TSVを有し、前記追加の複数の電力TSVは、追加の複数のVDD
    TSVと追加の複数のVSS TSVとを含む、請求項６に記載の集積回路構造。
  9. 前記の追加の複数のVDD TSVはジグザグ形のパターンを形成し、前記の追加の複数のVSS TSVは、ジグザグ形のパターンを形成する、請求項８に記載の集積回路構造。
  10. 集積回路構造であって、
    半導体基板を有するチップと、
    前記半導体基板を貫通する第一の複数のVDDスルーシリコンビア（TSV）と、
    前記半導体基板を貫通する第一の複数のVSS TSVとを備え、前記第一の複数のVDD TSVおよび前記第一の複数のVSS TSVは第一のグリッドを形成し、前記第一のグリッドの各行および各列において、交互に配列し、前記集積回路構造はさらに、
    前記半導体基板の前面上のトランジスタと、
    前記半導体基板の前記前面と反対の背面上の、各々が前記第一の複数のVSS TSVの一部と電気的に結合する、第一の複数の再分配線と（RDL）と、
    前記半導体基板の前記背面上の、各々が前記第一の複数のVSS TSVの一部に電気的に結合する、第二の複数のRDLと、を備える、集積回路構造。
  11. 前記第一のグリッドは前記半導体基板の第一の部分に分配され、前記集積回路構造は、更に、第二の複数のVDD TSVと第二の複数のVSS TSVからなり、かつ前記半導体基板の第二の部分に分配される第二のグリッドを備え、前記第一のグリッドと前記第二のグリッドは異なるグリッドサイズである、請求項１０に記載の集積構造。
  12. 前記第一のグリッドは電圧アイランドを形成し、前記第一の複数のVDD TSVは第一の電圧を搬送し、前記集積回路構造はさらに、前記第一の電圧とは異なる第二の電圧を搬送する第２の複数のVDD TSVを含む追加のグリッドを備える、請求項１０に記載の集積構造。
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