CN101944525B - 集成电路结构 - Google Patents

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Abstract

本发明揭示一种集成电路结构，包括：一芯片，包括一基底；以及一电源分配网络。电源分配网络包括：多个电源硅通孔电极，穿过基底，其中电源硅通孔电极构成一栅网；以及多个金属线，位于一底层金属化层(M1)中，其中金属线将电源硅通孔电极耦接至位于基底上的集成电路装置。本发明的优点包括了降低芯片面积使用、降低电源布线所造成信号布线的阻碍、以及降低电源电压降(IR drop)。

Description

集成电路结构
技术领域
本发明涉及一种集成电路结构，特别涉及一种集成电路的电源供应结构。
背景技术
对于集成电路的操作而言，必须适当的供应及分配电源。对此需要有适当的操作电压VDD及VSS的分配。图1是一半导体芯片的俯视图，其示出用以分配芯片的操作电压VDD及VSS的配电系统。VDD线10形成一格网(mesh)，其分布于整个各自的芯片且载有操作电压VDD。VSS线14也形成一格网，其分布于整个各自的芯片且载有操作电压VSS。VDD焊盘12及VSS焊盘16形成于各自的半导体芯片的上表面，以从芯片外侧分别接收电压VDD及电压VSS。
在形成具有小尺寸的电路的先进技术中，设计的复杂度大幅性增加，而引发高电力耗损。因此，需要大量的电源焊盘12及16来供应内部电路电流。另外，需要密集的电源格网，使电源电压降(IR drop)最小化。由于受限于焊盘间距(pad-pitch)，无法缩小焊盘12及16的尺寸，焊盘12及16占用了大量的芯片面积，其约占了20％至30％甚至更大。另外，电源格网占用了重要的布线资源，此明显增加了芯片尺寸及制造成本。
图2是一芯片的剖面示意图，其示出电源如何经由凸块(bump)18、电源焊盘12及16、电源格网10及14以及相连的金属线22及介层窗(via)24而供应至晶体管28。需注意的是电源在抵达晶体管28之前须通过多个金属线及介层窗。因此电源格网10及14与晶体管28之间的有效电阻值包含金属线22及叠置介层窗24的电阻值，其高达几十欧姆，因而提高电流-电阻(current-resistance，IR)所造成的压降。图1及图2所示的公知电源供应系统的另一问题在于叠置金属线22及叠置介层窗24占了原本可使用于布线的芯片面积，其妨碍了信号布线并且变得拥塞。
发明内容
本发明的目的在于克服现有技术中的上述缺陷。
根据本发明一实施例，一种集成电路结构，包括：一芯片，包括一基底；以及一电源分配网络。电源分配网络包括：多个电源硅通孔电极，穿过基底，其中电源硅通孔电极构成一栅网；以及多个金属线，位于一底层金属化层中，其中金属线将电源硅通孔电极耦接至位于基底上的集成电路装置。
根据本发明另一实施例，一种集成电路结构，包括：
一芯片，包括一半导体基底；多个第一VDD硅通孔电极，穿过半导体基底；多个第一VSS硅通孔电极，穿过半导体基底，其中第一VDD硅通孔电极及第一VSS硅通孔电极形成一第一栅网，且在第一栅网的每一行及每一列中呈现交替排列图案；一晶体管，位于半导体基底的一前侧上；多个第一重布局线，位于半导体基底的一相对于前侧的背侧上，其中每一第一重布局线电性耦接至部分的第一VDD硅通孔电极；以及多个第二重布局线，位于半导体基底的背侧上，其中每一第二重布局线电性耦接至部分的第一VSS硅通孔电极。
本发明的优点包括了降低芯片面积使用、降低电源布线所造成信号布线的阻碍、以及降低电源电压降(IR drop)。
附图说明
图1示出公知电源格网俯视图。
图2示出公知电源格网的局部剖面示意图。
图3A至图3B示出根据本发明一实施例的芯片背侧示意图，其中电源栅网由多个硅通孔电极所构成。
图4示出根据本发明一实施例的芯片背侧示意图，其中重布局线加入于图3的结构中。
图5示出图3的结构的剖面示意图。
图6A至图6B及图7示出用于具有一个以上功能区块的芯片的电源供应系统。
图8示出传导电源的电源硅通孔电极的局部配置。
图9示出具有硅通孔电极的电源栅网的设计方法流程图。
图10及图14-图19示出设置电源硅通孔电极的方法流程图。
图11示出芯片代表及各自电源硅通孔电极的划分示意图。
图12示出具有次区域及多个巨集的芯片代表。
图13示出次区域及位于次区域内的巨集。
图20A及图20B示出环绕一巨集的电源硅通孔电极以及各自的重布局线的放大图。
其中，附图标记说明如下：
公知
10～VDD线；
12～VDD焊盘；
14～VSS线；
16～VSS焊盘；
18～凸块；
22～金属线；
24～介层窗；
28～晶体管。
实施例
30、32、30_1、30_2、32_1、32_2、30_4、30_5、32_4、32_5～硅通孔电极；
34～基底；
35、60、62～金属线；
38～点；
40、40’、40”、42、42’、42”～重布局线；
44～凸块；
46～底层凸块金属化层；
52～封装；
53～晶体管；
56、130～次区域；
58～边界；
100～芯片；
134_1、134_2～芯片级巨集；
134_3～巨集；
136、138～芯片面积；
110、112、114、116、118、120、122、124、126、128、130、202、204、206、208、210、212、214、216、218、300、302、304、400、402、404、406、408、410、412、500、502、504、506、508、510、512、514、516、600、602、604、606、608、610、612、614、616、700、702、704、706、708、710、712、714、716、718、720、800、802、804、806、808、810、812、814、816、818、820～步骤；
D1、D2～栅网尺寸；
S～小栅网空间。
具体实施方式
以下说明本发明实施例的制作与使用。然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
以下揭示一种新颖的电源分配网络及其设计方法，电源分配网络包括一电源栅网(power grid)，用以供应电源至集成电路。
请参照图3A，其示出芯片100的背侧图，其中背侧为不具有有源(active)装置(例如，形成于其上的晶体管)的一侧。背侧为芯片100前侧的一相对侧，集成电路装置，例如晶体管(未示出于图3，请参照图5)，形成于前侧上。硅/基底通孔电极(through-silicon/substrate via，TSV)30及32穿过基底34(未示出于图3，请参照图5)且自背侧延伸至前侧。基底34可为一半导体基底，例如一硅基底。硅通孔电极30用于传导正操作电压VDD至芯片100内的集成电路，因而可称之为VDD硅通孔电极。硅通孔电极32用于传导操作电压VSS(其可为电性接地)至芯片100内的集成电路，因而可称之为VSS硅通孔电极。硅通孔电极30及32也可称之为电源硅通孔电极。硅通孔电极30及32分布成一周期性图案，且大体上分布于整个芯片100上。亦即，硅通孔电极30及32的分布是从芯片100的中心至靠近芯片100的边缘。在另一实施例中，硅通孔电极30及32分布的区域涵盖了芯片100区域的1％以上，甚至涵盖了芯片100区域的5％、20％、50％或80％以上。在一实施例中，VDD硅通孔电极30及VSS硅通孔电极32沿着平行于芯片100边缘的平行线(请参照图8)作水平排列。在其他实施例中，VDD硅通孔电极30及VSS硅通孔电极32沿着对角线作斜对角排列，如图3A的虚线所示。可以理解的是VDD硅通孔电极30及VSS硅通孔电极32可排列成其他图案，例如锯齿形(zigzag)，如图3B的虚线所示。巨集(marco)A及巨集B(其中“巨集”用语将于本文后续作说明)彼此靠近。只有形成两列的硅通孔电极。VDD硅通孔电极30形成锯齿形图案，且VSS硅通孔电极32形成锯齿形图案。
每一硅通孔电极30及32的尺寸小于10μm×10μm。在一实施例中，每一硅通孔电极30及32的尺寸约为6μm×6μm。当设计硅通孔电极30及32时，可先设计多个栅网，而一个以上的栅网具有不同的栅网尺寸(相邻栅网节点之间的距离)。在一实施例中，栅网之中最大的栅网的栅网尺寸约为30μm。最大的栅网可进一步划分形成具有较小尺寸的小栅网。举例来说，请参照图3A，硅通孔电极30及32位于具有栅网尺寸D1的栅网上，而点38属于小于硅通孔电极30及32的栅网的一栅网(具有栅网尺寸D2)。硅通孔电极30及32可放置于最大栅网的栅网节点上。若需要更多的电源硅通孔电极时，可将额外电源硅通孔电极设置于小栅网上。由于栅网尺寸明显小于芯片100的尺寸，因而具有许多的硅通孔电极30及32，其中栅网大于30μm×30μm，或甚至大于250μm×250μm。
图3A及图3B仅示出硅通孔电极30及32。在图4中，亦示出背侧的重布局线(redistribution line，RDL)40及42。图4亦为芯片100的背侧示意图。重布局线40内连接至硅通孔电极30，而重布局线42内连接至硅通孔电极32。凸块(bump)44电性连接至重布局线40/42以及硅通孔电极30/32，且连接至外部界面。
图5示出图4中结构的剖面示意图，其为图4中沿5-5线或5’-5’线的剖面示意图。需注意的是硅通孔电极30及32位于芯片100内，而重布局线40及42、底层凸块金属化层(under-bump metallurgy，UBM)46及凸块44位于封装52内。硅通孔电极30及32连接至或接触于或终止于底层金属化层(所公知的M1)。硅通孔电极30及32有时会电性耦接至由M1上方的金属化层(所公知的M2)所形成的金属特征部件(metal feature)。在金属化层M1及M2中，金属线可仅使用于区域性连接(local connection)(请参照图8的金属线60及62)，其将硅通孔电极的电源连接至附近的集成电路装置，例如晶体管53。电源布线(硅通孔电极30及32的电性连接)可由金属化层M3来形成或否，而若有的话，由金属化层M3所构成的电源布线也是非常少。因此，电源布线限于较低的金属化层。在一实施例中，没有电源布线是由顶层金属化层(顶层金属)或是用以形成焊盘(未示出，其露出于芯片100的上表面)的焊盘层(未示出)所形成。相较之下，尽管图5所示的信号硅通孔电极连接至芯片100的背侧，然而信号硅通孔电极也可连接至顶层金属以及露出于芯片100上表面的金属焊盘。由于硅通孔电极30及32取代了经由芯片100上表面至金属化层M1之中的多重金属线及介层窗而直接连接至金属化层M1，因此电源布线并不会严重妨碍信号布线。同样地，不需要在芯片100的上表面形成电源焊盘。
若一巨集(请参照图5、图6A及图6B，也称作硬体巨集(hard marco))的设置妨碍所有低层金属布线(M1及M2)，没有硅通孔电极可形成于硬体巨集区，而电源硅通孔电极30及32必须形成于硬体巨集附近。因此，具有叠置的介层窗的金属层(金属线35)可用于连接巨集内的电路与硅通孔电极30及32，如图5所示。
在一实施例中，如图3A所示，硅通孔电极30及32均匀地分部于整个芯片100。可以理解的是芯片100可包括不同的功能区块，例如控制器、算术逻辑单元(arithmetic logic unit，ALU)、存储器等等，且功能区块的电源供应需求不同。图6A示出芯片100划分成次区域(sub-region/tile)56的一实施例。在本实施例中，不同的次区域可具有不同的硅通孔电极30及32密度。举例来说，在一次区域中，硅通孔电极30及32可设置于最大的栅网节点(如图6A中所标示的“大栅网”)，而在其他次区域中，硅通孔电极30及32除了设置于最大的栅网节点外，也可设置于较小的栅网(如图6A中所标示的“小栅网”)。再者，对于需要较大电流的这些功能区块来说，例如存储器巨集(如图6A所示的“巨集”)，需加入更多的硅通孔电极30及32。在一实施例中，加入的硅通孔电极30及32可位于巨集周围，以降低每一硅通孔电极30及32所载入的电流，而降低硅通孔电极30及32内的电迁移。
图6B示出硅通孔电极30及32的离栅网(off-grid)配置。举例来说，当巨集1及巨集2彼此相邻，硅通孔电极30及32需设置于其间。然而，硅通孔电极30及32不会位于任何大或小的栅网的栅网节点上。因此，硅通孔电极30及32为离栅网型硅通孔电极。
若相邻的次区域56及各自的功能区块需要相同的电源供应电压VDD(及/或VSS)，硅通孔电极30及32可设置于次区域56之间的边界58，使硅通孔电极30及32可被相邻的功能区块56所共用。在另一实施例中，如图7所示，相邻的功能区块56需要不同的电源供应电压。举例来说，一功能区块所需的操作电压不同于与其相邻的功能区块。因此，硅通孔电极30及32可设置于两相对侧，而不位于对应的次区域56之间的边界58。因此，形成了电压岛(voltage island)，一电压岛的操作电压VDD/VSS不同于相邻的功能区块的操作电压。
图8示出如何将操作电压VDD及VSS配送至硅通孔电极30及32之间的区域，其示出硅通孔电极30及32以及与其连接的金属线。金属线60连接至硅通孔电极30，且载入操作电压VDD。金属线62连接至硅通孔电极32，且载入操作电压VSS。金属线60及62可位于金属化层M1内(请参照图5)。再者，额外金属线(未示出)形成于金属化层M2内，其中金属化层M2内的额外金属线可垂直于金属化层M1内的金属线60及62。需注意的是图8示出水平排列的硅通孔电极30及32。本领域普通技术人员可理解如何将金属化层M1及M2内的金属线进行布线，以配合呈垂直排列、对角排列等的硅通孔电极30及32。
图9示出利用硅通孔电极设计电源栅网的方法流程图。如步骤110所示，首先决定出用来设置硅通孔电极30及32(请参照图3)的栅网，其中栅网包括一最大栅网及多个小的栅网，其小于最大栅网。可基于各自芯片中的电路来决定最大栅网及小的栅网的适当尺寸。硅通孔电极30及32(请参照图3A、图3B、图6A、图6B及图7)可设置于最大栅网上，也可设置于小的栅网上。接着，进行步骤112，决定芯片的边界、决定用于设置功能区块的各自芯片的次区域(请参照图6及图7)以及决定次区域的边界。功能区块仅设置于各自的次区域内。
接着，进行步骤114，若芯片包括巨集，例如存储器巨集，决定用于巨集的次区域。再者，估计巨集所需的电源，以计算出巨集的硅通孔电极的适当总量。接着将硅通孔电极加入于由步骤110所决定出的栅网。由于最大栅网的栅网节点已设置了硅通孔电极30及32，因此额外硅通孔电极可加入于小的栅网。
请参照步骤116，设计背侧重布局线(RDL)网络(请参照图4及图5的重布局线40及42)，以对准硅通孔电极30及32的位置。重布局线40及42分别内连接至硅通孔电极30及32。接着，评估硅通孔电极30及32的栅网，如步骤118。此评估包括寄生信息的估算(如步骤120)，例如寄生电容，以了解设计规格是否符合，如步骤124。另外，估算通过硅通孔电极30及32的电流(如步骤122)，以评估硅通孔电极30及32的电迁移。电迁移大于规格(如步骤126)所定义，电源栅网需进行微调(如步骤128)，举例来说，加入更多的硅通孔电极30及32，用以分担硅通孔电极30及32所载入的高电流。
再者，由于硅通孔电极30及32以及金属化层M1及M2(参照图5)所形成的金属线内的电流，可估算由电源布线路经内的电流电阻(current-resistance，IR)所造成的电压降，以看出规格是否符合。若规格不符，则进行更多的微调(如步骤128)，举例来说，加入更多的硅通孔电极30及32，用以分担硅通孔电极30及32(或金属线)所载入的高电流及/或扩大这些具有高电阻的金属线60及62(请参照图8)。评估栅网(如步骤118)与微调(如步骤128)之间的步骤可重复，直至电源布线的电源电压降及电迁移符合规格(如步骤130)为止。
图10示出硅通孔电极设置方法流程图，其中电源硅通孔电极设置于芯片上。在配置及布线的技艺中，硅通孔电极也称为硅通孔电极焊盘(TSVpad)。需注意的是可进行图10所示的步骤来进行芯片布局(layout)。在本文中，由于在设置电源硅通孔电极的时间点上，尚未制作实体电路，且于布局图上进行该设置，因此此布局图可称作集成电路代表。后续说明的电源硅通孔电极的设置始于芯片代表(标示为100)及基底代表，两者并非实体芯片及实体基底。在形成包括设置电源硅通孔电极的布局图之后，布局图存储于一存储媒体，其可为计算机的硬盘(hard drive)、磁带、碟片等等。再者，图10所示的步骤以及相关的流程图，如图14至图19所示，可由计算机来执行。布局图可实施于半导体芯片。因此，布局图也可表示为实体芯片结构。在后续段落中，芯片代表也称作芯片。
请参照图10，首先，在芯片代表上设置栅网，如步骤202。栅网设置可包括最大栅网及多个小的栅网，如之前所述。举例来说，在图12及图13中，上方设置电源硅通孔电极30_1、32_1、30_2、32_2的栅网为最大栅网，而上方设置电源硅通孔电极30_4、32v4的栅网为小的栅网。
接着，如步骤204所示，整个芯片被划分成一芯片级(chip level)、一次区域级(tile level)、及一巨集级(macro level)。请参照图11，一芯片包括一或多个次区域，其中次区域依据功能来定义。举例来说，在图12中，芯片100包括次区域130，一次区域可包括一或多个巨集，其中巨集为芯片上的区块，区块不可设置电源硅通孔电极，且示出芯片级电源硅通孔电极、次区域级电源硅通孔电极及巨集级电源硅通孔电极。图13示出次区域130的一范例，其包括巨集134_3。再者，如图11所示，芯片可包括一或多个巨集位于芯片级正下方，但未位于次区域内。图12示出芯片级巨集134_1(其为存储器巨集)及芯片级巨集134_2(其为输入/输出(IO)巨集)的一范例。整个芯片划分使硅通孔电极的设置较不复杂。图11示出每一芯片级、次区域级及巨集级可包括电源硅通孔电极，其分别称为芯片级硅通孔电极、次区域级硅通孔电极及巨集级硅通孔电极。
请参照图10，步骤206、300及208定义出如何设置次区域级硅通孔电极及巨集级硅通孔电极。一般而言，将芯片内所有次区域一一进行处理(如步骤206)直至完成芯片内所有次区域的处理(如步骤208)。电源硅通孔电极设置于每一次区域，如步骤300。图14示出进行次区域级设置的细节，且将于本文后续段落说明。
接着，在步骤600中，芯片级硅通孔电极设置于剩下的芯片面积，其未设置巨集级与次区域级硅通孔电极。图17示出设置芯片级硅通孔电极的细节。步骤210为区域电源连接(local power connection)的建立，其示出于图8中且已于前述段落说明。
接着，建立背侧重布局线网络(如步骤212，请参照图4)。背侧重布局线网络的建立包括步骤214、216、700、218及800。可以理解的是在一电源域(power domain)内的VDD硅通孔电极不能连接至另一具有不同VDD电压的电源域内的VDD硅通孔电极。每一电源域可具有一VDD电压及一VSS电压，且不同的电源域可具有(或不具有)不同的VDD电压及/或VSS电压。每一次区域可属于一电源域。芯片级硅通孔电极也可属于一电源域或被视为不属于任何电源域。在一个或以上的次区域内的电源域可与芯片级硅通孔电极的电源域结合。
请参照步骤214，若有多重域时，在一芯片中定义出多重域。为每一电源域(如步骤216)建立一重布局线网络。重布局线网络的细节可参照图4及图5，且已于前述段落说明。为芯片内每一电源域建立重布局线网络，直至完成所有电源域，如步骤218。在步骤800中，也可处理不属于任何电源域的芯片级硅通孔电极，且建立对应的重布局线网络。另外，在芯片级硅通孔电极属于其中一电源域的实施例中，芯片级硅通孔电极的重布局线网络已在步骤214、216、700(请参照图18)及218中形成。因此，步骤800可略过。若芯片仅包含一电源域，步骤216、700及218可略过。
图14示出次区域级设置的流程图及图10中步骤300的细节。图14示出在一次区域中电源硅通孔电极的设置，而对于所有次区域的硅通孔电极设置示出于图10中的回圈步骤206、300及208。需注意的是巨集的设置是彼此靠近，区间(inter-block)硅通孔电极设置于巨集之间。请参照图13，硅通孔电极30_4及32_4设置于巨集134_3之间，被巨集所占用的芯片面积(如，标示136)全方位放大而形成延伸巨集(称之为虚拟巨集，图14的步骤302)。在每一方向中，各自的边界向外延伸至少一半的小栅网空间S，且虚拟巨集的芯片面积扩展至标号138，如图13所示。每一方向的放大量可为一倍的小栅网空间S、1.5S、2S以此类推。相邻的巨集至少放大0.5S时，相邻的虚拟巨集的边靠边，而在相邻的巨集134_3之间形成空间S，其足以设置区间硅通孔电极30_4及32_4。图14的步骤304示出巨集的设置。在巨集设置之后，可设置电源硅通孔电极。步骤400及500分别为关于巨集级硅通孔电极设置与次区域级硅通孔电极，其细节分别示出于图15及图16。
图15示出在一次区域中设置巨集级硅通孔电极。首先，检索次区域中所有巨集而形成一巨集清单，如步骤402。接着选择每一巨集(如步骤404)并进行处理，如步骤406-410。在步骤406中，巨集级硅通孔电极设置于每一巨集的周围。举例来说，在图13中，形成巨集级硅通孔电极30_4、32_4、30_5及32_5。巨集级硅通孔电极30_4及32_4为区间硅通孔电极，而巨集级硅通孔电极30_5、32_5不是区间硅通孔电极。通常巨集级硅通孔电极30_4、32_4、30_5及32_5设置于小的栅网的栅网节点上，因而称之为密集硅通孔电极。在设置硅通孔电极时，并未决定电源硅通孔电极是否为VDD硅通孔电极或是VSS硅通孔电极。因此，可进行一额外步骤408来设定每一巨集级硅通孔电极30_4、32_4、30_5及32_5的属性(VDD硅通孔电极或VSS硅通孔电极)。再者，硅通孔电极属性设定也需考虑硅通孔电极的型式(图案)，例如是否为水平型式、垂直型式、对角线型式或是锯齿型式，如先前段落所述。设置每一巨集，如步骤412。
在将巨集级硅通孔电极设置于次区域内之后，次区域内剩余的芯片面积也需设置次区域级硅通孔电极，如图14的步骤500所示。图16示出步骤500的细节。请参照图16，检索次区域内所有巨集而形成一巨集清单，如步骤502。接着一一选择每一巨集(如步骤504)并进行处理，如步骤506及508。次区域内被巨集所占用的芯片面积不能设置电源硅通孔电极。芯片面积的周围也设置了密集巨集级硅通孔电极(如图15所示)，因此也无法设置硅通孔电极。因此，需设定巨集级硅通孔电极阻隔区，以指示这些芯片面积无法设置次区域级硅通孔电极(如步骤506)，而次区域的剩余芯片面积可设置次区域级硅通孔电极。次区域中所有巨集需设定阻隔区，例如图13的134_3。因此，次区域级硅通孔电极(如图13的硅通孔电极30_2及32_2所示)可设置于最大栅网，如步骤512。接着，设定次区域级硅通孔电极的属性及型式(图案)(如步骤514及516)，其相似于图15的步骤408及410。
在每一次区域内侧设置次区域级硅通孔电极之后，次区域外侧的芯片面积也需设置芯片级硅通孔电极，如图10的步骤600。图17示出步骤600的细节。首先，检索芯片内所有次区域而形成一次区域清单，如步骤602。接着选择每一次区域(如步骤604)并进行处理，如步骤606及608。芯片内被次区域所占用的芯片面积不能设置硅通孔电极。巨集位于芯片及正下方而未位于次区域内，且芯片面积的周围也无法设置硅通孔电极。因此，需设定硅通孔电极阻隔区，以指示这些芯片面积无法设置芯片级硅通孔电极(如步骤606)，而剩余芯片面积可设置芯片级硅通孔电极。举例来说，在图12中，所有巨集134_1及134_2及次区域130需设定阻隔区，如步骤608。因此，芯片级硅通孔电极(如图12的硅通孔电极30_1及32_1所示)可设置于剩下的芯片面积中最大栅网，如步骤610及612。优选的是芯片级硅通孔电极30_1及32_1对准次区域级硅通孔电极30_2及32_2，如图12的范例所示。接着，设定芯片级硅通孔电极的属性及型式(图案)(如步骤614及616)，其相似于图15的步骤408及410。
图18示出建立次区域级重布局线网络，其中该流程表示在一次区域建立次区域级重布局线网络。图18的步骤也表示图10的步骤700。请参照图18，在步骤702及704中，决定次区域级硅通孔电极的位置及空间，以及建立重布局线网络(如步骤706)，其中图4及图5示出重布局线网络的一范例。在次区域级重布局线网络中，VDD硅通孔电极30通过重布局线40”作内连接，而VSS硅通孔电极32通过重布局线42”作内连接(请参照图13，为了简化附图，仅示出一重布局线40”及一重布局线42”)。重布局线40”及42”的延伸方向及连接型式与图18中电源硅通孔电极30及32的型式(图案)(如步骤708)有关。举例来说，若电源硅通孔电极为水平、垂直、对角线、或锯齿型式，各自的重布局线40”及42”也分别为水平、垂直、对角线、或锯齿型式。
步骤710至720示出将上述建立的重布局线网络连接至巨集级硅通孔电极。图20A及图20B示出各自的连接。图20A为芯片100的俯视图，其示出巨集134_3以及环绕巨集134_3的巨集级硅通孔电极30_5及32_5。图20B示出芯片100的背侧。若巨集134_3位于一次区域内，各自的重布局线为次区域级重布局线40”及42”。此外，若巨集134_3没有位于次区域内，各自的重布局线为次区域级重布局线40及42。需注意的是除了重布局线40”、42”、40及42之外，建立额外重布局线40’及42’(如步骤718)，以分别连接硅通孔电极30_5及32_5，其中图18的步骤714及716中分别决定硅通孔电极30_5及32_5的位置及型式。重布局线40’连接至重布局线40及40”，而重布局线42’连接至重布局线42及42”。因此，电源通过重布局线网络而连线至巨集级硅通孔电极30_5及32_5。
图19示出建立芯片级重布局线网络。图19的步骤也表示图10的步骤800。请参照图19，在步骤802及804中，决定芯片级硅通孔电极的位置及空间，以及建立重布局线网络，如步骤806。图12示出芯片级重布局线网络的一范例，其中芯片级重布局线网络包括芯片100中所有巨集及所有次区域外侧的重布局线40及42。在芯片级重布局线网络中，VDD硅通孔电极30通过重布局线40内连接(请参照图12)，而VSS硅通孔电极32通过重布局线42作内连接。同样地，重布局线40”及42”的延伸方向及连接型式由硅通孔电极30及32的图案(型式)决定，如步骤808。
步骤810至820示出将上述建立的重布局线网络连接至次芯片级硅通孔电极。图12示出各自的连接。在图19的步骤中，以建立次区域13内的重布局线40”及42”。在步骤802至808中，也建立了所有次区域级巨集外侧的重布局线40及42。在步骤810至820中，在一或一个以上的次区域(130)中芯片级重布局线40可连接至次区域级重布局线40”，而芯片级重布局线42可连接至次区域级重布局线42”。需注意的是只有在芯片级硅通孔电极与次区域级硅通孔电极位于相同的电源域时，方可进行两者的连接。若否，两者不可连接。
本发明实施例具有许多优点。在硅通孔电极栅网中，硅通孔电极焊盘(如，尺寸为6μm×6μm)取代了芯片前表面的大焊盘开口(如，尺寸为30μm×30μm)。焊盘可设置于核心区域而不会造成布线阻隔问题。因此，不仅可解决焊盘间距限制要求问题，也可大幅缩小芯片尺寸。另外，电流自低电阻的硅通孔电极直接抵达装置，而不是通过多重金属层，因此可具有较少的电源电压降。金属布线实质上受限于低层金属层，其仅与区域电源连接有关。整体上的布线完成度(routability)有显著的改善。由于这种新的硅通孔电极栅网阵列方式，生产周期时间(cycle time)及良率都有显著的改善。硅通孔电极30及32具有大耦合电容，因而具有降低耦合噪声的功能。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。再者，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中的普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果皆可使用于本发明中。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (11)

1.一种集成电路结构，包括：
一芯片，包括一基底；以及
一电源分配网络，包括：
多个电源硅通孔电极，穿过该基底，其中所述多个电源硅通孔电极构成一栅网；以及
多个金属线，位于一第一金属化层中，其中所述多个金属线将所述多个电源硅通孔电极耦接至位于该基底上的集成电路装置，
其中所述多个电源硅通孔电极包括多个VDD硅通孔电极及多个VSS硅通孔电极，所述多个VDD硅通孔电极及多个VSS硅通孔电极在该栅网的每一行及每一列中呈现交替排列图案，
多个第一重布局线，位于该基底的一相对于其前侧的背侧上，其中每一所述第一重布局线电性耦接至部分的所述多个VDD硅通孔电极；以及
多个第二重布局线，位于该基底的该背侧上，其中每一所述第二重布局线电性耦接至部分的所述多个VSS硅通孔电极。
2.如权利要求1所述的集成电路结构，其中所述多个VDD硅通孔电极对准于多个第一平行线，其平行于该芯片的一第一边缘，且无VSS硅通孔电极位于所述多个第一平行线内，而所述多个VSS硅通孔电极对准于多个第二平行线，其平行于该芯片的一第二边缘，且无VDD硅通孔电极位于所述多个第二平行线内。
3.如权利要求1所述的集成电路结构，其中所述多个VDD硅通孔电极对准于多个第一平行线，其平行于该芯片的对角线方向，且无VSS硅通孔电极位于所述多个第一平行线内，而所述多个VSS硅通孔电极对准于多个第二平行线，其平行于所述多个第一平行线，且无VDD硅通孔电极位于所述多个第二平行线内。
4.如权利要求1所述的集成电路结构，其中该芯片包括多个金属化层，且其中没有电源硅通孔电极电性耦接至所述多个金属化层中的一顶层金属化层内的金属特征部件。
5.如权利要求1所述的集成电路结构，其中芯片包括多个次区域，每一次区域对应至一功能区块，且其中部分的所述多个电源硅通孔电极位于每一功能区块内。
6.如权利要求5所述的集成电路结构，其中所述多个次区域包括一第一次区域及具有一边界的一第二次区域，其中所述多个电源硅通孔电极包括一第一部位于该第一次区域内且靠近该边界，以及一第二部位于该第二次区域且靠近该边界，且其中没有电源硅通孔电极位于该边界上。
7.如权利要求5所述的集成电路结构，其中所述多个次区域包括一巨集区，其中该集成电路结构还包括多个额外电源硅通孔电极靠近该巨集区，且其中所述多个额外电源硅通孔电极包括多个额外VDD硅通孔电极及多个额外VSS硅通孔电极。
8.如权利要求7所述的集成电路结构，其中所述多个额外VDD硅通孔电极形成锯齿形图案，且所述多个额外VSS硅通孔电极形成锯齿形图案。
9.一种集成电路结构，包括：
一芯片，包括一半导体基底；
多个第一VDD硅通孔电极，穿过该半导体基底；
多个第一VSS硅通孔电极，穿过该半导体基底，其中所述多个第一VDD硅通孔电极及所述多个第一VSS硅通孔电极形成一第一栅网，且在该第一栅网的每一行及每一列中呈现交替排列图案；
一晶体管，位于该半导体基底的一前侧上；
多个第一重布局线，位于该半导体基底的一相对于其前侧的背侧上，其中每一所述第一重布局线电性耦接至部分的所述多个第一VDD硅通孔电极；以及
多个第二重布局线，位于该半导体基底的该背侧上，其中每一所述第二重布局线电性耦接至部分的所述多个第一VSS硅通孔电极。
10.如权利要求9所述的集成电路结构，其中第一栅网分布于该半导体基底的一第一部内，其中该集成电路结构还包括一第二栅网，其由多个第二VDD硅通孔电极及多个第二VSS硅通孔电极所形成且分布于该半导体基底的一第二部内且其中该第一栅网及该第二栅网具有不同栅网尺寸。
11.如权利要求9所述的集成电路结构，其中该第一栅网形成一电压岛，而所述多个第一VDD硅通孔电极载有一第一电压，且其中该集成电路结构还包括一额外栅网，其包括多个第二VDD硅通孔电极，载有一第二电压，其不同于该第一电压。
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