CN112928096B - 电源网络及其布线方法 - Google Patents

电源网络及其布线方法 Download PDF

Info

Publication number
CN112928096B
CN112928096B CN202110176213.XA CN202110176213A CN112928096B CN 112928096 B CN112928096 B CN 112928096B CN 202110176213 A CN202110176213 A CN 202110176213A CN 112928096 B CN112928096 B CN 112928096B
Authority
CN
China
Prior art keywords
power
power switch
lines
switch units
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110176213.XA
Other languages
English (en)
Other versions
CN112928096A (zh
Inventor
林哲民
孙磊
李冰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
VIA Alliance Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by VIA Alliance Semiconductor Co Ltd filed Critical VIA Alliance Semiconductor Co Ltd
Priority to CN202110176213.XA priority Critical patent/CN112928096B/zh
Publication of CN112928096A publication Critical patent/CN112928096A/zh
Application granted granted Critical
Publication of CN112928096B publication Critical patent/CN112928096B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/12—Circuit arrangements for ac mains or ac distribution networks for adjusting voltage in ac networks by changing a characteristic of the network load
    • H02J3/14—Circuit arrangements for ac mains or ac distribution networks for adjusting voltage in ac networks by changing a characteristic of the network load by switching loads on to, or off from, network, e.g. progressively balanced loading
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/30—Systems integrating technologies related to power network operation and communication or information technologies for improving the carbon footprint of the management of residential or tertiary loads, i.e. smart grids as climate change mitigation technology in the buildings sector, including also the last stages of power distribution and the control, monitoring or operating management systems at local level
    • Y02B70/3225—Demand response systems, e.g. load shedding, peak shaving
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S20/00—Management or operation of end-user stationary applications or the last stages of power distribution; Controlling, monitoring or operating thereof
    • Y04S20/20—End-user application control systems
    • Y04S20/222—Demand response systems, e.g. load shedding, peak shaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种电源网络及其布线方法，该电源网络包括多个电源开关单元，设置于第一半导体层，该多个电源开关单元沿第一方向排成列，沿第二方向排成行。偶数行的该电源开关单元在该第一方向对齐于奇数行的该电源开关单元中相邻两个的水平间隔的中心点。偶数列的该电源开关单元在该第二方向对齐于奇数列的该电源开关单元中相邻两个的垂直间隔的中心点。该种电源网络还包括多条第二连接线，设置于第四半导体层，沿该第二方向延伸，该第二连接线以该电源开关单元中一个的宽度为间隔排布，其中该电源开关单元中一个的上下边缘分别与所述第二连接线中的相邻两条相连，以及该第一半导体层与该第四半导体层相交。

Description

电源网络及其布线方法
本申请是中国发明专利申请(申请号：201811041795.5，申请日：2018年09月07日，发明名称：电源网络及其布线方法)的分案申请。
技术领域
本发明涉及一种电源网络，特别是涉及可以减少电阻压降(IR-Drop)的电源网络。
背景技术
半导体集成电路产业已经经历了快速的成长。在集成电路发展过程中，当几何尺寸(例如：用制作工艺可作出的最小部件(或线路))下降时，功能密度(例如:每一芯片区域的相连元件数量)通常都会增加。此微缩过程通过增加生产效率及降低相关成本提供了优势。
随着功能密度增加，集成电路的功率消耗也增加。为了降低功率消耗，集成电路的低功率电路布线成为关键。在现有的低功率电路布线中，通过在集成电路中加入电源开关单元，以控制集成电路的电源域(power domain)的电源。通过电源开关单元关闭闲置电源域的电源，以减少集成电路的漏电流所引起的功率消耗。然而，在集成电路中加入电源开关单元时，通常并没有考虑到电路的电阻压降。
发明内容
本发明实施例提供一种电源网络，包括多个电源开关单元，设置于第一半导体层，沿第一方向排成多列，沿第二方向排成多行。其中偶数行的上述电源开关单元在上述第一方向对齐于奇数行的上述电源开关单元中相邻两个的水平间隔的中心点，偶数列的上述电源开关单元在上述第二方向对齐于奇数列的上述电源开关单元中相邻两个的垂直间隔的中心点。该种电源网络还包括多条第二连接线，设置于第四半导体层，沿上述第二方向延伸，该第二连接线以上述电源开关单元中每一个的宽度为间隔排布，其中上述电源开关单元中的每一个的上下边缘分别与所述第二连接线中的相邻两条相连。其中上述第一半导体层与上述第四半导体层相交。
本发明实施例还提供一种电源网络的布线方法，包括通过一处理器读取在一存储装置中的一第一集成电路布局；通过一处理器读取在一存储装置中的一第一集成电路布局；通过上述处理器分析上述第一集成电路布局，以定义出电源域；通过上述处理器配置多个电源开关单元到上述电源域中一个的第一半导体层，该电源开关单元沿第一方向排成多列，沿第二方向排成多行；其中偶数行的上述电源开关单元在上述第一方向对齐于奇数行的上述电源开关单元中相邻两个的水平间隔的中心点；其中偶数列的上述电源开关单元在上述第二方向对齐于奇数列的上述电源开关单元中相邻两个的垂直间隔的中心点；通过上述处理器根据上述电源开关单元配置多条第二连接线至上述多个电源域中该个的第四半导体层，该第二连接线沿上述第二方向延伸，并以上述电源开关单元中每一个的宽度为间隔排布；其中上述电源开关单元中的每一个的上下边缘分别与所述第二连接线中的相邻两条相连；以及其中上述第一半导体层与上述第四半导体层相交。
附图说明
本发明从后续实施例以及附图可以更佳理解。需知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1A为本发明实施例的一集成电路布局的示意图；
图1B为本发明实施例的在一个电源域中的至少一层半导体以及对应的电源开关单元的示意图；
图1C及图1D为本发明实施例的一电源网络的示意图；
图2为本发明实施例的关于制造具有电源网络的集成电路装置的集成电路制造系统及相关制造流程示意图；
图3为本发明实施例的电源网络的集成电路设计厂示意图；
图4为本发明实施例的部分电源网络的示意图；
图5为本发明实施例的部分电源网络的示意图；
图6为本发明实施例的部分电源网络的示意图；
图7A及图7B为本发明实施例的部分电源网络的示意图；
图8A、图8B及图8C为本发明实施例的部分电源网络的示意图；
图9为本发明实施例的电源网络的布线流程图。
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本发明书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，也可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下揭露书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
图1A为根据本发明实施例的一集成电路布局的示意图。在集成电路布局222上具有被定义多个电源域102。在某些实施例中，电源域102会个别地被配置至少一层半导体以及对应的电源网络，此电源网络用以控制电源域102内的电源。举例来说，当一些电源域102内的电路不需要用到时，这些闲置的电源域102内的电源会被关闭，并且其他正在使用的电源域102中的电路的电源不会被关闭，如图1A所示。
图1B为根据本发明实施例的在一个电源域中的至少一层半导体以及对应的电源开关单元的示意图。如图1B所示，一个电源域102可设置至少一层半导体以及对应的多个电源开关单元104_1至104_15。在本发明实施例中，电源开关单元104_1至104_15可为电源截断(power shut-off；PSO)装置或电源门控(power gating)装置，但不限定于此。电源开关单元104_1至104_15用以根据电源开关信号(未图示)选择性地供电给其所连接至连接线、标准单元。举例而言，电源开关单元可以包括一开关，当此开关被导通或致能时，供电给其所连接至连接线、标准单元。相反地，当此开关被截止或禁能时，则不供电给其所连接至连接线、标准单元。在某些实施例中，电源开关单元为主动元件(例如MOS晶体管)所构成，或主动元件(有源元件)与被动元件(例如电阻、电容及/或电感)的组合所构成，但不限定于此。标准单元可以包括及门、非门等逻辑电路，及或寄存器、缓冲单元等功能性电路，但不限定于此。
在本发明实施例中，电源开关单元104_1至104_15彼此交错排列。举例而言，第一行(row)中的电源开关单元104_9、104_2与104_8和第二行中的电源开关单元104_1、104_3与104_7彼此交错排列，第二行的电源开关单元104_1、104_3与104_7和第三行的电源开关单元104_10、104_4与104_6彼此交错排列，依此类推。第一列(column)中的电源开关单元104_9、104_10与104_13和第二列中的电源开关单元104_1与104_11彼此交错排列，第二列的电源开关单元104_1与104_11和第三列的电源开关单元104_2、104_4与104_14彼此交错排列，依此类推。在某些实施例中，每一列中的相邻两个电源开关单元具有一个纵向间距，即在纵轴方向上的间距，每一行中的相邻两个电源开关单元也具有一个横向间距，即在横轴方向上的间距。
在图1B中，相邻的四个电源开关单元可被看成一菱形，即某一行相邻的两个电源开关单元和相邻另两行的各一个电源开关单元可被看成一菱形。举例来说，电源开关单元104_1、104_2、104_3及104_4组成一个菱形。另外，电源开关单元104_3、104_4可以与电源开关单元104_5、104_6再组合一个新的菱形。同样地，电源开关单元104_3与电源开关单元104_6、104_7、104_8再组合一个新的菱形。以此类推，电源开关单元104_1至104_15组成多个菱形设置在电源域102。值得注意的是，每一个菱形的面积、横轴间距及纵轴间距一样，其中，横轴间距是指一个菱形横轴方向的两个相邻电源开关单元的横向间距，纵轴间距是指该菱形纵轴方向的两个相邻电源开关单元的纵向间距。
在图1B中，电源开关单元所组成的每一菱形的面积通过分配给电源开关单元的利用率所决定，并进一步影响到标准单元的布局。所述分配给电源开关单元的利用率是所有电源开关单元面积之和与所属电源域面积之比。例如以图1B所示的电源开关单元104_4，代表单个电源开关单元，面积是a；以电源域102，代表摆放所有标准单元及所有电源开关单元的区域，面积是A；电源开关单元的数量是N，则利用率s＝a×N/A。利用率s与单个菱形的面积Z，例如由电源开关单元104_1、104_2、104_3及104_4组成的单个菱形的面积之间的换算关为：Z＝a/s。具体地，根据本发明一实施例，如已知单个电源开关单元104_4的大小为1μm×2μm，利用率s为5％，则根据公式s＝a×N/A可知，一颗完整的电源开关单元可以分配到的面积为40μm2。以图1B所示的完整的电源开关单元104_4为例，该电源开关单元104_4实际上为4个菱形所共有，即为电源开关单元104_1、104_2、104_3及104_4组成的菱形、电源开关单元104_3、104_4、104_5及104_6组成的菱形、电源开关单元104_4、104_5、104_11及104_14组成的菱形、以及电源开关单元104_1、104_4、104_11及104_10组成的菱形所共有，因此可以推知单个的菱形，例如电源开关单元104_1、104_2、104_3及104_4组成的单个菱形，是由4×1/4个电源开关单元组成。因而单个菱形的面积Z即一颗完整的电源开关单元可以分到的40μm2面积。因此，电源开关单元所组成的每一菱形的面积系通过分配给电源开关单元的利用率所决定，而具体如何影响标准单元的布局将于后续讨论。
图1C为根据本发明实施例的一电源网络的示意图。如图1C所示，在一个电源域102上的电源网络100除包括多个电源开关单元104_1至104_15外、还包括多个第一电源线106_1至106_6、多个第一连接线108_1至108_12及多个第二连接线110_1至110_14。虽然于此图中仅包括15个电源开关单元，但本发明的电源网络可包括更多数量的电源开关单元。图1C所示的多个电源开关单元104_1至104_15位于第一半导体层，多个第一电源线106_1至106_6位于第二半导体层，多个第一连接线108_1至108_12位于第三半导体层，多个第二连接线110_1至110_14位于第四半导体层，其中第一半导体层与第四半导体层相交，即第一半导体层可以与第四半导体层相互贴合或存在交叠之处，且多个第一电源线106_1至106_6、多个第一连接线108_1至108_12及多个第二连接线110_1至110_14是依多个电源开关单元104_1至104_15所布。
具体地，如图1C所示，在相交的第一半导体层与第四半导体层，根据已有的多个电源开关单元104_1至104_15排布多个第二连接线110_1至110_14。以单个电源开关单元的宽度作为相邻两条第二连接线110的间距，逐条排布多个第二连接线110_1至110_14，以使同一行(row)的电源开关单元各自的上下边缘能够分别连接至多个第二连接线110中相邻的两条。例如，电源开关单元104_1、104_3、104_7各自的上边缘连接至第二连接线110_4，而电源开关单元104_1、104_3、104_7各自的下边缘连接至第二连接线110_5。使得在相交的第一半导体层与第四半导体层，各电源开关单元能够沿多个第二连接线110有效传导信号。根据本发明另一实施例，第一半导体层与第四半导体层为同一半导体层。在一些实施例中，电源开关单元由来自多个信号线的电源开关信号(未图示)所控制。
另外，图1C所示的每一条第二连接线110还通过第三连接线112(未显示)分别连接至第二半导体层的每一第一电源线106以及第三半导体层的每一第一连接线108。具体地，如图1C所示，同一列(column)的每一电源开关单元各自通过第三连接线112(未显示)连接至第二半导体层的一条第一电源线106及第三半导体层的二条第一连接线108。例如，电源开关单元104_1、104_11各自通过第三连接线112(未显示)连接第二半导体层的第一电源线106_1及第三半导体层的第一连接线108_1及108_2。在本发明大多数实施例中，位于第二半导体层的每一第一电源线106按电源开关单元104的列排列而使彼此间平行，并且跨过对应的电源开关单元104的列。例如第一电源线106_6沿电源开关单元104_9、104_10、104_13形成的列方向排布，并位于该电源开关单元104_9、104_10、104_13形成的列的上方，而第一电源线106_1沿电源开关单元104_1、104_11形成的列方向排布，并位于该电源开关单元104_1、104_11形成的列的上方。根据本发明优选的实施例，当第一电源线106位于对应的电源开关单元104的列的正上方，会使连接电源开关单元104_1、104_11与第二半导体层的第一电源线106_1的第三连接线112(未显示)的长度最短。根据本发明另一些实施例，位于第二半导体层的每一第一电源线106按电源开关单元104的列排列而使彼此间平行，然而不跨过对应的电源开关单元104的列，此时会增加连接电源开关单元104_1、104_11与第二半导体层的第一电源线106_1的第三连接线112(未显示)的长度。第一电源线106_6平行于第一电源线106_1，且第一电源线106_6与该相邻的第一电源线106_1的水平间距等于单个菱形的横轴间距的二分之一。在某些实施例中，第一电源线106连接至一真实存在的高电位电源，例如电源VDD。
在本发明实施例中，在第三半导体层，对应第二半导体层的每一第一电源线106的两侧方位，分别平行排布一条第一连接线108，例如，对应第一电源线106_6的两侧,平行排布第一连接线108_11以及第一连接线108_12，因此第一连接线108也是沿电源开关单元的列方向排布，且彼此间平行。另外，根据本发明优选的实施例，每一第一连接线108跨过所对应的电源开关单元的列。在某些实施例中，第一连接线108连接至一虚拟电源。
图1D为根据本发明实施例的一电源网络的示意图。图1D所示的电源网络与图1C所示者不同的是其还包括第二电源线114，连接至一低电位电源，例如接地端VSS。图1D所示的第二电源线114包括第二电源线114_1至114_5。如图1D所示，每一第二电源线114_1至114_5设置于每两列(column)的电源开关单元之间。电源域102中的每个标准单元(未显示)连接到至少一条第二电源线114。在一实施例中，第一电源线106与第二电源线114平行地设置于第二半导体层，或者说具有相同的长轴方向。根据本发明一实施例，第一电源线106与第二电源线114呈一一相间状间隔排列。根据本发明另一实施例，第一电源线106与第二电源线114为其他间隔状态。第二连接线110的长轴方向不同于第一电源线106、第一连接线108与第二电源线114。在某些实施例中，第二连接线110垂直于第一电源线106、第一连接线108与第二电源线114。在某些实施例中，第一电源线106、第一连接线108、第二连接线110与第二电源线114是由相同的材料所构成，并具有相同的线宽。在一实施例中，第一电源线106、第一连接线108、第二连接线110与第二电源线114是由不同的材料所构成。在一实施例中，第一电源线106、第一连接线108具有不同的线宽、第二连接线110与第二电源线114具有不同的线宽。在一实施例中，第二电源线114也可以位于第五半导体层。在本发明的实施例中，图1B为电源域102的上视图，而图1C与图1D为电源网络100的上视图。
图2为根据本发明实施例中关于制造具有电源网络100的集成电路装置的集成电路制造系统及相关制造流程示意图。集成电路制造系统200包括多个实体(entity)，例如一集成电路设计厂220、一光掩模厂230及一集成电路制造厂240(也称晶片厂240)，在制造一集成电路装置250所相关的布线、开发、制造循环及/或服务中彼此相互作用。这些工厂是由通讯网络连接，其可以是一单一网络或多个不同网络，例如内部网络及互联网，并且包括有线及/或无线通讯通道。每一工厂可以与其他工厂互动并且可以提供服务到其他工厂或从其他工厂接收服务。一或多个集成电路设计厂220、光掩模厂230及晶片厂240可为一单一公司所有，并共存在一共同场所及使用共同资源。
集成电路设计厂(或设计团队)220产生一集成电路布局222。集成电路布局222包括用在集成电路装置250所设计的多个几何图案(例如：多个多边形)。这些几何图案对应于用以构成集成电路装置250之一或多个半导体层中的多个集成电路特征。举例而言，集成电路特征包括主动区、栅极、源极及漏极特征、隔离特征、连接线、接触插塞、介层窗(via)等等。集成电路设计厂220执行适当设计程序以形成集成电路布局222。设计程序可包括逻辑设计、实体设计、置入与绕线(place and route)及/或多个布线检查操作。集成电路布局222被呈现于具有几何图案信息的一或多个数据文件中。举例来说，集成电路布局222可表现为GDSII文件格式或DFII文件格式。
在本发明实施例中，集成电路设计厂220执行电源网络100的布线。如图3所示，集成电路设计厂220包括一布线系统260。布线系统260为一信息处理系统，例如一计算机、服务器、工作站或其他合适装置。布线系统260包括一处理器264，其可通讯地耦接至一系统存储器266、存储装置262及一通讯模块268。系统存储器266提供处理器264非暂时计算机可读取存储，以帮助处理器264执行计算机指令的执行。系统存储器的范例包括随机存取存储器(RAM)装置，例如动态随机存取存储器(DRAM)、固态存储器装置及/或现有领域中其他不同存储器装置。计算机程序、指令及数据被存储在存储装置262。存储装置的范例包括硬盘、光盘、磁光盘、固态存储装置及/或现有领域中其他不同存储装置。通讯模块268可操作以与在集成电路制造系统200中的其他部件(例如光掩模厂230)传递信息，例如集成电路布局文件。通讯模块268的范例包括网络卡、802.11WiFi装置、蜂窝数据无线电(cellular dataradio)及/或现有领域中其他适合装置。
在操作中，布线系统260运用集成电路布局222以对电源网络100进行布线。布线系统260分析在存储装置262的集成电路布局222以定义在集成电路装置250的电源域。通过电源开关单元的利用率，计算出电源网络100中每四个电源开关单元(例如电源开关单元104_1至104_4)所构成的菱形的面积、从而得出横轴间距及纵轴间距间的关系。接着，将电源网络100设置在电源域上，并且导出电源网络100的布局。电源网络100的布局会整合到集成电路布局222成为集成电路布局270，并且通过通讯模块268传送到光掩模厂230以制造光掩模。
光掩模厂230使用集成电路布局270以制造一或多个光掩模，而此一或多个光掩模使用在制造集成电路装置250的多层。光掩模厂230执行数据准备232及光掩模制作工艺(mask fabrication)234。数据准备232将集成电路布局270转换成为可通过一光掩模绘图机(mask writer)实际写入的一形式。光掩模制作工艺234制造该组光掩模(即一般光掩模或倍缩光掩模)。
数据准备232可以产生回馈给集成电路设计厂220以修改(或调整)集成电路布局270，使其符合在晶片厂240的制作工艺。数据准备232还包括其他制造流程，例如光学邻近校正(OPC)、离轴照明(off-axis illumination)、次分辨辅助特征、其他适合技术或上述的组合。
在数据准备232备妥光掩模层的数据后，光掩模制作工艺234制造一组光掩模。举例来说，一电子束(e-beam)或多个电子束的一机制被使用以基于从集成电路布局270得到的数据文件，形成一图案于一光掩模上。光掩模可在多个技术中形成，例如二元光掩模(binary mask)、相位移光掩模及及紫外光光掩模。举例来说，一二元光掩模包括一透明基板(例如：熔融石英)及涂布在光掩模的一不透明材料(例如：铬)。不透明材料根据光掩模数据被图案化，从而在二元光掩模上形成不透明区及透明区。一辐射束(例如一紫外光(UV)束)会被不透明区阻挡并穿通过透明区，从而将光掩模的图案转印到涂布在一晶片242上的一感光材料层(例如：光致抗蚀剂)上。举另一例来说，一极紫外光掩模包括一低热膨胀基板、位于基板上的一反射的多重层(ML)及位于多重层上的一吸收层。吸收层是根据光掩模数据被图案化。一极紫外光束不是被已图案化后的吸收层所吸收就是被多重层所反射，从而将光掩模的图案转印到涂布在一晶片242上的一感光材料层(例如：光致抗蚀剂)上
集成电路制造厂(也称晶片厂240)(例如一半导体工厂)使用光掩模以便通过(例如光刻制作工艺)制造集成电路装置250。晶片厂240是一集成电路制造企业，其包括大量设备以制造多个不同集成电路产品。举例来说，晶片厂240具有多个集成电路产品的前段制作工艺(例如：前段(FEOL)制作工艺)的一制造设备(例如：前段制作工艺)，同时一第二制造设备为集成电路产品的内部连线及封装提供后段制作工艺(例如：后段(BEOL)制作工艺)，以及一第三制造设备提供其他服务。在本实施例中，一半导体晶片使用一或多个光学光刻制作工艺，例如深紫外光(DUV)光刻、浸润式光刻、极紫外光(EUV)光刻、电子束光刻、X光光刻、离子束光刻及其他适当光刻技术制造，以形成集成电路装置250。
在本发明实施例中，晶片242包括一硅基板或具有材料层形成在其上的其他合适基板。其他适合基板材料包括另一种适合的基本半导体(elementary semiconductor)(例如钻石或锗)；一适合的复合半导体(例如碳化硅、砷化铟或磷化铟)；或一适合合金半导体(例如硅锗碳、磷砷化镓或磷化铟镓)。晶片242可进一步包括多个掺杂区、介电特征及多层内部连线(形成在后续制造步骤中)。
图4为根据本发明实施例的电源网络中的一个菱形示意图。四个电源开关单元104_1、104_2、104_3及104_4组成一个菱形，菱形有一横轴间距X(即电源开关单元104_1与104_3的间距)及纵轴间距Y(即电源开关单元104_2与104_4的间距)。为便于讨论，只在电源开关单元104_1上显示一条第一电源线106_1以及通过多个第三连接线112连接每一条第二连接线110的一条第一连接线108_2。应了解其他电源开关单元104_2、104_3、104_4上也有第一电源线106、第一连接线108、第二连接线110、第三连接线112，如前面图1C所示。
如图4所示，第一电源线106供电给电源开关单元104_1、104_2、104_3及104_4。电源开关单元104_1、104_2、104_3及104_4被导通(turn on)或致能(enable)时，会将第一电源线106电性连接至第二连接线110、第三连接线112及第一连接线108。电源开关单元104_1、104_2、104_3及104_4即可通过第一连接线108及/或第二连接线110供电给标准单元116及116’(标准单元116及116’个别地与至少一条第二连接线110连接)。举例来说，标准单元116可通过第二连接线110直接被电源开关单元104_1所供电。或者标准单元116通过第二连接线110、一第三连接线112、第一连接线108、另一第三连接线112被电源开关单元104_2所供电。举另一例来说，标准单元116’通过第二连接线110、一第三连接线112、第一连接线108、另一段第三连接线112被电源开关单元104_1或104_2所供电。
需注意电源网络每个部件的位置仅为一范例，并不限制本发明。在某些实施例中，第一电源线106、第一连接线108与第二连接线110是不同层位的半导体层中。第一电源线106所在的半导体层的层位高于第一连接线108所在的半导体层的层位，并且第一连接线108所在的半导体层的层位高于第二连接线110所在的半导体层的层位，而电源开关单元及标准单元位于这些半导体层下方的基板中，但不限定于此。在某些实施例中，第三连接线112包括不同半导体层间的介层窗(via)组合，但不限定于此。在本发明实施例中，第一电源线106在第二(level 7或M7)半导体层，第一连接线108在第三(level5或M5)半导体层，第二连接线110在第四(level 2或M2)半导体层，并且第三连接线112包括第二介层窗到第四介层窗的组合(via2-via4)。在其他实施例中，第一连接线108及第一电源线106可在同一层半导体层。
如前面所讨论，每四个电源开关单元所构成的菱形的面积可通过电源开关单元的利用率所决定。举例来说，在本发明实施例可以应用于16纳米制作工艺的电源开关单元，但不限定于此。在菱形面积既定的条件下，不同的菱形横轴间距，会导致对应的标准单元与电源开关单元之间的最优电路路径，具有不同的电路电阻，即在四个电源开关单元所组成的菱形中的标准单元与电源开关单元之间的电路路径会具有不同的电阻压降。本发明实施例所述，是通过一菱形横轴间距的公式以得到目标的菱形，以在电路中有最佳(最小)的电阻压降。
在本发明实施例中，当根据电源开关单元的利用率得到菱形的面积，并且根据金属材料得到第一连接线108、第二连接线110的片电阻时，可以代入公式(1)：
d＝(Ab/a)1/2             (1)
其中：
A为菱形面积的一半，
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
d为菱形横轴间距的一半。
从而得到目标菱形的横轴间距X(等于2d)，以指导后续第一电源线106、第一连接线108、第二连接线110以及第二电源线112的布线，通过该公式计算得到的目标菱形中的标准单元与电源开关单元之间的电路有最小(最佳)的最大电阻压降。关于公式(1)的推导将于后续说明。
为了分析有最小(最佳)的电阻压降的菱形的横轴间距X，需要先分析标准单元到在菱形中电阻最大的情况。如图5所示，在菱形中的标准单元116”到电源开关单元104_1的路径为能产生电路电阻R1的路径，以下简称路径1；标准单元116”到电源开关单元104_2的路径为能产生电路电阻R2的路径，以下简称路径2。当标准单元116”在菱形中的位置使路径1与路径2的长度不一致，即电路电阻R1不等于电路电阻R2，则取路径1与路径2中长度较小者为有效路径，即电源开关单元会通过长度较小的路径供电给标准单元，从而使标准单元116”在菱形中产生的电路电阻会取到较小的值。也因为如此，在菱形中的标准单元到两个邻近的电源开关单元的电路电阻相等时，该电路电阻即标准单元在菱形中的最大电路电阻。再如前面所讨论，在固定菱形面积的条件下，不同横轴间距的菱形也有不同的最大电路电阻，因此，具有最小的最大电路电阻的菱形即为有最小(最佳)的电阻压降的菱形。
为了推导公式(1)，将讨论后续实施例。假设在5％的利用率下，可以得到单个菱形的面积为69.12μm2，则菱形面积的一半A为34.56μm2，且假设已知每一电源开关单元的宽度B为1.152μm，即每相邻两条第二连接线110之间有相同间距1.152μm，第二连接线110的片电阻为常数a、第一连接线108的片电阻为常数b，以及第三连接线的电阻为常数c。不考虑控制电源开关单元的信号线以及电源开关单元的内部电路电阻，因为它们对电路电阻的影响很小。
另外，在后续实施例的讨论中，需要设定要研究的变数。设定菱形中的标准单元距左侧的电源开关单元，例如电源开关单元104_1，距离为x。菱形的横轴间距的一半为d，后续均简称“d”。以三个本发明实施例为例，比较并总结在不同d的情况下，变数x的最大电路电阻。
图6为根据本发明实施例中d为15μm的示意图。在此实施例中，承上文，如既定单个菱形的面积为69.12μm2，则根据菱形面积Z＝纵轴间距×d的计算公式可推知菱形的纵轴间距等于4.608μm，也为四个相邻两条第二连接线110之间的间距。为便于讨论，图6的电源网络100只显示一个标准单元118、三个电源开关单元104_1、104_2及104_4，并且只显示部分第一电源线106_1及106_2、第一连接线108_2及108_3、第二连接线110及第三连接线112(后续示意图亦同)。
如图6所示，标准单元118所邻近的两个电源开关单元为电源开关单元104_1及104_4。标准单元118到电源开关单元104_1的电阻为R1，而标准单元118到电源开关单元104_4的电阻为R2。其中：
R1＝ax
是标准单元118经过左侧连接线110到电源开关单元104_1将产生的电阻；
R2＝(15-x)a+1.152b+2c
是标准单元118经过右侧第二连接线110、一段第三连接线112、第一连接线108_3、另一段第三连接线112到电源开关单元104_4将产生的电阻；
其中：
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
在R1＝R2时，即ax＝(15-x)a+1.152b+2c时，有最大电路电阻(Rmax)为：
Rmax＝7.5a+0.576b+c
图7A及图7B为根据本发明实施例中d为7.5μm的示意图。承上文，如既定单个菱形的面积为69.12μm2，则根据菱形面积Z＝纵轴间距×d的计算公式可推知菱形的纵轴间距等于9.216μm，亦即八个相邻两条连接线110之间的间距。在此实施例中以标准单元120以及120’加以说明。
如图7A所示，标准单元120所邻近的两个电源开关单元为电源开关单元104_1及104_4。标准单元120到电源开关单元104_1的电阻为R1，而标准单元120到电源开关单元104_4将产生的电阻为R2。其中：
R1＝ax
是标准单元120经过左侧第二连接线110到电源开关单元104_1将产生的电阻；
R2＝(7.5-x)a+3.456b+2c
是标准单元120经过右侧第二连接线110、一段第三连接线112、第一连接线108_3、另一段第三连接线112到电源开关单元104_4的电阻；
其中：
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
在R1＝R2时，即ax＝(7.5-x)a+3.456b+2c时，有最大电路电阻(Rmax)为：
Rmax＝3.75a+1.728b+c
如图7B所示，标准单元120’所邻近的两个电源开关单元为电源开关单元104_1及104_2。标准单元120’到电源开关单元104_1的电阻为R1，而标准单元120’到电源开关单元104_2的电阻为R2。其中：
R1＝ax+1.152b+2c
是标准单元120’经过左侧第二连接线110、一段第三连接线112、第一连接线108_2、另一段第三连接线112到电源开关单元104_1的电阻；
R2＝(7.5-x)a+2.304b+2c
是标准单元120’经过右侧第二连接线110、一段第三连接线112、第一连接线108_3、另一段第三连接线112到电源开关单元104_2的电阻；
其中：
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
在R1＝R2时，即ax+1.152b+2c＝(7.5-x)a+2.304b+2c时，有最大电路电阻(Rmax)为：
Rmax＝3.75a+1.728b+2c
值得注意的是，标准单元120及120’有不同最大电路电阻：
Rmax(120)＝3.75a+1.728b+c
Rmax(120’)＝3.75a+1.728b+2c
Rmax(120’)比Rmax(120)多一个连接线电阻c，在本发明实施例中，只考虑最大的最大电路电阻。因此，在d为7.5μm的菱形中的最大电路电阻为3.75a+1.728b+2c。
图8A、图8B及图8C为根据本发明实施例中d为6μm的示意图。承上文，如既定单个菱形的面积为69.12μm2，则根据菱形面积Z＝纵轴间距×d的计算公式可推知菱形的纵轴间距等于11.52μm，亦即十个相邻两条第二连接线110之间的间距。在此实施例中以标准单元122、122’及122”加以说明。
如图8A所示，标准单元122所邻近的两个电源开关单元为电源开关单元104_1及104_2。标准单元122到电源开关单元104_1的电阻为R1，而标准单元122到电源开关单元104_2的电阻为R2。其中：
R1＝ax
是标准单元122经过左侧第二连接线110到电源开关单元104_1的电阻；
R2＝(6-x)a+4.608b+2c
是标准单元122经过右侧第二连接线110、一段第三连接线112、第一连接线108_3、另一段第三连接线112到电源开关单元104_2的电阻；
其中：
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
在R1＝R2时，即当ax＝(6-x)a+4.608b+2c，有最大电路电阻(Rmax)为：
Rmax＝3a+2.304b+c
如图8B所示，标准单元122’所邻近的两个电源开关单元为电源开关单元104_1及104_2。标准单元122’到电源开关单元104_1的电阻为R1，而标准单元122’到电源开关单元104_2的电阻为R2。其中：
R1＝ax+1.152b+2c
是标准单元122’经过左侧第二连接线110、一段第三连接线112、第一连接线108_2、另一段第三连接线112到电源开关单元104_1的电阻；
R2＝(6-x)a+3.456b+2c
是标准单元122’经过右侧第二连接线110、一段第三连接线112、第一连接线108_3、另一段第三连接线112到电源开关单元104_2的电阻；
其中：
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
在R1＝R2时，即ax+1.152b+2c＝(6-x)a+3.456b+2c时，有最大电路电阻Rmax为：
Rmax＝3a+2.304b+2c
如图8C所示，标准单元122”所邻近的两个电源开关单元为电源开关单元104_1及104_2。标准单元122”到电源开关单元104_1的电阻为R1，而标准单元122”到电源开关单元104_2的电阻为R2。其中：
R1＝ax+2.304b+2c
是标准单元122”经过左侧第二连接线110、一段第三连接线112、第一连接线108_2、另一段第三连接线112到电源开关单元104_1的电阻；
R2＝(6-x)a+2.304b+2c
是标准单元122”经过右侧第二连接线110、一段第三连接线112、第一连接线108_3、另一段第三连接线112到电源开关单元104_2的电阻；
其中：
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
在R1＝R2时，即ax+2.304b+2c＝(6-x)a+2.304b+2c时，有最大电路电阻Rmax为：
Rmax＝3a+2.304b+2c
同理，在本发明实施例中，只考虑最大的最大电路电阻。因此，在d为6μm的菱形中的最大电路电阻为3a+2.304b+2c。
接着，得到三个实施例的最大电路电阻：
Rmax(d＝15)＝7.5a+0.576b+c
Rmax(d＝7.5)＝3.75a+1.728b+2c
Rmax(d＝6)＝3a+2.304b+2c
值得注意的是，在以上最大电路电阻的计算结果中，d为15μm的菱形的最大电路电阻只有一个第三连接线电阻c。此与标准单元在菱形中的位置有关。具体地，当与标准单元重合的第二连接线110与菱形的横轴重合，即标准单元恰好落在菱形的横轴上时，要使电路电阻最大，需要通过一条第三连接线112，而当与标准单元重合的第二连接线110与菱形的横轴平行，即标准单元位于菱形的横轴之外时，要使电路电阻最大，需要通过两条第三连接线112。
根据第一连接线108的片电阻b、第二连接线110的片电阻a及第三连接线112的电阻c，可以得到三个最大电路电阻的值并且找到最小的最大电路电阻。举例来说，如果a：b：c为1：1：1，三个实施例的最大电路电阻为：
Rmax(d＝15)＝9.076
Rmax(d＝7.5)＝7.478
Rmax(d＝6)＝7.304
其中d为6μm的菱形有最小的最大电路电阻。因此，在a：b：c为1：1：1的条件下，d为6μm的菱形为三个实施例的菱形的最佳解，电路有最小(最佳)的电阻压降。
根据三个实施例的分析，考虑d的变数，可以推知：
Rmax(d)＝(d/2)a+(34.56/2d-0.576)b+2c
其中：
d为菱形横轴间距的一半，
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻。
由此可导出Rmax(d)的最小解：
当d＝(34.56b/a)1/2,Rmax(min)＝[(34.56b/a)1/2]a-0.576b+2c
考虑不同电源开关单元的利用率，有不同的菱形面积的一半A以及不同的电源开关单元的宽度B，即第二连接线110间距时，可导出公式(1)：
d＝(Ab/a)1/2,
Rmax(min)＝[(Ab/a)1/2]a-Bb/2+2c
其中：
A为菱形面积的一半，
B为相邻两条第二连接线的间距，
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
c为第三连接线112的电阻，
d为菱形横轴间距的一半。
在一些实施例中，也可以将公式(1)以单个菱形的横轴间距表示为：
X＝2(Zb/2a)1/2
其中：
Z为菱形面积，
a为第二连接线110的片电阻，
b为第一连接线108的片电阻，
X为菱形的横轴间距。
如前面所述，当根据电源开关单元的利用率得到菱形的面积，并且根据金属材料得到第一连接线108、第二连接线110的片电阻b及a时，通过公式(1)可以得到目标的菱形的横轴间距X，使得目标的菱形中的标准单元有最小(最佳)的电阻压降。
图9为根据本发明实施例的设计电源网络的布局的方法900流程图。此方法900仅为一范例，并且不限制本发明。在本方法900之前、之间及之后也可提供一些额外操作，并且一些操作在方法900的其他实施例可被替换、删除或移动。方法900于后续讨论。
在操作902中，布线系统的处理器读取在存储装置中的一第一集成电路布局。举例来说，在集成电路设计厂220中的布线系统260的处理器264读取在存储装置262的集成电路布局222。
在操作904中，布线系统的处理器分析第一集成电路布局，以定义多个电源域。举例来说，布线系统260的处理器264分析集成电路布局222以定义多个电源域102。
在操作906中，布线系统根据电源开关单元的利用率以及连接线材料的片电阻得到电源网络中电源开关单元的目标菱形的面积及横轴间距。在本发明实施例中，将电源网络中电源开关单元的目标菱形的面积以及连接线的片电阻代入公式d＝(Ab/a)1/2，以得到目标菱形的横轴间距，其中目标菱形的面积是根据电源开关单元的利用率得到，并且A为菱形面积的一半、a为第二连接线110的片电阻、b为第一连接线108的片电阻及d为菱形横轴间距的一半。
在操作908中，布线系统的处理器将有目标菱形的电源开关单元配置到电源域。举例来说，处理器264将有目标菱形的电源开关单元104配置到电源域102，如图1B所示。
在操作910中，布线系统的处理器配置电源线、连接线以及信号线在电源域中与电源开关单元连接，以形成电源网络。举例来说，布线系统260的处理器264配置第一电源线106、第一连接线108、第二连接线110及信号线在电源域102中与电源开关单元104连接以形成电源网络100，如图1C所示。需注意的是，电源网络100的相关特征如前所述，在此不再累述。
在操作912中，布线系统的处理器将电源网络整合到第一集成电路布局，使得第一集成电路布局被转换成第二集成电路布局。举例来说，布线系统260的处理器264将电源网络100整合到集成电路布局222，使得集成电路布局222被转换成集成电路布局270，以进行后续处理。在某些实施例中，集成电路布局270是通过通讯模块268传送到光掩模厂230以产生光掩模，使得晶片厂240可以使用所产生的光掩模来制造集成电路装置250。
相较于现有技术，本发明的实施例提供多个优点，并应了解其他实施例可提供不同优点，于此不需讨论全部优点，并且全部实施例无特定优点。通过使用本发明实施例的方法，可以制造出一种电源网络，并且在电源网络中的电源开关单元到标准单元有最小(最佳)的电阻压降。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本发明。本技术领域中具有通常知识者应可理解，且可轻易地以本发明为基础来设计或修饰其他制作工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。

Claims (17)

1.一种电源网络，其特征在于，包括：
多个电源开关单元，设置于第一半导体层，沿第一方向排成列，沿第二方向排成行；
其中一行的上述电源开关单元在上述第一方向对齐于相邻行的相邻两个该电源开关单元的水平间隔的中心点；
其中一列的上述电源开关单元在上述第二方向对齐于相邻列的相邻两个该电源开关单元的垂直间隔的中心点；
多条第二连接线，设置于第四半导体层，沿上述第二方向延伸，该多条第二连接线以上述电源开关单元中一个的宽度为间隔排布；以及
其中同一行的上述电源开关单元各自的上下边缘分别与所述多条第二连接线中的相邻两条相连；
其中上述第一半导体层与上述第四半导体层相交。
2.如权利要求1所述的电源网络，还包括：
多条第一电源线，设置于第二半导体层，沿上述第一方向延伸，该第一电源线中的一条跨过上述电源开关单元中的一列；以及
多条第二电源线，设置于该第二半导体层，沿上述第一方向延伸，该第二电源线各自间隔于并平行于上述第一电源线。
3.如权利要求2所述的电源网络，还包括：
多条第一连接线，设置于第三半导体层，沿上述第一方向延伸，其中该第一连接线中的相邻两条跨过上述电源开关单元中的一列且分别位于上述第一电源线中一条的两侧，该第一连接线平行于上述第一电源线。
4.如权利要求3所述的电源网络，还包括：
多条第三连接线，分别连接上述电源开关单元至上述第一电源线、上述第二电源线以及上述第一连接线。
5.如权利要求1所述的电源网络，其中上述第一半导体层与上述第四半导体层为同一半导体层。
6.如权利要求1所述的电源网络，还包括：
多个标准单元，设置于上述第四半导体层，该标准单元中的一个与上述第二连接线中的一条连接。
7.如权利要求3所述的电源网络，其中上述电源开关单元中的四个可以组成菱形，该菱形的面积是根据上述电源开关单元的利用率得出；
该菱形的横轴间距是根据上述第一连接线的片电阻、上述第二连接线的片电阻以及上述菱形的面积计算得出；以及
上述多个电源开关单元是根据上述菱形的面积及上述菱形横轴间距配置到上述电源网络。
8.如权利要求7所述的电源网络，其中上述菱形的横轴间距是根据一公式得出，其中上述公式为：
d＝(Ab/a)1/2
其中A为上述菱形的面积的一半、a为上述第二连接线的片电阻、b为上述第一连接线的片电阻及d为上述菱形的横轴间距的二分之一。
9.一种电源网络的布线方法，包括：
通过处理器读取在存储装置中的第一集成电路布局；
通过上述处理器分析上述第一集成电路布局，以定义出电源域；
通过上述处理器配置多个电源开关单元到上述电源域的第一半导体层，该电源开关单元沿第一方向排成列，沿第二方向排成行；
其中一行的上述电源开关单元在上述第一方向对齐于相邻行的相邻两个该电源开关单元的水平间隔的中心点；
其中一列的上述电源开关单元在上述第二方向对齐于相邻列的相邻两个该电源开关单元的垂直间隔的中心点；
通过上述处理器根据上述多个电源开关单元配置多条第二连接线至上述电源域的第四半导体层，该第二连接线沿上述第二方向延伸，并以上述电源开关单元中一个的宽度为间隔排布；以及
其中同一行的上述电源开关单元各自的上下边缘分别与上述多条第二连接线中相邻的两条相连，
其中上述第一半导体层与上述第四半导体层相交。
10.如权利要求9所述的电源网络的布线方法，还包括
通过上述处理器根据上述电源开关单元配置多个第一电源线以及多个第二电源线至上述电源域的第二半导体层；
其中该第一电源线沿上述第一方向延伸，以及该第一电源线中的一条跨过上述电源开关单元中的一列；以及
其中该第二电源线沿上述第一方向延伸，以及该第二电源线彼此间隔并平行于上述第一电源线。
11.如权利要求10所述的电源网络的布线方法，还包括
通过上述处理器根据上述多个电源开关单元配置多个第一连接线至上述电源域的第三半导体层；以及
其中该第一连接线中的相邻两条跨过上述电源开关单元中的一列且分别位于上述第一电源线中一条的两侧，该第一连接线平行于上述第一电源线。
12.如权利要求11所述的电源网络的布线方法，还包括
通过上述处理器配置多个第三连接线以分别连接上述电源开关单元至上述第一电源线、上述第二电源线以及上述第一连接线。
13.如权利要求9所述的电源网络的布线方法，其中上述第一半导体层与上述第四半导体层为同一半导体层。
14.如权利要求9所述的电源网络的布线方法，还包括
通过上述处理器根据上述第二连接线于上述第四半导体层配置标准单元，多个该标准单元中的每一个与上述第二连接线中的一条连接。
15.如权利要求9所述的电源网络的布线方法，还包括
通过上述处理器将上述电源网络整合到上述第一集成电路布局，以使该第一集成电路布局被转换成为第二集成电路布局。
16.如权利要求11所述的电源网络的布线方法，其中配置上述电源开关单元到上述电源域的步骤包括：
通过上述处理器根据上述电源开关单元的利用率得到一菱形面积，其中，该菱形是由四个上述电源开关单元组成；
通过上述处理器根据将配置到上述电源域的上述第一连接线的片电阻、上述第二连接线的片电阻以及上述菱形面积，计算出菱形横轴间距；以及
通过上述处理器根据上述菱形面积及上述菱形横轴间距配置上述电源开关单元到上述电源域。
17.如权利要求16所述的电源网络的布线方法，其中上述菱形横轴间距是根据一公式得出，其中上述公式为：
d＝(Ab/a)1/2
其中A为上述菱形面积的一半、a为上述第二连接线的片电阻、b为上述第一连接线的片电阻及d为上述菱形横轴间距的一半。
CN202110176213.XA 2018-09-07 2018-09-07 电源网络及其布线方法 Active CN112928096B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110176213.XA CN112928096B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811041795.5A CN109326578B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法
CN202110176213.XA CN112928096B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201811041795.5A Division CN109326578B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法

Publications (2)

Publication Number Publication Date
CN112928096A CN112928096A (zh) 2021-06-08
CN112928096B true CN112928096B (zh) 2023-05-09

Family

ID=65264600

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201811041795.5A Active CN109326578B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法
CN202110176213.XA Active CN112928096B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201811041795.5A Active CN109326578B (zh) 2018-09-07 2018-09-07 电源网络及其布线方法

Country Status (3)

Country Link
US (2) US10867918B2 (zh)
CN (2) CN109326578B (zh)
TW (1) TWI710106B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752203B (zh) * 2019-10-30 2021-03-23 珠海格力电器股份有限公司 一种低功耗芯片及其制备方法
TWI767841B (zh) * 2021-09-17 2022-06-11 智原科技股份有限公司 運用於積體電路的電源網結構
CN114492290B (zh) * 2022-04-06 2022-07-01 飞腾信息技术有限公司 芯片的电源开关规划方法、装置、设备及存储介质
CN115172365A (zh) * 2022-05-11 2022-10-11 中国科学院微电子研究所 一种三维集成电路及其制造方法
CN116011390B (zh) * 2023-03-24 2023-06-20 飞腾信息技术有限公司 一种芯片布线设计方法、装置、存储介质及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477073B1 (en) * 2006-06-16 2009-01-13 Xilinx, Inc. Structures and methods for heterogeneous low power programmable logic device
US9620233B1 (en) * 2016-06-30 2017-04-11 Sandisk Technologies Llc Word line ramping down scheme to purge residual electrons
CN107026135A (zh) * 2015-12-30 2017-08-08 台湾积体电路制造股份有限公司 具有错列鱼骨式电源网络的集成电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768433B2 (ja) * 2001-11-19 2006-04-19 株式会社ルネサステクノロジ 半導体装置の設計方法
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
JP4846272B2 (ja) 2005-06-07 2011-12-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2007103607A (ja) * 2005-10-03 2007-04-19 Matsushita Electric Ind Co Ltd スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ
JP4974610B2 (ja) * 2006-08-23 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置及び半導体パッケージ
US7706726B2 (en) * 2006-12-13 2010-04-27 Xerox Corporation Apparatus and process to reclaim toner from a toner/carrier mixture
US7600208B1 (en) * 2007-01-31 2009-10-06 Cadence Design Systems, Inc. Automatic placement of decoupling capacitors
US7939443B2 (en) * 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101450254B1 (ko) * 2008-07-09 2014-10-13 삼성전자주식회사 증가된 정전 용량을 갖는 스토리지 노드를 포함하는 반도체메모리 소자
US8247906B2 (en) 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
KR101682779B1 (ko) * 2011-12-27 2016-12-05 인텔 코포레이션 게이팅된 도메인의 부하 조건들에 기초하여 게이팅된 도메인의 활성 상태 동안 전력 게이트들을 제어하기 위한 방법들 및 시스템들
US9594412B2 (en) * 2012-03-30 2017-03-14 Intel Corporation Controlling power gate circuitry based on dynamic capacitance of a circuit
US9124173B2 (en) * 2012-08-20 2015-09-01 International Business Machines Corporation Slab inductor device providing efficient on-chip supply voltage conversion and regulation
JP2014150481A (ja) * 2013-02-04 2014-08-21 Sharp Corp 半導体装置
US8988140B2 (en) * 2013-06-28 2015-03-24 International Business Machines Corporation Real-time adaptive voltage control of logic blocks
JP6120739B2 (ja) * 2013-09-17 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
JP6287609B2 (ja) 2014-06-11 2018-03-07 株式会社ソシオネクスト 半導体装置及び半導体装置の設計方法
US9437500B1 (en) * 2015-03-13 2016-09-06 Freescale Semiconductor, Inc. Method of forming supra low threshold devices
EP3229270A1 (en) * 2016-04-06 2017-10-11 IMEC vzw Integrated circuit power distribution network
US9852989B1 (en) 2016-11-28 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Power grid of integrated circuit
US10304497B2 (en) * 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477073B1 (en) * 2006-06-16 2009-01-13 Xilinx, Inc. Structures and methods for heterogeneous low power programmable logic device
CN107026135A (zh) * 2015-12-30 2017-08-08 台湾积体电路制造股份有限公司 具有错列鱼骨式电源网络的集成电路
US9620233B1 (en) * 2016-06-30 2017-04-11 Sandisk Technologies Llc Word line ramping down scheme to purge residual electrons

Also Published As

Publication number Publication date
US20200083166A1 (en) 2020-03-12
US20200211963A1 (en) 2020-07-02
CN109326578A (zh) 2019-02-12
US11037876B2 (en) 2021-06-15
TWI710106B (zh) 2020-11-11
US10867918B2 (en) 2020-12-15
CN109326578B (zh) 2021-02-26
TW202011236A (zh) 2020-03-16
CN112928096A (zh) 2021-06-08

Similar Documents

Publication Publication Date Title
CN112928096B (zh) 电源网络及其布线方法
US20050138598A1 (en) Method for providing layout design and photo mask
CN110880505B (zh) 传输门结构、操作ic制造系统的方法和布局图生成系统
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
US20210183768A1 (en) Integrated circuits including via array and methods of manufacturing the same
US11074390B2 (en) Method of designing an integrated circuit and integrated circuit
KR102320067B1 (ko) 집적 회로 구조물, 레이아웃 다이어그램 방법, 및 시스템
US20230378157A1 (en) Power switch for backside power distribution
TWI770425B (zh) 製造半導體元件之方法及用於製造半導體元件之系統
CN114068581A (zh) 半导体器件及其制造方法
US20230387016A1 (en) Method of making semiconductor device including buried conductive fingers
US8972912B1 (en) Structure for chip extension
KR102459558B1 (ko) 매립된 전도성 핑거를 포함하는 반도체 디바이스 및 그 제조 방법
TW201913227A (zh) 產生遮罩圖案的方法
CN114446950A (zh) 集成电路装置与方法
TWI817681B (zh) 積體電路
US11281838B1 (en) Optimized layout cell
KR20240021720A (ko) 후측 히터 구조체를 가진 반도체 메모리 디바이스
CN117177568A (zh) 半导体器件、存储器器件及其制造方法
JP2005072217A (ja) 配線パターン発生方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang hi tech park, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.

CP03 Change of name, title or address