CN117177568A

CN117177568A - 半导体器件、存储器器件及其制造方法

Info

Publication number: CN117177568A
Application number: CN202310851323.0A
Authority: CN
Inventors: 张盟昇; 杨耀仁
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-08-10
Filing date: 2023-07-12
Publication date: 2023-12-05

Abstract

一种存储器器件，包括形成为存储器阵列的多个一次性可编程(OTP)存储器单元。多个OTP存储器单元中的每个包括彼此串联电耦合的晶体管和金属结构，并且多个OTP存储器单元形成在衬底的第一侧上。存储器器件包括加热器结构，该加热器结构设置在衬底的与第一侧相对的第二侧上，该加热器包括多个互连结构。所述多个互连结构被配置为传导基本上高的电流，以便在任何OTP存储器单元被编程时升高电阻器的温度。本申请的实施例还公开了一种半导体器件及制造存储器器件的方法。

Description

半导体器件、存储器器件及其制造方法

技术领域

本申请的实施例涉及半导体器件、存储器器件及其制造方法。

背景技术

电子设备(诸如计算机、便携式设备、智能手机、物联网(IoT)设备等)的发展促使了对存储器器件的需求增加。通常，存储器器件可以是易失性存储器器件和非易失性存储器器件。易失性存储器器件可以在提供电源时储存数据，但一旦电源关断，可能会丢失储存的数据。与易失性存储器器件不同，非易失性存储器器件即使在电源关断后也可以保留数据，但可能比易失性存储器器件慢。

发明内容

根据本申请的一个方面，提供了一种半导体器件，包括：存储器单元，包括可操作地彼此串联耦合的晶体管和电阻器，其中，晶体管和电阻器形成在衬底的前侧上；以及加热器结构，设置在衬底的与前侧相对的背侧上，加热器结构包括多个背侧互连结构，其中，加热器结构被配置为当对存储器单元进行编程时升高电阻器的温度。

根据本申请的另一个方面，提供了一种存储器器件，包括：形成为存储器阵列的多个一次性可编程(OTP)存储器单元，其中，多个OTP存储器单元中的每个OTP存储器单元包括彼此串联电耦合的晶体管和金属结构，并且多个OTP存储器单元形成在衬底的第一侧上；以及加热器结构，设置在衬底的与第一侧相对的第二侧上，加热器结构包括多个互连结构，其中，多个互连结构被配置为传导基本上高的电流，以便当对任何OTP存储器单元进行编程时升高电阻器的温度。

根据本申请的又一个方面，提供了一种制造存储器器件的方法，包括：在衬底的前侧上形成沿着第一纵向方向延伸的多个纳米结构；在衬底的前侧上形成栅极结构，栅极结构沿着第二纵向方向延伸并包裹围绕多个纳米结构中的每个纳米结构；在衬底的前侧上形成金属结构，金属结构沿着第一纵向方向延伸并设置在栅极结构之上，其中，金属结构电耦合到多个纳米结构；在衬底的背侧上形成多个第一互连结构；以及在衬底的背侧上形成电耦合到多个第一互连结构的多个第二互连结构；其中，多个第一互连结构和多个第二互连结构与金属结构电隔离，但通过传导实质上高的电流来加热金属结构以热耦合到金属结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的示例半导体器件的框图。

图2示出了根据一些实施例的图1的半导体器件的存储器单元的示例电路图。

图3示出了根据一些实施例的与加热器热耦合的示例存储器单元的截面图。

图4示出了根据一些实施例的用于制造图3的存储器单元的前侧布局设计。

图5至图14各自示出了根据一些实施例的用于制造图3的加热器的背侧布局设计。

图15至图18各自示出了根据一些实施例的用于制造图3的存储器单元以及多个介电岛的前侧布局设计。

图19示出了根据一些实施例的共享公共加热器的图3的存储器单元阵列的混合块和布局图。

图20示出了根据一些实施例的图3的存储器单元阵列的混合块和布局图，每个存储器单元具有对应的加热器。

图21示出了根据一些实施例的制造半导体器件的方法的流程图。

图22示出了根据一些实施例的生成IC布局设计的系统的框图。

图23示出了根据一些实施例的IC制造系统及与其相关联的IC制造流程的框图。

图24示出了根据一些实施例的用于在衬底的前侧上制造一个或多个存储器单元的示例方法的流程图，该存储器单元与衬底的背侧上的一个或更多个加热器热耦合。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

一次性可编程(OTP，one-time-programmable)存储器器件是集成电路中使用的一种非易失性存储器器件，用于在集成电路制造之后调整电路。例如，OTP存储器器件用于提供修复信息，该修复信息在替换存储器阵列的缺陷单元时控制冗余单元的使用。另一种用途是通过调整模拟电路的电容值或电阻值或者启用和禁用系统的部分来调谐模拟电路。最近的趋势是，同一产品可能在不同的制造设施中制造，尽管采用的是通用的工艺技术。尽管尽了最大的工程努力，但每个设施的工艺可能略有不同。OTP存储器器件的使用允许对每个制造设施的产品功能进行独立优化。

随着集成电路技术的进步，集成电路特征(例如，互连结构的宽度)一直在减少，从而允许在集成电路中实现更多的电路。当在集成电路中实施OTP存储器器件(例如，熔丝、电子熔丝(efuse)等)时，可能会遇到各种挑战。例如，随着互连结构的宽度减小，通常，OTP存储器器件的一个或多个熔丝组件的相应尺寸相应地缩小。鉴于熔丝组件的尺寸不断缩小，使得对熔丝组件进行编程(例如，烧断)可能会变得非常具有挑战性。因此，现有的OTP存储器器件在许多方面并不是完全令人满意的。

本公开提供了包括多个电熔丝存储器单元和加热器结构的OTP存储器器件的各个实施例。加热器结构可以与电熔丝存储器单元电隔离，但是热耦合到电熔丝存储器单元。例如，每个电熔丝存储器单元包括串联连接的晶体管和金属结构(熔丝组件)的多个电熔丝存储器单元可以形成在衬底的前侧上，而包括多个第一互连结构和多个第二互连结构的加热器结构可以形成在衬底的背侧上。在各个实施例中，彼此电耦合的第一互连结构和第二互连结构可以传导基本上高的电流(例如，在从约10毫安(mA)到约1000mA的范围内)，以便加热前侧上的熔丝组件。这种“加热”的熔丝组件可以有助于提高电熔丝存储器单元的编程良率，同时保持熔丝组件的尺寸与先进技术节点中的各种其他器件特征的尺寸相称(commensurate)。

图1示出了根据各个实施例的半导体(例如，存储器)器件100的示例框图。在图1所示的实施例中，存储器器件100包括存储器阵列102、行解码器104、列解码器106、输入/输出(I/O)电路108、控制逻辑电路110和加热器150。尽管在图1中没有明确示出，但是存储器器件100的组件可以可操作地彼此耦合并且耦合到控制逻辑电路110。例如，在一些实施例中，加热器150可以至少热耦合到存储器阵列102，而控制逻辑电路110、I/O电路108、列解码器106和行解码器104可以电耦合到存储器阵列102。尽管为了清楚地示出的目的在图1所示的示例中组件被示为单独的块，但是在一些其他实施例中，图1中所示的部件中的一些或全部组件可以集成在一起。例如，存储器阵列102可以包括嵌入式I/O电路108。

存储器阵列102是储存数据的硬件组件。在一个方面，存储器阵列102实施为半导体存储器器件。存储器阵列102包括多个存储器单元(或存储器单位)103。存储器阵列102包括多个行R₁、R₂、R₃…R_M，每个行在第一方向(例如，X方向)上延伸，以及多个列C₁、C₂、C₃…C_N，每个列在第二方向(例如，Y方向)上延伸。行/列中的每个可以包括一个或多个导电结构。在一些实施例中，每个存储器单元103布置在对应行和对应列的交叉处，并且可以根据通过列和行的相应导电结构的电压或电流来操作。

根据本公开的各个实施例，每个存储器单元103实施为一次性可编程(OTP)存储器单元，例如，包括彼此串联耦合的熔丝电阻器和存取晶体管的电熔丝存储器单元。存取晶体管可以耦合到WL(字线)(例如，由WL选通)。存取晶体管可以被导通/关断，以启用/禁用对相应熔丝电阻器的存取(例如，编程、读取)。例如，在被选择时，所选择的熔丝单元的存取晶体管被导通，以产生编程或读取路径，编程或读取路径传导通过熔丝单元的熔丝电阻器及其自身。在被编程时，与存储器单元103电隔离但热耦合到存储器单元103的加热器150可以通过传导基本上高的电流来至少为熔丝电阻器产生热量。这样，可以显著地提高存储器单元103的编程效率。下文将参照图2讨论被配置为电熔丝存储器单元(本文中称为电熔丝单元103)的存储器单元103的详细描述。

行解码器104是可以接收存储器阵列102的行地址并在该行地址断言导电结构(例如，字线)的硬件组件。列解码器106是可以接收存储器阵列102的列地址并在该列地址断言一个或多个导电结构(例如，位线、源极线)的硬件组件。I/O电路108是一种硬件组件，其可以通过行解码器104和列解码器106存取(例如，读取、编程)断言的存储器单元103中的每个。控制逻辑电路110是一种硬件组件，其可以控制耦合的组件(例如，102到108)。

图2示出了根据一些实施例的通过被加热器250(例如，图1的150)加热而具有改进的编程效率的电熔丝存储器单元(例如，1的103)的示例配置。在图2的示例中，电熔丝存储器单元103实施为1-晶体管-1-电阻器(1T1R)配置，例如，彼此串联连接的熔丝电阻器202和存取晶体管204。然而，应理解，在保持在本公开的范围内的同时，电熔丝存储器单元103可以使用表现出熔丝特性的各种其他熔丝配置中的任何一种，例如，2-二极管-1-电阻器(2D1R)配置、多晶体管-1-电阻器(多T1R)配置等。

根据本公开的各个实施例，熔丝电阻器202和存取晶体管204形成在衬底的同一侧，例如，半导体衬底的前侧，而加热器250形成在该衬底的相对侧，例如，该半导体衬底的背侧。例如，存取晶体管204沿着半导体衬底的前侧表面形成，这有时被称为前段制程(FEOL)处理的一部分。在FEOL处理之后，形成多个金属化层，每个金属化层包括多个互连(例如，金属)结构，其有时被称为后段制程(BEOL)处理的一部分。熔丝电阻器202可以由设置在存取晶体管204上方的一个金属化层中的一个或多个金属结构形成。因此，存取晶体管204和熔丝电阻器202可以分别通过FEOL处理和BEOL处理(在前侧上)形成。另一方面，加热器250可以由设置在半导体衬底的背侧表面上方(当将衬底上下翻转时)的多个互连(例如，金属)结构形成。为了清楚起见，被配置为熔丝电阻器202的金属结构和被配置为加热器250的金属结构在本文中分别被称为前侧金属结构和背侧金属结构。

在电熔丝存储器单元103的熔丝电阻器202实施为(前侧)金属结构的情况下，例如，在制造时，熔丝电阻器202可以呈现(例如，在制造时的)初始电阻值(或电阻率)。为了对电熔丝存储器单元103进行编程，通过字线(WL)向存取晶体管204的栅极端子施加对应于逻辑高状态的(例如，电压)信号来导通存取晶体管204(如果实现为n型晶体管)。同时或随后，足够高的(例如，电压/电流)信号通过位线(BL)施加在熔丝电阻器202的端子中的一个端子上。随着存取晶体管204导通，可以提供从BL经过熔丝电阻器202和存取晶体管204并到达源极线(SL)的路径(例如，编程路径)。此外，在形成编程路径之前、同时或之后，加热器250可以向熔丝电阻器202提供热量，从而升高(熔丝电阻器202的)对应前侧金属结构的至少部分的温度。随着前侧金属结构的部分被加热，高电压/电流信号可以更有效地烧坏(或烧断)(熔丝电阻器202的)前侧金属结构。因此，熔丝电阻器202可以从第一状态(例如，短路)转换到第二状态(例如，开路)，这导致电熔丝存储器单元103不可逆地从第一逻辑状态(例如，逻辑0)转换到第二逻辑状态(例如，逻辑1)。可以通过在BL上施加相对低的电压信号并导通存取晶体管204以提供(例如，读取)路径来读出逻辑状态。

图3示出了根据各个实施例的包括彼此热耦合的电熔丝存储器单元310(例如，103)和加热器360(例如，150/250)的示例半导体器件300的截面图。电熔丝存储器单元310包括彼此串联连接的熔丝电阻器和存取晶体管，它们形成在衬底的前侧301A上(在图3中未明确示出)，而加热器360包括形成在衬底背侧301B上的多个金属结构。图3的截面图是沿着电熔丝存储器单元310的存取晶体管的沟道的长度方向(例如，X方向)截取的。在一些实施例中，存取晶体管可以实施为全环栅(GAA)场效应晶体管(FET)器件。然而，应理解，存取晶体管可以实施为各种其他类型的晶体管结构中的任何一种，同时仍在本公开的范围内。图3被简化以示出上述结构的相对空间配置，因此，应理解，为了清楚起见，可以不显示完整的GAA FET器件的一个或多个特征/结构。

在前侧301A上，半导体器件300包括有源区(有时被称为氧化物扩散区)，该有源区具有被形成为多个沟道(例如，314和324)的部分，以及被形成为源极/漏极结构(例如，316、318、326和328)的部分。沟道314和324中的每个都包括彼此垂直间隔开的一个或多个纳米结构(例如，纳米片、纳米线)。半导体器件300包括多个(例如，金属)栅极结构，例如320和330，每个栅极结构包裹围绕相应沟道的纳米结构。例如，栅极结构320包裹围绕沟道314的每个纳米结构；并且栅极结构330包裹围绕沟道324的每个纳米结构。此外，每个沟道连接到一个或多个源极/漏极结构，以便形成晶体管(例如，GAA FET)。例如，沟道314、栅极结构320(包裹围绕沟道314)和源极/漏极结构316-318(连接到沟道314)形成第一晶体管332；并且沟道324、栅极结构330(包裹围绕沟道324)和源极/漏极结构326-328(连接到沟道324)形成第二晶体管334。

在前侧301A上的晶体管上方，可以形成多个中段制程互连(例如，金属)结构，并且每个中段互连结构可以为对应的栅极结构或源极/漏极结构提供电连接路径。例如，半导体器件300包括中段互连结构335、336和337。中段互连结构335形成为通孔结构并且与栅极结构320(有时中段互连结构335被称为“VG”)电接触，并且中段互连结构336和337分别与源极/漏极结构318和326(有时中段互连结构336和337被称为“MD”)电接触。

在中段互连结构(例如，VG、MD)上方，半导体器件300包括多个前侧金属化层。每个前侧金属化层包括嵌入相应的介电材料(例如，金属间电介质(IMD))中的多个后段互连结构、金属线和通孔结构。例如，半导体器件300包括前侧金属化层M0、M1和M2。尽管示出了三个前侧金属化层，但是应理解的是，半导体器件300可以包括任何数量的前侧金属层，同时保持在本公开的范围内。

前侧金属化层M0包括金属线338、339和340(有时被称为“M0轨道”)，以及通孔结构341、342和343(有时被称为“V0”)；前侧金属化层M1包括金属线344、345和346(有时被称为“M1轨道”)，以及通孔结构347、348和349(有时也称为“V1”)；前侧金属化层M2包括金属线350、351和352(有时被称为“M2轨道”)。VG 335可以允许栅极结构320通过M0轨道338、V0341、M1轨道344和V1 347与M2轨道350电接触；MD 336可以允许源极/漏极结构318通过M0轨道339、V0 342、M1轨道345和V1 348与M2轨道351电接触；并且MD 337可以允许源极/漏极结构326通过M0轨道340、V0 343、M1轨道346和V1 349与M2轨道352电接触。

在图3的示例中，第一晶体管332可操作地用作电熔丝存储器单元310的存取晶体管(例如，图2的存取晶体管204的实施方式)，M2轨道351可操作地用作电熔丝存储器单元310的熔丝电阻器(例如，图2的熔丝晶体管202的实施方式)，并且第二晶体管334可操作地用作耦合到电熔丝存储器单元310的开关/选择晶体管。具体地，M2轨道351具有与第一晶体管332电连接的第一端，以及与位线(例如，图2的BL)电连接的第二端，位线可以实施为在其它较高前侧金属化层中的一个中的金属线。响应于第一晶体管332被激活，第二晶体管334可以被激活，以通过位线将编程电压或读取电压耦合到M2轨道351(熔丝电阻器202)。再次参考图1的框图，多个这样的电熔丝存储器单元(例如，310)可以形成存储器器件(例如，102)的存储器阵列，而多个这样的开关/选择晶体管(例如，334)可以形成存储器器件的I/O电路(例如，108)。在本公开的一些实施例中，存储器阵列可以形成在衬底的第一区域(例如，300A)中，而I/O电路可以形成在衬底的第二区域(例如，300B)中。第二区域300B(有时被称为外围区域)可以被配置为围绕第一区域300A(有时被称为存储器区域)的端封闭环或端开口环。

在背侧301B上，半导体器件300包括多个背侧金属化层。每个背侧金属化层包括嵌入相应的介电材料(例如，金属间电介质(IMD))中的多个后段互连结构、金属线和通孔结构。例如，半导体器件300包括背侧金属化层BM0、BM1和BM2。尽管示出了三个背侧金属化层，但是应理解的是，半导体器件300可以包括任何数量的背侧金属层，同时保持在本公开的范围内。

背侧金属化层BM0包括金属线361(有时被称为“BM0轨道”)以及通孔结构362和363(有时被称为“BV0”)；背侧金属化层BM1包括金属线364(有时被称为“BM1轨道”)，以及通孔结构365和366(有时被称为“BV1”)；背侧金属化层BM2包括金属线367(有时被称为“BM2轨道”)。

在图3的示例中，跨过背侧金属化层形成的金属线和通孔结构中的至少一些可以操作地用作加热器360(例如，图2的加热器250的实施方式)。在各个实施例中，加热器360可以与前侧部件(例如，电熔丝存储器单元310)电隔离，但是热耦合到电熔丝存储器元件310。这样，加热器360可以通过传导基本上高电平的电流(例如，在从约10mA到约1000mA的范围内)而从背侧向电熔丝存储器单元310(例如，M2轨道/电熔丝电阻器351)提供热量。例如，当对M2轨道/电熔丝电阻器351进行编程(例如，烧坏)时，加热器360的金属线和通孔结构可以共同传导这样的高电平电流，以加热M2轨道/电熔丝电阻器351。

图4示出了根据各个实施例的被配置为形成所公开的电熔丝存储器单元(例如，图3的310)的示例前侧布局400。如本文所公开的，电熔丝存储器单元由彼此串联连接的存取晶体管和熔丝电阻器形成。存取晶体管可以由多个(例如，100个)子晶体管构成，这些子晶体管可以彼此并联耦合。熔丝电阻器可以由至少前侧金属结构构成，该前侧金属结构设置在衬底前侧上的那些子晶体管上方。此外，图5、图6、图7、图8、图9、图10、图11、图12、图13和图14分别示出了根据各个实施例的示例背侧布局500、600、700、800、900、1000、1100、1200、1300和1400。背侧布局500至1400中的每个被配置为形成所公开的加热器(例如，图3的360)，该加热器热耦合到基于布局400形成的电熔丝存储器单元。如本文所公开的，加热器可以由多个背侧金属结构构成。

首先参考图4，前侧布局400包括图案402和404，每个图案被配置为形成有源区(下文中分别为“有源区402”和“有源区404”)；以及图案412、414、416、418、420、422、424、426、428和430，其中每个被配置为形成栅极结构(下文中分别为“栅极结构412”、“栅极结构414”、“栅极结构416”、“栅极结构418”、“栅极结构420”、“栅极结构422”、“栅极结构424”、“栅极结构426”、“栅极结构428”和“栅极结构430”)。应理解，前侧布局400可以包括任何数量的有源区和栅极结构，同时保持在本公开的范围内。

有源区402至404可以沿着第一纵向方向(例如，X方向)延伸，而栅极结构412至430可以沿着不同的第二纵向方向(如，Y方向)延伸。此外，栅极结构412至420中的每个都可以穿过有源区402，并且栅极结构422至430中的每个都可以穿过有源区404。在各个实施例中，有源区402至404中的每个由从衬底的前侧表面突出的堆叠件结构形成。该堆叠件包括沿着X方向延伸并且彼此垂直分离的多个半导体纳米结构(例如，纳米片)。堆叠件中被栅极结构覆盖的半导体结构的部分被保留，而其他部分被多个外延结构替换。半导体结构的剩余部分可以被配置为对应晶体管(或子晶体管)的沟道，耦合到半导体结构的其余部分的两侧(或端部)的外延结构可以被配置为晶体管(或子晶体管)的源极/漏极结构(或端子)，并且栅极结构的覆盖(例如，横跨)半导体结构的其余部分的部分可以被配置为晶体管(或子晶体管)的栅极结构(或端子)。

例如，在图4中，有源区402的被栅极结构412覆盖的部分可以包括多个彼此垂直分离的纳米结构，该纳米结构可以用作子晶体管的沟道。有源区402的设置在栅极结构部分412的相对侧上的部分被外延结构替换。这种外延结构可以用作子晶体管的源极/漏极端子(图2的“D”和“S”)。栅极结构412可以用作子晶体管的栅极端子(图2的“G”)。因此，应理解，前侧布局400可以用于制造一定数量的这种子晶体管。在一些实施例中，基于图案402-404和412-430形成的这种子晶体管可以彼此并联电耦合，以共同地用作电熔丝存储器单元(例如，图3的310)的存取晶体管。

前侧布局400还包括图案440、442、444、446和448，每个图案被配置为形成金属结构(下文中分别为“金属结构440”、“金属结构442”、“金属结构444”、“金属结构446”和“金属结构448”)。金属结构440至448可以沿着第一纵向方向(例如，X方向)延伸，其中金属结构440是具有与有源区的长度(沿着X方向)大致相同的长度的最长的金属结构，并且其余的金属结构442至448较短并且沿着Y方向从金属结构440偏移。金属结构440至448中的每个可以形成为设置在M2金属化层(图3)中的金属线，例如M2轨道。换言之，在栅极结构412至430和金属结构440至448之间，可以存在多个其他图案，其中一些其他图案可以用于形成M0轨道，而一些其他图案可以用于形成M1轨道。为了清楚起见，在图4中没有显示这样的M0和M1轨道。在一些实施例中，金属结构440可以用作电熔丝存储器单元(例如，图3的351)的熔丝电阻器。

然后参考图5至图14，背侧布局500至1400中的每个包括两组图案。一组图案被配置为形成设置在BM0金属化层(图3)中的多个金属结构，例如，BM0轨道，而另一组图案被配置为形成为设置在BM1金属化层中的多个金属结构，例如，BM1轨道。在将上侧翻转为下侧(如图3所示)时，BM1轨道通常位于BM0轨道之上。在各个实施例中，这些BM0轨道和BM1轨道可操作地用作所公开的加热器，该加热器热耦合到基于前侧布局400(例如，图3的360)形成的电熔丝存储器单元。尽管在图5-图14的示例中示出了两组图案，但是应理解，所公开的加热器可以由任意数量的多组图案(即，跨过任意数量的背侧金属化层设置的金属结构)形成，同时保持在本公开的范围内。作为参考，在背侧布局500至1400中的每个中还示出了形成在前侧(图4)上的有源区402和404(被配置为部分地形成存取晶体管)以及金属结构440(被配置成形成熔丝电阻器)。

在图5中，布局500包括第一组图案502、504、506、508、510和512，以及第二组图案522、524、526、528、530、532和534。第一组图案502至512中的每个被配置为形成BM0轨道(下文中分别为“BM0轨道502”、“BM0轨道504”、“BM0轨道506”、“BM0轨道508”、“BM0轨道510”和“BM0轨道512”)；以及第二组图案522至534中的每个被配置为形成BM1轨道(下文中分别为“BM1轨道522”、“BM1轨道524”、“BM1轨道526”、“BM1轨道528”、“BM1轨道530”、“BM1轨道532”和“BM1轨道534”)。如所示的，所有BM0轨道502至512沿着X方向延伸，并且所有BM1轨道522至534沿着Y方向延伸。BM0轨道502至512以及BM1轨道522至534可以形成网状结构。尽管在图5的示例中，跨过整个金属结构440(熔丝电阻器)形成这种网状结构，但是应理解，网状结构可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道502至512通过多个通孔结构(例如，550)电耦合到BM1轨道522至534。因此，BM0轨道502至512和BM1轨道522至534可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图6中，布局600包括第一组图案602、604、606、608、610、612和614，以及第二组图案622、624、626、628、630和632。第一组图案602至614中的每个被配置为形成BM0轨道(下文中分别为“BM0轨道602”、“BM0轨道604”、“BM0轨道606”、“BM0轨道608”、“BM0轨道610”、“BM0轨道612”和“BM0轨道614”)；并且第二组图案622至632中的每个被配置为分别形成BM1轨道(下文中分别为“BM1轨道622”、“BM1轨道624”、“BM1轨道626”、“BMl轨道628”、“BMl轨道630”和“BM1轨道632”)。如所示的，所有BM0轨道602至614沿着Y方向延伸，并且所有BM1轨道622至632沿着X方向延伸。BM0轨道602至614和BM1轨道622至632可以形成网状结构。尽管在图6的示例中，跨过整个金属结构440(熔丝电阻器)形成这种网状结构，但是应理解，网状结构可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道602至614通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见，其未在图6中显示)电耦合到BM1轨道622至632。因此，BM0轨道602至614和BM1轨道622至632可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图7中，布局700包括形成第一连续结构702的第一组图案和形成第二连续结构722的第二组图案。第一连续结构702被配置为形成BM0轨道(下文中称为“BM0轨道702”)；并且第二连续结构722被配置为形成BM1轨道(下文中称为“BM1轨道722”)。如所示的，BM0轨道702具有沿着X方向延伸的多个第一部分(图案)(例如，702A、702C)以及沿着Y方向延伸的多个第二部分(图案)(例如，702B)，并且BM1轨道722具有沿着X方向延伸的多个第一部分(图案)(例如，722B)以及沿着Y方向延伸的多个第二部分(图案)(例如，722A、722C)。此外，BM0轨道702的第二部分中的每个(例如，702B)的两端连接到BM0轨道702的一对第一部分(例如，702A和702C)；并且BM1轨道722的第一部分中的每个(例如，722B)的两端连接到BM1轨道722的一对第二部分(例如，722A和722C)。尽管在图7的示例中，BM0轨道702和BM1轨道722的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道702通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见在图7中未显示)电耦合到BM1轨道722。因此，BM0轨道702和BM1轨道722可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图8中，布局800包括形成第一连续结构802的第一组图案，以及第二组图案822、824、826、828、830、832和834。第一连续结构802被配置为形成BM0轨道(下文中称为“BM0轨道802”)；并且第二组图案822至834中的每个被配置为形成BM1轨道(下文中分别为“BM1轨道822”、“BM1轨道824”、”BM1轨道826“、”BM1轨道828“、“BM1轨道830”、“BM1轨道832”和“BM1轨道834”)。如所示的，BM0轨道802具有沿着X方向延伸的多个第一部分(图案)(例如，802A、802C)以及沿着Y方向延伸的多个第二部分(图案)(例如，802B)，而BM1轨道822至834沿着X方向延伸。此外，BM0轨道802的第二部分中的每个(例如，802B)的两端连接到BM0轨道802的一对第一部分(例如，802A和802C)。尽管在图8的示例中，BM0轨道802和BM1轨道822至834的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道802通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见未在图8中显示)电耦合到BM1轨道822到834。因此，BM0轨道802和BM1轨道822至834可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图9中，布局900包括形成第一连续结构902的第一组图案，以及第二组图案922、924、926、928、930、932和934。第一连续结构902被配置为形成BM0轨道(下文中称为“BM0轨道902”)；并且第二组图案922至934中的每个被配置为形成BM1轨道(下文中分别为“BM1轨道922”、“BM1轨道924”、“BM1轨道926”、“BM1轨道928”、“BM1轨道930”、“BM1轨道932”和“BM1轨道934”)。如所示的，BM0轨道902具有沿着X方向延伸的多个第一部分(图案)(例如，902A、902C)以及沿着Y方向延伸的多个第二部分(图案)(例如，902B)，而BM1轨道922至934沿着Y方向延伸。此外，BM0轨道902的第二部分中的每个(例如，902B)的两端连接到BM0轨道902的一对第一部分(例如，902A和902C)。尽管在图9的示例中，BM0轨道902和BM1轨道922至934的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道902通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见，在图9中未显示)电耦合到BM1轨道922至934。因此，BM0轨道902和BM1轨道922至934可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图10中，布局1000包括形成第一连续结构1002的第一组图案和形成第二连续结构1022的第二组图案。第一连续结构1002被配置为形成BM0轨道(下文中称为“BM0轨道1002”)；并且第二连续结构1022被配置为形成BM1轨道(下文中称为“BM1轨道1022”)。如所示的，BM0轨道1002具有沿着X方向延伸的多个第一部分(图案)(例如，1002A、1002C)以及沿着Y方向延伸的多个第二部分(图案)(例如，1002B)，并且BM1轨道1022具有沿着X方向延伸的多个第一部分(图案)(例如，1022A、1022C)以及沿着Y方向延伸的多个第二部分(图案)(例如，1022B)。此外，BM0轨道1002的第二部分中的每个(例如，1002B)的两端连接到BM0轨道1002的一对第一部分(例如，1002A和1002C)；并且BM1轨道1022的第二部分中的每个(例如，1022B)的两端连接到BM1轨道1022的一对第二部分(例如，1022A和1022C)。在一些实施例中，BM0轨道1002和BM1轨道1022可以彼此纵向地对准。然而，在一些其他实施例中，BM0轨道1002和BM1轨道1022可以彼此纵向地偏移。尽管在图10的示例中，BM0轨道1002和BM1轨道1022的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道1002通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见，在图10中未显示)电耦合到BM1轨道1022。因此，BM0轨道1002和BM1轨道1022可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图11中，布局1100包括形成第一连续结构1102的第一组图案和形成第二连续结构1122的第二组图案。第一连续结构1102被配置为形成BM0轨道(下文中称为“BM0轨道1102”)；并且第二连续结构1122被配置为形成BM1轨道(下文中称为“BM1轨道1122”)。如所示的，BM0轨道1102具有沿着X方向延伸的多个第一部分(图案)(例如，1102B)以及沿着Y方向延伸的多个第二部分(图案)(例如，1102A、1102C)，并且BM1轨道1122具有沿着X方向延伸的多个第一部分(图案)(例如，1122A、1122C)以及沿着Y方向延伸的多个第二部分(图案)(例如，1122B)。此外，BM0轨道1102的第一部分中的每个(例如，1102B)的两端连接到BM0轨道的一对第二部分1102(例如，1102A和1102C)；并且BM1轨道1122的第二部分中的每个(例如，1122B)的两端连接到BM1轨道1122的一对第一部分(例如，1122A和1122C)。尽管在图11的示例中，BM0轨道1102和BM1轨道1122的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道1102通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见在图11中未显示)电耦合到BM1轨道1122。因此，BM0轨道1102和BM1轨道1122可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图12中，布局1200包括形成第一连续结构1202的第一组图案，以及第二组图案1222、1224、1226、1228、1230和1232。第一连续结构1202被配置为形成BM0轨道(下文中称为“BM0轨道1202”)；并且第二组图案1222至1232中的每个被配置为分别形成BM1轨道(下文中分别为“BM1轨道1222”、“BM1轨道1224”、“BM1轨道1226”、“BM1轨道1228”、“BM1轨道1230”和“BM1轨道1232”)。如所示的，BM0轨道1202具有沿着Y方向延伸的多个第一部分(图案)(例如，1202A、1202C)以及沿着X方向延伸的多个第二部分(图案，例如，1202B)，而BM1轨道1222至1232沿着X方向延伸。此外，BM0轨道1202的第二部分中的每个(例如，1202B)的两端连接到BM0轨道1202的一对第一部分(例如，1202A和1202C)。尽管在图12的示例中，BM0轨道1202和BM1轨道1222的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道1202通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见，在图12中未显示)电耦合到BM1轨道1222。因此，BM0轨道1202和BM1轨道1222可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图13中，布局1300包括形成第一连续结构1302的第一组图案，以及第二组图案1322、1324、1326、1328、1330、1332、1334和1336。第一连续结构1302被配置为形成BM0轨道(下文中称为“BM0轨道1302”)；并且第二组图案1322至1336中的每个被配置为形成BM1轨道(下文中分别为“BM1轨道1322”、“BM1轨道1324”、“BM1轨道1326”、“BM1轨道1328”、“BM1轨道1330”、“BM1轨道1332”、“BM1轨道1334”和“BM1轨道1336”)。如所示的，BM0轨道1302具有沿着Y方向延伸的多个第一部分(图案)(例如，1302A、1302C)以及沿着X方向延伸的多个第二部分(图案，例如，1302B)，而BM1轨道1322至1336沿着X方向延伸。此外，BM0轨道1302的第二部分中的每个(例如，1302B)的两端连接到BM0轨道1302的一对第一部分(例如，1302A和1302C)。尽管在图13的示例中，BM0轨道1302和BM1轨道1322至1336的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道1302通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见，未在图13中显示)电耦合到BM1轨道1322至1336。因此，BM0轨道1302和BM1轨道1322至1336可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

在图14中，布局1400包括形成第一连续结构1402的第一组图案和形成第二连续结构1422的第二组图案。第一连续结构1402被配置为形成BM0轨道(下文中称为“BM0轨道1402”)；并且第二连续结构1422被配置为形成BM1轨道(下文中称为“BM1轨道1422”)。如所示的，BM0轨道1402具有沿着Y方向延伸的多个第一部分(图案)(例如，1402A、1402C)以及沿着X方向延伸的多个第二部分(图案)(例如，1402B)，并且BM1轨道1422具有沿着Y方向延伸的多个第一部分(图案)(例如，1422A、1042C)以及沿着X方向延伸的多个第二部分(图案)(例如，1422B)。此外，BM0轨道1402的第二部分中的每个(例如，1402B)的两端连接到BM0轨道1402的一对第一部分(例如，1402A和1402C)；并且BM1轨道1422的第二部分中的每个(例如，1422B)的两端连接到BM1轨道1422的一对第二部分(例如，1422A和1422C)。在一些实施例中，BM0轨道1402和BM1轨道1422可以彼此纵向对准。然而，在一些其他实施例中，BM0轨道1402和BM1轨道1422可以彼此纵向偏移。尽管在图14的示例中，BM0轨道1402和BM1轨道1422的组合形成为跨过整个金属结构440(熔丝电阻器)，但应理解，该组合可以被限制在金属结构440的特定部分周围(例如，在金属结构440的中心部分周围)，同时保持在本公开的范围内。BM0轨道1402通过多个通孔结构(类似于图5的通孔结构550，为了清楚起见，在图14中未显示)电耦合到BM1轨道1422。因此，BM0轨道1402和BM1轨道1422可以共同传导基本上高的电流，以加热形成在前侧上的熔丝电阻器。

为了进一步提高电熔丝存储器单元的编程良率，可以在前侧上形成多个介电岛。在各个实施例中，可以在被配置作为电熔丝存储器单元的熔丝电阻器的金属结构(例如，图3的351)旁边纵向地形成至少第一介电岛和至少第二介电岛。这样的介电岛可以形成在金属结构的纵向相对侧上。或者，介电岛可以形成在与金属结构相同的金属化层(例如，M2)中。介电岛可以由例如不快速散热的材料形成，例如金属氧化物材料(例如，氧化钒(VO₂))。这样，当对金属结构(熔丝电阻器)进行编程时，可以在金属结构内更快地积聚热量，这可以有利地提高编程良率。

图15、图16、图17和图18分别示出了根据各个实施例的各种示例前侧布局1500、1600、1700和1800，其被配置为在所公开的电熔丝存储器单元(基于图4的前侧布局400形成)旁边形成这样的介电岛。因此，图4的参考标号中的至少一些可以再次用于布局1500至1800的以下讨论中的每个中。

在图15中，布局1500包括被配置为形成第一介电岛和第二介电岛的图案1510和1520(下文中分别称为“介电岛1510”和“介电岛1520”)。如所示的，介电岛1510在其Y方向上的一侧上被设置为与金属结构440相邻，并且介电岛1520在其Y方向上的另一侧上被设置为与金属结构440相邻。此外，介电岛1510或1520中的任何一个之间的纵向距离(“D”)可以被配置为大于相应金属结构的燃尽(burn-out)距离，例如，在约20纳米(nm)至约200纳米之间。

在图16中，布局1600包括图案1610、1620、1630和1640，其被配置为分别地形成第一介电岛、第二介电岛、第三介电岛和第四介电岛(下文中称为“介电岛1610”、“介电岛1620”、“介电岛1630”和“介电岛1640”)。如所示的，介电岛1610和1620在其Y方向的一侧被设置为与金属结构440相邻，并且介电岛1630和1640在其Y方向的另一侧被设置为与金属结构440相邻。此外，介电岛1610至1640中的任何介电岛之间的纵向距离(“D”)可以被配置为大于相应金属结构的燃尽距离，例如，在约20纳米(nm)至约200纳米之间。

在图17中，布局1700包括图案1710、1720和1730，其被配置为形成第一介电岛、第二介电岛以及第三介电岛(下文中分别称为“介电岛1710”、“介电岛1720”和“介电岛1730”)。如所示的，介电岛1710和1720在其Y方向上的一侧被设置为与金属结构440相邻，并且介电岛1730在其Y方向上的另一侧被设置为与金属结构440相邻。此外，介电岛1710至1730中的任何介电岛之间的纵向距离(“D”)可以被配置为大于相应金属结构的燃尽距离，例如，在约20纳米(nm)至约200纳米之间。

在图18中，布局1800包括图案1810、1820和1830，其被配置为形成第一介电岛、第二介电岛和第三介电岛(下文中分别称为“介电岛1810”、“介电岛1820”和“介电岛1830”)。如所示的，介电岛1810和1820在其Y方向上的一侧被设置为与金属结构440相邻，并且介电岛1830在其Y方向上的另一侧被设置为与金属结构440相邻。此外，介电岛1810至1830中的任何介电岛之间的纵向距离(“D”)可以被配置为大于相应金属结构的燃尽距离，例如，在约20纳米(nm)至约200纳米之间。

在各个实施例中，可以基于上述布局形成包括多个公开的电熔丝存储器单元的存储器阵列。例如，在图19中，混合块和布局图1900示出了被布置为阵列(具有彼此交叉的多个列和多个行)的多个电熔丝存储器单元1910、1920、1930、1940、1950和1960，其中存储器单元1910至1960中的每个可以包括布局400(图4)。这些存储器单元1910至1960可以共享基于布局500(图5)形成的公共加热器。具体地，加热器可以包括第一组背侧金属轨道(例如，BM0轨道)1970、1971、1972、1973、1974和1975，以及第二组背侧金属轨(例如，BM1轨道)1976、1977、1978、1979、1980、1981和1982。对于图20中的另一示例，混合块和布局图2000示出了被布置为阵列(具有彼此交叉的多个列和多个行)的多个电熔丝存储器单元2010、2020、2030、2040、2050和2060，其中存储器单元2010至2060中的每个可以包括布局400(图4)。这些存储器单元2010至2060中的每个可以具有基于布局500(图5)形成的相应加热器。具体地，每个加热器可以包括第一组背侧金属轨道(例如，BM0轨道)2070、2071和2072，以及第二组背侧金属轨(例如，BM1轨道)2073、2074和2075。

图21是根据一些实施例的形成或制造半导体器件的方法2100的流程图。应理解，可以在图21所示的方法2100之前、期间和/或之后执行附加操作。在一些实施例中，根据本文公开的各种布局(设计)，方法2100可用于形成半导体器件。

在方法2100的操作2110中，生成半导体器件的布局设计(例如，图4的前侧布局400和图5至图14的背侧布局500至1400中的任何一个的组合)。操作2110由被配置为执行用于生成布局设计的指令的处理器件(例如，图22的处理器2202)执行。在一种方法中，通过用户界面放置一个或多个标准单元格的布局设计来生成布局设计。在一种方法中，布局设计由执行合成工具的处理器自动生成，该合成工具将逻辑设计(例如，Verilog)转换为相应的布局设计。在一些实施例中，布局设计以图形数据库系统(GDSII)文件格式呈现。

在方法2100的操作2120中，基于布局设计来制造半导体器件。在一些实施例中，方法2100的操作2120包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造半导体器件。下面将关于图24的方法2400来讨论操作2120的多个示例制造操作。

图22是根据一些实施例的用于设计和制造IC布局设计的系统2200的示意图。系统2200生成或放置一个或多个IC布局设计，如本文所述。在一些实施例中，系统2200基于一个或多个IC布局设计制造一个或更多个半导体器件，如本文所述。系统2200包括硬件处理器2202和非暂时性计算机可读储存介质2204，该非暂时性计算机可读存储媒体2204被编码有(例如存储)计算机程序代码2206(例如一组可执行指令)。计算机可读储存介质2204被配置为与用于生产半导体器件的制造机器接口。处理器2202通过总线2208电耦合到计算机可读储存介质2204。处理器2202还通过总线2208电耦合到I/O接口2210。网络接口2212也通过总线2208电连接到处理器2202。网络接口2212连接到网络2214，使得处理器2202和计算机可读储存介质2204能够经由网络2214连接到外部元件。处理器2202被配置为执行编码在计算机可读储存介质2204中的计算机程序代码2206，以便使系统2200可用于执行方法2100中所述的操作的一部分或全部。

在一些实施例中，处理器2202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读储存介质2204是电子、磁性、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读储存介质2204包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读储存介质2204包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频盘(DVD)。

在一些实施例中，储存介质2204存储了被配置为使系统2200执行方法2100的计算机程序代码2206。在一些实施例中，储存介质2204还存储执行方法2100所需的信息以及在执行方法2100期间生成的信息，例如布局设计2216、用户界面2218、制造单元2220和/或用于执行方法2100的操作的一组可执行指令。

在一些实施例中，储存介质2204存储了用于与制造机器接口的指令(例如，计算机程序代码2206)。指令(例如，计算机程序代码2206)使处理器2202能够生成制造机器可读的制造指令，以在制造过程中有效地实施方法2100。

系统2200包括I/O接口2210。I/O接口2210耦合到外部电路。在一些实施例中，I/O接口2210包括用于向处理器2202传送信息和命令的键盘、小键盘、鼠标、轨道球、轨道板和/或光标方向键。

系统2200还包括耦合到处理器2202的网络接口2212。网络接口2212允许系统2200与网络2214通信，一个或多个其他计算机系统连接到网络2214。网络接口2212包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如以太网、USB或IEEE-13154。在一些实施例中，方法2100在两个或多个系统2200中实现，并且通过网络2214在不同的系统2200之间交换信息(诸如布局设计、用户界面和制造单元)。

系统2200被配置为通过I/O接口2210或网络接口2212接收与布局设计相关的信息。该信息通过总线2208传输到处理器2202，以确定用于生产IC的布局设计。然后将布局设计存储在计算机可读介质2204中作为布局设计2216。系统2200被配置为通过I/O接口2210或网络接口2212接收与用户界面有关的信息。该信息被存储在计算机可读介质2204中作为用户界面2218。系统2200被配置为通过I/O接口2210或网络接口2212接收与制造单元相关的信息。该信息被存储在计算机可读介质2204中作为制造单元2220。在一些实施例中，制造单元2220包括由系统2200使用的制造信息。

在一些实施例中，方法2100实施为由处理器执行的独立软件应用程序。在一些实施例中，方法2100实施为作为附加软件应用的一部分的软件应用。在一些实施例中，方法2100实施为软件应用程序的插件。在一些实施例中，方法2100实施为作为EDA工具的一部分的软件应用。在一些实施例中，方法2100实施为由EDA工具使用的软件应用程序。在一些实施例中，EDA工具用于生成集成电路器件的布局设计。在一些实施例中，布局设计被存储在非瞬时计算机可读介质上。在一些实施例中，布局设计是使用诸如CADENCE designSYSTEMS，Inc.提供的的工具或其他合适的布局生成工具生成的。在一些实施例中，基于原理图设计创建网表，基于网表生成布局设计。在一些实施例中，方法2100由制造设备实施，以使用基于系统2200生成的一个或多个布局设计制造的掩模集来制造集成电路。在一些实施例中，系统2200包括制造设备(例如，制造工具2222)，以使用基于本公开的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，图22的系统2200生成比其他方法更小的IC的布局设计。在一些实施例中，图22的系统2200生成比其他方法占用更少面积的半导体器件的布局设计。

图23是根据本公开的至少一个实施例的集成电路(IC)/半导体器件制造系统2300及其相关联的IC制造流程的框图。

在图23中，IC制造系统2300包括在与制造IC器件(半导体器件)2360相关的设计、开发和制造周期和/或服务中相互作用的实体，例如设计室2320、掩模室2330和IC制造厂/制造商(“FAB”)2340。系统2300中的实体通过通信网络进行连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或更多个其他实体提供服务和/或从一个或更少个其他实体接收服务。在一些实施例中，设计室2320、掩模室2330和IC制造厂2340中的两个或多个由单个公司拥有。在一些实施例中，设计室2320、掩模室2330和IC制造厂2340中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)2320生成IC设计布局2322。IC设计布局2322包括为IC器件2360设计的各种几何图案。几何图案对应于构成要制造的IC器件2360的各种部件的金属、氧化物或半导体层的图案。各种层结合在一起形成各种IC部件。例如，IC设计布局2322的一部分包括要在半导体衬底(例如，硅晶圆)中形成的各种IC部件，例如有源区、栅极结构、源极/漏极结构、互连结构和用于接合焊盘的开口，以及设置在半导体衬底上的各种材料层。设计室2320实施适当的设计程序以形成IC设计布局2322。设计过程包括逻辑设计、物理设计或地点和路线中的一个或多个。IC设计布局2322呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局2322可以用GDSII文件格式或DFII文件格式来表示。

掩模室2330包括掩模数据准备2332和掩模制造2334。掩模室2330使用IC设计布局2322来制造一个或多个掩模，该掩模将用于根据IC设计布局2322来制造IC器件2360的各个层。掩模室2330执行掩模数据准备2332，其中IC设计布局2322被翻译成代表性数据文件(“RDF”)。掩模数据准备2332向掩模制造2334提供RDF。掩模制造2334包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(标线片)或半导体晶圆。掩模数据准备2332操纵设计布局，以符合掩模写入器的特定特性和/或IC制造2340的要求。在图17中，掩模数据制备2332和掩模制造2334被示为分离的元件。在一些实施例中，掩模数据准备2332和掩模制造2334可以统称为掩模数据准备。

在一些实施例中，掩模数据准备2332包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局2322。在一些实施例中，掩模数据准备2332包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用将OPC视为反向成像问题的反向光刻技术(ILT)。

在一些实施例中，掩模数据准备2332包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则来检查已经在OPC中进行了处理的IC设计布局，掩模创建规则包含一些几何和/或连接限制，以确保足够的裕度，以考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造2334期间的限制，这可以撤消OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据制备2332包括光刻工艺检查(LPC)，LPC模拟将由IC制造厂2340实施以制造IC器件2360的处理。LPC基于IC设计布局2322模拟该处理以创建模拟制造的器件，例如IC器件2360。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关联的参数、与用于制造IC的工具相关联的参量和/或制造过程的其他方面。LPC考虑了各种因素，例如航空图像对比度、聚焦深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则可以重复OPC和/或MRC以进一步细化IC设计布局2322。

应理解，为了清楚起见，对掩模数据制备2332的上述描述已被简化。在一些实施例中，掩模数据准备2332包括诸如逻辑运算(LOP)的附加特征，以根据制造规则修改IC设计布局。此外，在掩模数据准备2332期间应用于IC设计布局2322的处理可以以各种不同的顺序执行。

在掩模数据准备2332之后和掩模制造2334期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，使用电子束(e-beam)或多个e-beam的机构在掩模(光掩模或掩模版)上形成图案。掩模可以用各种技术形成。在一些实施例中，掩模是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并透射通过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一个示例中，使用相移技术来形成掩模。在相移掩模(PSM)中，掩模上形成的图案中的各种特征被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造2334产生的掩模被用于各种工艺中。例如，在离子注入工艺中使用这种掩模以在半导体晶圆中形成各种掺杂区域，在蚀刻工艺中使用这种掩模以在半导体晶圆中形成各种蚀刻区域，和/或在其他合适的工艺中使用这种掩模。

IC制造厂2340是一个IC制造实体，包括一个或多个制造设施，用于制造各种不同的IC产品。在一些实施例中，IC制造厂2340是半导体代工厂。例如，可以存在用于多个IC产品(例如，源极/漏极结构、栅极结构)的前端制造的第一制造设施，而第二制造设施可以提供用于IC产品(例如，MD、VD、VG等)的互连的中段制程制造，并且第三制造设施可以为IC产品的互连和封装提供后端制造(例如，M0轨道、M1轨道、BM0轨道、BM1轨道等)，并且第四制造设施可以为铸造实体提供其他服务。

IC制造厂2340使用由掩模室2330制造的掩模(一个或多个掩模)来制造IC器件2360。因此，IC制造厂2340至少间接地使用IC设计布局2322来制造IC器件2360。在一些实施例中，通过IC制造厂2340使用掩模(一个或多个掩模)来制造半导体晶圆2342，以形成IC器件2360。半导体晶圆2342包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆还包括各种掺杂区域、介电部件、多级互连等(在随后的制造步骤中形成)中的一个或多个。

系统2300被显示为具有作为单独组件或实体的设计室2320、掩模室2330和IC制造厂2340。然而，应该理解的是，设计室2320、掩模室2330或IC制造厂2340中的一个或多个是相同组件或实体的一部分。

图24是示出根据本公开的各个方面的用于制造半导体器件的示例方法2400的流程图，该半导体器件包括所公开的电熔丝存储器单元(例如，图3的310)和热耦合到电熔丝存储器单元的加热器(例如，图3的360)。方法2400可以是方法2100(图21)的操作2120的一部分。这样，可以基于本文公开的布局设计的至少一部分来制造半导体器件。

方法2400的至少一些操作可用于形成非平面晶体管配置的半导体器件。例如，半导体器件可以包括一个或多个全环栅(GAA)晶体管。然而，应理解，半导体器件的晶体管可以各自配置在各种其他类型的晶体管中的任何一种中，例如CFET(互补式场效晶体管)，同时仍在本公开的范围内。应该注意的是，方法2400仅仅是一个示例，并不旨在限制本公开。因此，应理解，可以在方法2400之前、期间和/或之后提供额外的操作，并且一些其他操作可以仅在本文中简要描述。方法2400的以下讨论可以参考图1-图23的一个或多个组件。

简言之，方法2400从提供半导体衬底的操作2402开始。方法2400进行到在半导体衬底的前侧上形成多个GAA晶体管的操作2404。方法2400进行到在前侧上形成多个第一互连结构的操作2406。方法2400进行到在半导体衬底的背侧上形成多个第二互连结构的操作2408。

在各个实施例中，GAA晶体管和第一互连结构可以形成多个所公开的电熔丝存储器单元(例如，电熔丝存储器单元的阵列)，并且第二互连结构可以形成本公开的加热器中的一个或多个，所公开的加热器热耦合到电熔丝存储单元。例如，多个电熔丝存储器单元可以由公共加热器加热。在另一示例中，电熔丝存储器单元中的每个可以由相应的加热器加热。

对应于操作2402，半导体衬底可以是诸如体半导体、绝缘体上半导体(SOI)衬底等的半导体衬底，其可以是掺杂(例如，用p型或n型掺杂剂)或未掺杂的。衬底可以是晶圆，诸如硅晶圆。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋入氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，该衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。

对应于操作2404，在半导体衬底的前侧上，形成多个GAA晶体管。每个GAA晶体管可以通过以下工艺步骤中的至少一些来形成：形成从衬底突出的鳍结构，其中鳍结构包括交替堆叠在彼此顶部上的多个第一半导体纳米结构和多个第二半导体纳米结构；形成跨过鳍结构的伪栅极结构；形成沿着伪栅极结构的相对侧壁设置的栅极间隔件；将鳍结构的未被伪栅极结构(和栅极间隔件)覆盖的部分凹陷；用介电材料替换每个第二半导体纳米结构的相应端部以形成多个内部间隔件；在鳍结构中形成源极/漏极结构，源极/漏电极结构设置在伪栅极结构的相对侧上；去除伪栅极结构；去除剩余的第二半导体纳米结构；以及形成有源(例如，金属)栅极结构以包裹围绕每个第一半导体纳米结构。在一些实施方案中，第一半导体纳米结构可以统称为GAA晶体管的沟道，并且被有源栅极结构替换的第二半导体纳米结构可称为牺牲纳米结构。

对应于操作2406，在半导体衬底的前侧上，形成第一互连结构。如上所描述的，第一互连结构可以包括多个中段制程(MEOL)互连结构(例如，MD、VD、VG)和多个后段制程(BEOL)互连结构(例如，M0轨道、V0轨道、M1轨道等)。在一些实施例中，MEOL和BEOL互连结构可以各自在单个方向上延伸。例如，MD可以全部沿着与栅极结构平行的第一纵向方向延伸；M0个轨道可以全部沿着与第一纵向方向垂直的第二纵向方向(与沟道的长度方向平行)延伸；并且M1个轨道可以全部沿着第一纵向方向延伸。设置在前侧上的每个第一互连结构可以包括一种或多种金属材料，诸如钨(W)、铜(Cu)、金(Au)、钴(Co)、钌(Ru)或其组合。

对应于操作2408，在衬底的背侧上形成第二互连结构。在一些实施例中，第二互连结构可以共同用作加热器，加热器中的一些可以沿着第一方向或第二方向中的至少一个延伸，而加热器中的一些可以沿着第一方向或第二方向中的至少一个延伸。第二互连结构可以通过以下工艺步骤中的至少一些来形成：翻转半导体衬底；从背侧减薄半导体衬底，直到暴露出源极/漏极结构的底表面(或在外延生长源极/漏电极结构之前形成的源极/汲极结构下方的介电层的底表面)；以及形成第二互连结构(例如，上面讨论的各种BM0轨道、BM1轨道)。设置在背侧上的每个第二互连结构可以包括一种或多种金属材料，诸如钨(W)、铜(Cu)、金(Au)、钴(Co)、钌(Ru)或其组合。

在本公开的一个方面中，公开了一种半导体器件。该半导体器件包括存储器单元，该存储器单元包括可操作地彼此串联耦合的晶体管和电阻器，其中晶体管和电阻器形成在衬底的前侧上。半导体器件包括加热器结构，加热器结构设置在衬底的与前侧相对的背侧上，加热器结构包括多个背侧互连结构，其中，加热器结构被配置为当对存储器单元进行编程时升高电阻器的温度。

在上述半导体器件中，存储器单元包括包括电熔丝，电熔丝被配置为一次编程。

在上述半导体器件中，晶体管包括：第一沟道结构；和第一源极结构和第一漏极结构，沿着第一纵向方向设置在第一沟道结构的相对侧上；并且电阻器包括至少前侧互连结构，前侧互连结构沿着第一纵向方向延伸并且设置在第一沟道结构、第一源极结构和第一漏极结构之上；其中，第一沟道结构、第一源极结构和第一漏极结构设置在衬底的第一有源区中，第一有源区沿着垂直于第一纵向方向的第二纵向方向从电阻器的前侧互连结构偏移。

在上述半导体器件中，晶体管还包括：第二沟道结构；和第二源极结构和第二漏极结构，沿着第一纵向方向设置在第二沟道结构的相对侧上；其中，第二沟道结构、第二源极结构和第二漏极结构设置在衬底的第二有源区中，第二有源区沿着第二纵向方向从电阻器的前侧互连结构偏移。

在上述半导体器件中，还包括：第一介电岛，与电阻器的前侧互连结构间隔开；和第二介电岛，与电阻器的前侧互连结构间隔开；其中，由二氧化钒形成的第一介电岛和第二介电岛沿着第二纵向方向设置在前侧互连结构的相对侧上。

在上述半导体器件中，多个背侧互连结构包括彼此电耦合的第一子集和第二子集，并且其中，背侧互连结构的第一子集设置在背侧上的第一层级中，并且背侧互连结构的第二子集设置在背侧上的与第一层级不同的第二层级中。

在上述半导体器件中，背侧互连结构的第一子集中的每个背侧互连结构沿着第一纵向方向延伸，并且背侧互连结构的第二子集中的每个背侧互连结构沿着垂直于第一纵向方向的第二纵向方向延伸。

在上述半导体器件中，背侧互连结构的第一子集形成第一连续互连结构，第一连续互连结构具有沿着第一纵向方向延伸的多个第一部分和沿着垂直于第一纵向方向的第二纵向方向延伸的多个第二部分，并且其中，第一连续互连结构的多个第二部分中的每个第二部分的两端分别连接到第一连续互连结构的多个第一部分中的对应对。

在上述半导体器件中，背侧互连结构的第二子集形成第二连续互连结构，第二连续互连结构具有沿着第一纵向方向延伸的多个第一部分和沿着第二纵向方向延伸的多个第二部分，并且其中第二连续互连结构的多个第一部分中的每个具有其两端，两端分别连接到第二连续互连结构的多个第二部分中的对应对。

在上述半导体器件中，背侧互连结构的第二子集全部沿着第一纵向方向延伸。

在上述半导体器件中，背侧互连结构的第二子集全部沿着第二纵向方向延伸。

在上述半导体器件中，背侧互连结构的第二子集形成第二连续互连结构，第二连续互连结构具有沿着第一纵向方向延伸的多个第一部分和沿着第二纵向方向延伸的多个第二部分，并且其中，第二连续互连结构的多个第二部分中的每个第二部分的两端分别连接到第二连续互连结构的多个第一部分中的对应对。

在本公开的另一个方面中，公开了一种存储器器件。存储器器件包括形成为存储器阵列的多个一次性可编程(OTP)存储器单元。多个OTP存储器单元中的每个OTP存储器单元包括彼此串联电耦合的晶体管和金属结构，并且多个OTP存储器单元形成在衬底的第一侧上。存储器器件包括加热器结构，加热器结构设置在衬底的与第一侧相对的第二侧上，加热器结构包括多个互连结构。多个互连结构被配置为传导基本上高的电流，以便当对任何OTP存储器单元进行编程时升高电阻器的温度。

在上述存储器器件中，多个互连结构包括彼此电耦合的第一子集和第二子集，并且其中互连结构的第一子集设置在第二侧上的第一层级中，并且互连结构的第二子集设置在第二侧上的与第一层级不同的第二层级中。

在上述存储器器件中，互连结构的第一子集中的每个互连结构沿着第一纵向方向延伸，并且互连结构的第二子集中的每个互连结构沿着垂直于第一纵向方向的第二纵向方向延伸。

在上述存储器器件中，互连结构的第一子集形成第一连续互连结构，第一连续互连结具有沿着第一纵向方向延伸的多个第一部分和沿着垂直于第一纵向方向的第二纵向方向延伸的多个第二部分，并且其中，第一连续互连结构的多个第二部分中的每个第二部分的两端分别连接到第一连续互连结构的多个第一部分中的对应对。

在上述存储器器件中，互连结构的第二子集形成第二连续互连结构，第二连续互连结构具有沿着第一纵向方向延伸的多个第一部分和沿着第二纵向方向延伸的多个第二部分，并且其中第二连续互连结构的多个第一部分中的每个第一部分的两端分别连接到第二连续互连结构的多个第二部分中的对应对。

在上述存储器器件中，互连结构的第二子集形成第二连续互连结构，第二连续互连结构具有沿着第一纵向方向延伸的多个第一部分和沿着第二纵向方向延伸的多个第二部分，并且其中第二连续互连结构的多个第二部分中的每个第二部分的两端分别连接到第二连续互连结构的多个第一部分中的对应对。

在本公开的又一个方面，公开了一种用于制造存储器器件的方法。该方法包括在衬底的前侧上形成沿着第一纵向方向延伸的多个纳米结构。该方法包括在衬底的前侧上形成栅极结构，栅极结构沿着第二纵向方向延伸并包裹围绕多个纳米结构中的每个纳米结构。该方法包括在衬底的前侧上形成金属结构，金属结构沿着第一纵向方向延伸并设置在栅极结构之上，其中，金属结构电耦合到多个纳米结构。该方法包括在衬底的背侧上形成多个第一互连结构。该方法包括在衬底的背侧上形成电耦合到多个第一互连结构的多个第二互连结构。多个第一互连结构和多个第二互连结构与金属结构电隔离，但通过传导实质上高的电流来加热金属结构以热耦合到金属结构。

在上述方法中，金属结构被配置为被烧断一次，在金属结构被烧断一次期间，基本上高的电流流过多个第一互连结构和多个第二互连结构。

如本文所用，术语“约”和“大致”通常指该值的正负10％。例如，约0.5将包括0.45和0.55，约10将包括9至11，约1000将包括900至1100。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims

1.一种半导体器件，包括：

存储器单元，包括可操作地彼此串联耦合的晶体管和电阻器，其中，所述晶体管和所述电阻器形成在衬底的前侧上；以及

加热器结构，设置在所述衬底的与所述前侧相对的背侧上，所述加热器结构包括多个背侧互连结构，其中，所述加热器结构被配置为当对所述存储器单元进行编程时升高所述电阻器的温度。

2.根据权利要求1所述的半导体器件，其中，所述存储器单元包括电熔丝，所述电熔丝被配置为一次编程。

3.根据权利要求1所述的半导体器件，其中

所述晶体管包括：

第一沟道结构；和

第一源极结构和第一漏极结构，沿着第一纵向方向设置在所述第一沟道结构的相对侧上；并且

所述电阻器至少包括前侧互连结构，所述前侧互连结构沿着所述第一纵向方向延伸并且设置在所述第一沟道结构、所述第一源极结构和所述第一漏极结构之上；

其中，所述第一沟道结构、所述第一源极结构和所述第一漏极结构设置在所述衬底的第一有源区中，所述第一有源区沿着垂直于所述第一纵向方向的第二纵向方向从所述电阻器的所述前侧互连结构偏移。

4.根据权利要求3所述的半导体器件，其中

所述晶体管还包括：

第二沟道结构；和

第二源极结构和第二漏极结构，沿着所述第一纵向方向设置在所述第二沟道结构的相对侧上；

其中，所述第二沟道结构、所述第二源极结构和所述第二漏极结构设置在所述衬底的第二有源区中，所述第二有源区沿着所述第二纵向方向从所述电阻器的所述前侧互连结构偏移。

5.根据权利要求3所述的半导体器件，还包括：

第一介电岛，与所述电阻器的所述前侧互连结构间隔开；和

第二介电岛，与所述电阻器的所述前侧互连结构间隔开；

其中，由二氧化钒形成的所述第一介电岛和所述第二介电岛沿着所述第二纵向方向设置在所述前侧互连结构的相对侧上。

6.根据权利要求1所述的半导体器件，其中，所述多个背侧互连结构包括彼此电耦合的第一子集和第二子集，并且其中，所述背侧互连结构的第一子集设置在所述背侧上的第一层级中，并且所述背侧互连结构的第二子集设置在所述背侧上的与所述第一层级不同的第二层级中。

7.根据权利要求6所述的半导体器件，其中，所述背侧互连结构的第一子集中的每个背侧互连结构沿着第一纵向方向延伸，并且所述背侧互连结构的第二子集中的每个背侧互连结构沿着垂直于所述第一纵向方向的第二纵向方向延伸。

8.根据权利要求6所述的半导体器件，其中，所述背侧互连结构的第一子集形成第一连续互连结构，所述第一连续互连结构具有沿着第一纵向方向延伸的多个第一部分和沿着垂直于所述第一纵向方向的第二纵向方向延伸的多个第二部分，并且其中，所述第一连续互连结构的所述多个第二部分中的每个第二部分的两端分别连接到所述第一连续互连结构的多个第一部分中的对应对。

9.一种存储器器件，包括：

形成为存储器阵列的多个一次性可编程存储器单元，其中，所述多个一次性可编程存储器单元中的每个一次性可编程存储器单元包括彼此串联电耦合的晶体管和金属结构，并且所述多个一次性可编程存储器单元形成在衬底的第一侧上；以及

加热器结构，设置在所述衬底的与所述第一侧相对的第二侧上，所述加热器结构包括多个互连结构，其中，所述多个互连结构被配置为传导基本上高的电流，以便当对任何所述一次性可编程存储器单元进行编程时升高所述电阻器的温度。

10.一种制造存储器器件的方法，包括：

在衬底的前侧上形成沿着第一纵向方向延伸的多个纳米结构；

在所述衬底的所述前侧上形成栅极结构，所述栅极结构沿着第二纵向方向延伸并包裹围绕所述多个纳米结构中的每个纳米结构；

在所述衬底的所述前侧上形成金属结构，所述金属结构沿着所述第一纵向方向延伸并设置在所述栅极结构之上，其中，所述金属结构电耦合到所述多个纳米结构；

在所述衬底的背侧上形成多个第一互连结构；以及

在所述衬底的所述背侧上形成电耦合到所述多个第一互连结构的多个第二互连结构；

其中，所述多个第一互连结构和所述多个第二互连结构与所述金属结构电隔离，但通过传导实质上高的电流来加热所述金属结构以热耦合到所述金属结构。