CN114695363A - 集成电路及其结构与程序化半导体元件的方法 - Google Patents

集成电路及其结构与程序化半导体元件的方法 Download PDF

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Abstract

一种集成电路及其结构与程序化半导体元件的方法，特别是反熔丝结构及具有此等反熔丝结构的IC元件，其中反熔丝结构包括介电反熔丝结构，介电反熔丝结构形成于主动区域上且具有：第一介电反熔丝电极；第二介电反熔丝电极，第二介电反熔丝结构平行于第一介电反熔丝电极延伸；第一介电组合物，第一介电组合物在第一介电反熔丝电极与第二介电反熔丝电极之间；及第一程序化晶体管，第一程序化晶体管电连接至第一电压供应源，其中在程序化操作期间，将一程序化电压选择性地施加至介电反熔丝结构中的某些以在第一介电反熔丝电极与第二介电反熔丝电极之间形成电阻性直接电连接。

Description

集成电路及其结构与程序化半导体元件的方法
技术领域
本案是关于一种集成电路、集成电路结构以及程序化半导体元件的方法，特别是指一种具有熔丝结构的集成电路、集成电路结构以及程序化半导体元件的方法。
背景技术
在半导体产业中，出于多种目的而在集成电路(integrated circuit；IC)元件中使用熔丝元件，该些目的包括例如提高制造良率及/或定制一般的可程序化IC元件。举例而言，通过隔离IC元件上的有缺陷电路或用设置在同一IC元件上的冗余电路替换有缺陷电路，制造良率可增大。相反地，启动或撤销启动设置在一般的可程序化IC元件设计上的功能元件中的某些定义定制的IC元件。
因为记忆体元件包含记忆体单元的多个大阵列，所以IC元件设计包括许多记忆体单元，该些记忆体单元是使用熔丝(用于切断电连接)及/或反熔丝(用于建立电连接)来启动或撤销启动，以便用对应且全功能的替换记忆体单元替换有缺陷的记忆体单元。替换有缺陷的记忆体单元使功能IC元件的数目增大，且相应地增大总的制造良率。类似地，通过使用熔丝及/或反熔丝启动及/或撤销启动各种电路元件来定制一般的IC元件设计，以产生具有所要功能性的经程序化的IC元件。
例如IC记忆体元件的一些一次性可程序化(One-Time-Programmable；OTP)元件使用金属熔丝，其中金属图案的部分是通过施加超出熔丝元件能够处理的电流的电流“吹出”，由此切断现有的电连接且形成阻止至相关联功能元件的电连接的“开路”电路。然而，其他OTP记忆体元件使用栅极氧化物熔丝，其中栅极氧化物结构包含程序化元件，该些程序化元件是通过施加过量电压“吹出”，由此导致栅极氧化物击穿。
然而，不管程序化元件是否使用金属熔丝及/或栅极氧化物反熔丝，程序化制程通常涉及施加高电压以便达成所要程序化(例如，当使用栅极氧化物反熔丝时)或施加高电流(当使用金属熔丝时)。在设计阶段期间考虑此等高电压或高电流，以确保在程序化操作期间使用的高电压及/或高电流不会损坏IC元件上的其他电路系统。额外的考量包括例如制造IC元件的复杂性及成本，及IC元件的专用于程序化电路的面积。
发明内容
本案的一实施例揭露一种集成电路，集成电路具有：第一介电反熔丝电极，第一介电反熔丝电极在主动区域上方；第二介电反熔丝电极，第二介电反熔丝电极在主动区域上方且平行于第一介电反熔丝电极，第二介电反熔丝电极的一部分与第一介电反熔丝电极的一部分重叠；及介电组合物，介电组合物设置在第一介电反熔丝电极及第二介电反熔丝电极的重叠部分之间以形成介电反熔丝结构。
本案的另一实施例揭露一种集成电路结构，集成电路结构具有：第一介电反熔丝结构，第一介电反熔丝结构在主动区域上，第一介电反熔丝结构包括第一介电反熔丝电极、平行于第一介电反熔丝电极延伸的第二介电反熔丝电极、在第一介电反熔丝电极与第二介电反熔丝电极之间的第一介电组合物及第一程序化晶体管，第一程序化晶体管电连接至第一位元线电极、第一字线电极及第二介电反熔丝电极；及第二介电反熔丝结构，第二介电反熔丝结构在主动区域上，第二介电反熔丝结构包括第三介电反熔丝电极、平行于第三介电反熔丝电极延伸的第四介电反熔丝电极、在第三介电反熔丝电极与第四介电反熔丝电极之间的第二介电组合物及第二程序化晶体管，第二程序化晶体管电连接至第二位元线电极、第二字线电极及第四介电反熔丝电极。在一些实施例中，第一介电反熔丝电极可连接至程序化电压，程序化电压足以在第一介电组合物中诱发击穿且在第一介电反熔丝电极与第二介电反熔丝电极之间形成一电连接，且第三介电反熔丝电极可连接至程序化电压，程序化电压足以在第二介电组合物中诱发一击穿且在第三介电反熔丝电极与第四介电反熔丝电极之间形成电连接。
本案的另一实施例揭露一种程序化一半导体元件的方法，方法包括以下步骤：获得具有许多集成介电反熔丝电路的一半导体元件，其中每一集成介电反熔丝电路包括第一介电反熔丝电极、邻近且平行于第一介电反熔丝电极的第二介电反熔丝电极、第二介电反熔丝电极的一部分与第一介电反熔丝电极的一部分重叠、将第一介电反熔丝电极及第二介电反熔丝电极隔开的一介电质，将程序化电压施加至第一组集成介电反熔丝电路，程序化电压足以诱发介电质的击穿且由此在第一组集成熔丝电路中的每一者的第一介电反熔丝电极与第二介电反熔丝电极之间形成电阻性直接电连接，以产生经程序化的半导体元件。
附图说明
本案的一实施例的态样将在结合附图阅读时自以下详细描述最佳地了解。请注意，根据产业中的标准方法，各种特征未按比例绘制。实际上，为了论述清楚起见，各种特征的尺寸可以任意地增大或减小。
图1A是根据一些实施例的反熔丝结构的示意图，且图1B是在程序化操作之后的图1A的反熔丝结构的示意图；
图2是根据一些实施例的对应于根据图1A的反熔丝结构的功能元件的反熔丝结构的布局图；
图3A是根据一些实施例的垂直反熔丝结构的布局图，图3B是根据一些实施例的水平反熔丝结构的布局图，且图3C是根据一些实施例的反熔丝结构的横截面图；
图4A至图4B是合并根据一些实施例的反熔丝结构的IC元件的示意图；
图5A及图6A是合并根据一些实施例的多个反熔丝结构的IC元件的布局图，且图5B、图5C及图6B是图5A及图6A的IC元件的简化布局图；
图7A至图7C是根据一些实施例的反熔丝结构的程序化操作及读取操作的示意图；
图8是反映用于制造合并反熔丝结构的IC元件的系统的功能部分的图表；
图9是展示IC元件设计、制造及程序化之间的重叠的流程图。
【符号说明】
100,100',100a,100b:介电反熔丝结构
101:主动区域
102b:位元线(BL)
102v:程序化电压
102w:字线(WL)
103,220:介层孔
104:程序化晶体管
104g,104g’,106:栅极导体结构
104d,104s,108:源极/漏极导体结构
106a,106b:导电材料层
107,107a,107b:电容器介电质(ILD)
112:反熔丝元件
114:电性连接线
116:电阻性直接电连接
117:虚设晶体管
118,VSS:源极电压
208:VDDQ电源
218:聚切割线
200a,200b:IC元件
800:电子制程控制(EPC)系统
802:(硬件)处理器
804:(计算机可读)储存媒体,记忆体
806:计算机程序码(或指令)
808:制程控制数据,控制演算法,制程数据,程序化数据,操作参数,布局数据
810:使用者界面(UI)
812:I/O(接口)
814:网络接口
816:网络
818:总线
820:制造工具
900:集成电路(IC)制造系统
920:设计室
922:IC设计布局图
930:遮罩室
932:(遮罩)数据准备
944:遮罩制造
945:遮罩,多个遮罩
950:IC制造商/制造者(“晶圆厂”),制造厂,前端,铸造厂
952:晶圆制造
953:(半导体)晶圆
960:集成电路(IC)元件
980:程序化(操作)
H:组合高度
BL:位元线
WL:字线
L:长度
N:值
M-M':轴线
VDDQ:供应源
VDDQO,VDD:操作(读取)电压
VDDQP:程序化电压
W:间距
MD:源极/漏极触点结构
Iread,Iprog:电流
具体实施方式
示例性实施例的此描述意欲结合附图来阅读，附图将被视为整体书面描述的一部分。以下揭示内容提供用于实施提供的标的的不同特征的许多不同实施例或实例。组件、值、操作、材料、配置或类似者的特定实例将在下文描述以简化本案的一实施例。
当然，此等各者仅为实例且不欲为限制性的。其他组件、值、操作、材料、配置或类似者是预期的。举例而言，在随后的描述中的第一特征形成于第二特征上方或上可包括第一特征及第二特征是直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间，使得第一特征及第二特征不可直接接触的实施例。另外，本案可在各种实例中重复参考数字及/或字母。此重复是出于简单及清楚的目的且本身并不规定论述的各种实施例及/或组态之间的关系。
此外，为了方便用于描述如诸图中图示的一个元件或特征与另一元件或特征的关系的描述，在本文中可使用空间相关术语，诸如“在……下面”、“在……下”、“下部”、“在……之上”、“上部”及类似术语。空间相关术语意欲涵盖除了诸图中所描绘的定向以外的元件在使用或操作时的不同定向。设备及结构可另外定向(旋转例如90°、180°，或关于水平或垂直轴线成镜像)，且本文中所使用的空间相关描述符可类似地加以相应解释。
下文详述的结构及方法大体上是关于电熔丝(熔丝、电子熔丝及/或反熔丝)，且特别地，是关于可用于程序化IC元件的反熔丝及相关联方法，且更特别地，是关于并有此等反熔丝结构的IC元件设计，及并有反熔丝结构的IC元件及使用OTP操作的方法，其中施加的程序化电压使介电材料退化以在两个邻近的导体结构之间建立电连接。
如本文中所使用，术语“介电熔丝”是指一反熔丝结构，在制造中状况下，该反熔丝结构界定一电容器，在该电容器中，电极包括形成于栅极氧化物上方的栅极导体结构(MG)的一部分，及形成于S/D区域上方的源极/漏极触点结构(MD)的一邻近且对置的部分，在该电容器中，将栅极导体结构的部分与源极/漏极触点结构隔开的层间介电质(interlayerdielectric；ILD)充当介电质以界定电容器。反熔丝结构亦替代地引用为“md熔丝”或“MD熔丝”以反映源极/漏极触点结构作为反熔丝电极中的一者的利用及ILD作为介电质的对应使用。在程序化操作期间，若特定介电反熔丝待启动以便连接相关联电路系统，则在栅极导体结构及邻近的源极/漏极导体结构板上施加例如VDDQP的电压，其中VDDQP的值或量值足以将介入的层间介电材料击穿或退化以在栅极导体结构的部分与邻近的源极/漏极导体结构之间建立直接的电阻性电连接，由此将电容器转换成电阻器。
根据一些实施例，通过利用相对于栅极介电质较不稳固的介电材料，介电反熔丝结构及并有该介电反熔丝结构的IC元件允许程序化电路系统的大小、电流的量值及/或程序化电压相对于其他的一个晶体管一个电阻器(one transistor one resistor；1T1R)熔丝设计显著减小。尽管将介电反熔丝视为反熔丝，即，程序化介电反熔丝结构创建电连接，但在一些例子中，为简单起见，将使用术语“熔丝”。在一些实施例中，例如，当与实施熔丝设计时所使用的面积进行比较时，介电反熔丝结构消耗程序化电路系统的面积的10％或更少，由此允许添加更多的功能电路系统及/或减小所得IC元件的大小。
图1A是根据一些实施例的制造中IC结构、尤其是具有介电反熔丝结构100的IC结构的示意图。介电反熔丝结构100包括反熔丝元件112，该反熔丝元件经组态为具有以下各者的电容器：一第一板，该第一板由电连接至程序化晶体管104的源极/漏极导体结构108的第一部分界定；一第二板，该第二板由栅极导体结构106的第一部分界定，该栅极导体结构电连接至供应源VDDQ且与源极/漏极导体结构108的第一部分重叠，及在熔丝元件112的两个板之间的电容器介电质107(ILD)。在一些实施例中，程序化晶体管104经组态使得栅极导体结构104g由字线102w(WL)控制且与熔丝元件112对置的源极区域104s连接至位元线(BL)102b。熔丝元件112配置在程序化晶体管104与供应源VDDQ之间且连接至该程序化晶体管及该供应源VDDQ两者，读取电压(VDDQO)及较高的程序化电压(VDDQP)是自供应源VDDQ施加。
图1B是根据一些实施例的经程序化的IC结构、尤其是具有介电反熔丝结构100‘的IC结构的示意图。如经程序化，设置在介电反熔丝结构100(图1A)中的熔丝元件112已经受足以在电容器介电质107的部分中诱发击穿的电压位准(VDDQP)，介电质的该部分配置在由源极/漏极导体结构108(MD)的第一部分界定的第一板及由栅极导体结构106(MG)的第一部分界定的第二板的重叠部分之间，由此在熔丝元件112的原始电容器的两个板之间创建电阻性直接电连接116。
图2是根据一介电反熔丝结构的一些实施例的IC结构设计的平面图。该介电反熔丝结构包括熔丝元件112，该熔丝元件在制造中经组态为具有以下各者的电容器：第一板，该第一板由源极/漏极导体结构108的第一部分界定；第二板，该第二板由栅极导体结构106的第一部分界定；及层间介电质(interlayer dielectric；ILD)材料，该材料设置在熔丝元件112的两个板之间，以作为电容器介电质107或电阻性直接电连接116(若经程序化)。在一些实施例中，程序化晶体管104经组态使得栅极导体结构104g由字线102w(WL)控制。熔丝元件112配置在程序化晶体管104与程序化电压102v(VDDQP)的VDDQ电源208之间且连接至该程序化晶体管及该VDDQ电源两者，操作(读取)电压(VDDQO或VDD)及程序化电压(VDDQP)是自该VDDQ电源供应至熔丝元件112及程序化晶体管104。
图3A及图3B是根据一些实施例的熔丝元件112的平面图，该些熔丝元件在制造中经组态为具有以下各者的电容器：第一板，该第一板由源极/漏极导体结构108(MD)的第一部分界定；第二板，该第二板由栅极导体结构106的第一部分界定；及ILD材料的一部分，该部分设置在熔丝元件112的两个板的重叠长度之间，以作为电容器介电质107或电阻器(若经程序化)。视IC元件的设计规格、适用于IC元件的设计布局的设计规则及可用的空间而定，熔丝元件112可以水平组态(图3A)、垂直组态(图3B)或符合设计规则的其他任何其他组态来设置。
在熔丝元件112已程序化的实施例中，所得连接的电阻是以下各者的函数：经由ILD材料建立的电连接的密度的导电性、源极/漏极导体结构108与栅极导体结构106之间的间距W及源极/漏极导体结构108及栅极导体结构106的重叠部分的长度L。
图3C是根据一些实施例的熔丝元件112及程序化晶体管104的横截面图，在制造中在主动区域101(晶体管形成所在的区域)或场区域(未示出)上方的熔丝元件及程序化晶体管经组态为具有以下各者的电容器：第一板，该第一板由源极/漏极导体结构108的第一部分界定；第二板，该第二板由栅极导体结构106的第一部分界定，该栅极导体结构可包括导电材料(多晶硅(polysilicon)、硅化物(silicide)等)的多个层106a、106b；及ILD材料的(多个)部分，该(该些)部分设置在反熔丝元件112的源极/漏极导体结构108及栅极导体结构106板的重叠长度之间，以作为电容器介电质107。如同栅极导体结构106，在一些实施例中，电容器介电质107包括多于一层的材料，该材料形成具有组合高度H的电容器介电质107a、107b或经程序化的反熔丝元件112中的电阻性直接电连接116(若经程序化)。在一些实施例中，第一反熔丝元件中所使用的电容器介电质107的组成及第二反熔丝元件中所使用的介电材料的组成可以不同，由此关于在IC元件的不同区域中的反熔丝元件的效能，允许IC设计者具有更大灵活性。
栅极导体结构106的第一部分的长度是通过置放聚切割线(poly cut)218来界定，该些聚切割线用以将栅极导体结构106的第一部分与多晶硅图案的剩余部分隔开。栅极导体结构106的第一部分又经由介层孔220电连接至VDDQ电源208。在一些实施例中，程序化晶体管104包括配置在栅极导体结构106的对置侧面上的对应的多层栅极导体结构104g、104g’及源极/漏极导体结构104d、104s。程序化晶体管104的栅极导体结构104g、104g’又经由介层孔103电性连接至字线102w(WL)。在一些实施例中，栅极导体结构是通过在主动区域及/或场区域的暴露表面上沉积金属种子材料而使得一或多个导电材料层形成或沉积在种子层上方来形成。在一些实施例中，通过化学机械研磨(chemical mechanical polishing；CMP)及/或电浆蚀刻来移除导电材料的多个部分，以隔离导电材料的多个部分且形成导电图案。在一些实施例中，处理栅极导体结构的上部部分以形成硅化物或硅化金属区域，以用于进一步减小栅极导体结构的电阻。在一些实施例中，通过在栅极导体结构的对置侧面上沉积或形成N型掺杂及/或P型掺杂的硅或多晶硅来形成源极/漏极导体结构。
图4A及图4B是根据一些实施例的IC结构、尤其是具有至少两个介电反熔丝结构100/100’(未程序化/经程序化)的IC结构的示意图，该些介电反熔丝结构包括反熔丝元件112及程序化晶体管104两者，且一或多个虚设晶体管117配置在介电反熔丝结构100/100’之间。在一些实施例中，该些虚设晶体管经组态使得栅极电极电连接至“源极”电压118(VSS)。虚设晶体管117的数目由值“N”表示，其中对于图4A中的示意图，N＝1，而对于图4B中的示意图，N＝2。具有较高N值的设计通常效率较低，此是因为现在不可用于建立其他功能元件的专用于程序化电路系统的表面区域的量。因此，大于2或3的N值是可能等，但具有降低的效率。
图5A是根据包括一对介电反熔丝结构100a、100b的IC元件的一些实施例的IC结构设计的平面图，该对介电反熔丝结构共用沿着介电反熔丝结构的一个侧面的共同边界或边缘，其中介电反熔丝结构100a及介电反熔丝结构100b由于180°旋转而彼此偏移且共用平行于介电反熔丝结构的邻近侧面延伸的共同VDDQ电源208。根据一些实施例，图5B及图5C是根据IC元件的一些实施例的IC结构设计的简化平面图，突出显示了多对邻近的IC元件200a、200b之间的空间关系。
在图5B中，IC元件200b相对于IC元件200a旋转了180°且沿着IC元件200a、200b的副边缘毗邻IC元件200a，IC元件中的每一者包括对应的介电反熔丝结构100a、100b。在图5C中，IC元件200b相对于IC元件200a关于轴线M-M’“成镜像”且沿着IC元件200a、200b的副(较短)边缘毗邻IC元件200a，IC元件中的每一者包括介电反熔丝结构100a、100b。
图6A是根据包括四对介电反熔丝结构100a、100b的IC元件的一些实施例的IC结构设计的平面图，其中一对中的介电反熔丝结构100a经组态用于针对奇数字元(位元1、3、5及7)的程序化电路系统且配对的介电反熔丝结构100b经组态用于针对偶数字元(位元2、4、6及8)的程序化电路系统。多对介电反熔丝结构100a、100b中的每一者共用沿着介电反熔丝结构的主(较长)侧面的共同边界或边缘，其中介电反熔丝结构100a及介电反熔丝结构100b与配对的介电反熔丝结构100a、100b旋转偏移180°，或替代地呈现配对的介电反熔丝结构的镜像，且共用共同VDDQ电源208，该电源在介电反熔丝结构100a、100b中的每一者的至少一部分上方延伸。在图6B中，IC元件200b相对于IC元件200a关于轴线M-M’“成镜像”且沿着IC元件200a、200b的主(较长)边缘毗邻IC元件200a，IC元件中的每一者包括介电反熔丝结构100a、100b。
图7A是根据一些实施例的制造中IC结构、尤其是具有介电反熔丝结构100的IC结构的示意图。在程序化操作期间，通过经由对应的介电反熔丝结构连接选择的功能电路系统，将经计算以达成最终IC元件的预定功能性的程序化序列应用于制造中IC结构。程序化序列确定最初“打开”的熔丝元件112中的哪一个在适合使熔丝元件112中的介电材料退化且形成电阻性直接电连接116的条件下将经受程序化电压(VDDQP)。在程序化操作完成时，即，当所有选择的介电反熔丝结构已程序化且正在充当电阻器时，经程序化的IC元件将具有预定功能性且作好进行测试及组装操作的准备。
图7B是根据一些实施例的制造中(且未程序化的)IC结构、尤其是介电反熔丝结构100在程序化操作期间未经受程序化电压(VDDQP)的IC结构的示意图。因为初始的熔丝元件112电容器结构保持完整，所以在“读取”操作期间，未程序化的电路将读取为“打开”的，即，将展现可忽略的读取电流，且将指定或读取为“0”。
图7C是根据一些实施例的经程序化的IC结构、尤其是经程序化的介电反熔丝结构100’在适合使于熔丝元件112中发现的介电材料退化的条件下经受程序化电压(VDDQP)的IC结构的示意图，初始电容器结构现在类似电阻性直接电连接116。因为初始电容器结构在程序化操作期间退化(经历击穿)，所以在“读取”操作期间，经程序化的电路将读取为电阻器，即，将展现可量测的读取电流，且将指定或读取为“1”。
根据一些实施例，图8是电子制程控制(electronic process control；EPC)系统800的方块图。根据一些实施例，本文中描述的根据一或多个实施例的产生单元布局图的方法可例如使用EPC系统800来实施。在一些实施例中，EPC系统800是包括硬件处理器802及非暂时性计算机可读储存媒体804的通用计算元件。计算机可读储存媒体804尤其经编码具有(即，储存)计算机程序码(或指令)806，即一组可执行指令。计算机程序码806由硬件处理器802的执行(至少部分地)表示实施本文中描述的根据一或多个实施例的方法(在下文中，提出的制程及/或方法)的一部分或全部的EPC工具。
硬件处理器802经由总线818电耦接至计算机可读储存媒体804。硬件处理器802亦通过总线818电耦接至I/O接口812。网络接口814亦经由总线818电耦接至硬件处理器802。网络接口814连接至网络816，因此硬件处理器802及计算机可读储存媒体804能够经由网络816连接至外部元件。硬件处理器802用以执行编码在计算机可读储存媒体804中的计算机程序码806，以便使EPC系统800可用于执行提出的制程及/或方法的一部分或全部。在一或多个实施例中，硬件处理器802是中央处理单元(central processing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit；ASIC)及/或合适的处理单元。
在一或多个实施例中，计算机可读储存媒体804是电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或元件)。举例而言，计算机可读储存媒体804包括半导体或固态记忆体、磁带、可移式计算机磁盘、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、硬质磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体804包括光盘只读记忆体(compact disk-read only memory；CD-ROM)、可读写光盘(compact disk-read/write；CD-R/W)及/或数字视频光盘(digital videodisc；DVD)。
在一或多个实施例中，计算机可读储存媒体804储存计算机程序码806，该计算机程序码用以使EPC系统800(在此执行(至少部分地)表示EPC工具的情况下)可用于执行提出的制程及/或方法的一部分或全部。在一或多个实施例中，计算机可读储存媒体804亦储存利于执行提出的制程及/或方法的一部分或全部的信息。在一或多个实施例中，计算机可读储存媒体804储存制程控制数据808，在一些实施例中，该制程控制数据包括控制演算法、制程变数及常数、目标范围、设定点、程序化控制数据及用于实现对各种制程的基于统计制程控制(statistical process control；SPC)及/或模型预测控制(model predictivecontrol；MPC)的控制的码。
EPC系统800包括I/O接口812。I/O接口812耦接至外部电路。在一或多个实施例中，I/O接口812包括用于将信息及命令传达至硬件处理器802的键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕及/或游标方向键。
EPC系统800亦包括耦接至硬件处理器802的网络接口814。网络接口814允许EPC系统800与网络816通信，一或多个其他计算机系统连接至该网络。网络接口814包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一或多个实施例中，提出的制程及/或方法的一部分或全部是在两个或多个EPC系统800中实施。
EPC系统800用以经由I/O接口812接收信息。经由I/O接口812接收的信息包括由硬件处理器802进行处理的以下各者中的一或多者：指令、数据、程序设计数据、规定例如层厚度、间隔距离、结构及层电阻率及特征大小的设计规则、制程效能历史、目标范围、设定点及/或其他参数。信息是经由总线818传送至硬件处理器802。EPC系统800用以经由I/O接口812接收与使用者界面(user interface；UI)有关的信息。信息储存在计算机可读媒体804中以作为使用者界面(user interface；UI)810。
EPC系统800用以将信息发送至制造工具820及自制造工具820接收信息，该制造工具包括将执行预定系列的制造操作以产生所要的集成电路元件的以下工具中的一或多者：离子植入工具、蚀刻工具、涂布工具、冲洗工具、清洁工具、化学-机械平坦化工具、测试工具、检测工具、运输系统工具及热处理工具。信息包括用于控制、监测及/或评估制造制程的执行及进展的操作数据、参数数据、测试数据及功能数据中的一或多者。数据储存在计算机可读媒体804中及/或自计算机可读媒体804撷取。
在一些实施例中，提出的制程及/或方法的一部分或全部是实施为由处理器执行的独立软件应用程序。在一些实施例中，提出的制程及/或方法的一部分或全部是实施为作为额外软件应用程序的一部分的软件应用程序。在一些实施例中，提出的制程及/或方法的一部分或全部是实施为软件应用程序的外挂程序。在一些实施例中，提出的制程及/或方法的至少一者是实施为作为EPC工具的一部分的软件应用程序。在一些实施例中，提出的制程及/或方法的一部分或全部是实施为由EPC系统800使用的软件应用程序。
在一些实施例中，制程是实现为储存于非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括(但不限于)外部/可移式及/或内部/内建的储存或记忆体单元，例如以下各者中的一或多者：光盘，诸如DVD；磁盘，诸如硬盘；半导体记忆体，诸如ROM、RAM、记忆卡；及类似物。
根据一些实施例，图9是集成电路(integrated circuit；IC)制造系统900的方块图，及与该IC制造系统相关联的IC制造流程。在一些实施例中，基于布局图，(A)一或多个半导体遮罩或(B)一半导体集成电路的一层中的至少一个组件中的至少一者是使用制造系统900制造。
在图9中，IC制造系统900包括诸如设计室920、遮罩室930及IC制造商/制造者(“晶圆厂”)950的实体，该些实体在与制造IC元件960有关的设计、开发及制造循环及/或服务中彼此相互作用。制造系统900中的实体由通信网络连接。在一些实施例中，通信网络是单一网络。在一些实施例中，通信网络是多种不同的网络，诸如内部网络及网际网络。
通信网络包括有线及/或无线的通信通道。每一实体与其他实体中的一或多者相互作用，且为其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室920、遮罩室930及IC晶圆厂950中的两者或多者归单个的较大公司所有。在一些实施例中，设计室920、遮罩室930及IC晶圆厂950中的两者或多者共存于共用设施中且使用共用资源。
设计室(或设计团队)920产生IC设计布局图922。IC设计布局图922包括针对IC元件960设计的各种几何图案。该些几何图案对应于构成待制造的IC元件960的各种组件的金属层、氧化物层或半导体层的图案。各种层组合以形成各种IC特征。
举例而言，IC设计布局图922的一部分包括将在半导体基板(诸如硅晶圆)及安置于半导体基板上的各种材料层中形成的各种IC特征，诸如主动区域、栅极电极、源极与漏极区域、层间互连的金属线或触点/介层孔及用于接合垫的开口。设计室920实施恰当的设计程序以形成IC设计布局图922。设计程序包括逻辑设计、实体设计或置放选路中的一或多者。IC设计布局图922存在于具有关于几何图案的信息的一或多个数据文件中。举例而言，IC设计布局图922可以用GDSII文件格式或DFII文件格式表示。
尽管通过恰当方法来调整经改进的IC设计布局图的图案以便例如相比于未经改进的IC设计布局图减小集成电路的寄生电容，但经改进的IC设计布局图反映以下操作的结果：改变布局图中的导电线的位置，且在一些实施例中，将与电容性隔离结构相关联的特征插入至IC设计布局图以进一步减小寄生电容，如与具有经改进的IC设计布局图(不具用于形成位于其中的电容性隔离结构的特征)的IC结构进行比较。
遮罩室930包括遮罩数据准备932及遮罩制造944。遮罩室930使用IC设计布局图922来制造一或多个遮罩945，该一或多个遮罩将用于根据IC设计布局图922制造IC元件960的各种层。遮罩室930执行遮罩数据准备932，其中IC设计布局图922经转译成代表性数据文件(“representative data file；RDF”)。遮罩数据准备932将RDF提供至遮罩制造944。遮罩制造944包括遮罩写入器。遮罩写入器将RDF转换成基板上的影像，诸如遮罩(光刻罩)945或半导体晶圆953。IC设计布局图922是由遮罩数据准备932操纵以遵守遮罩写入器的特定特性及/或IC晶圆厂950的要求。在图9中，遮罩数据准备932及遮罩制造944是说明为独立的元件。在一些实施例中，遮罩数据准备932及遮罩制造944可以一起被称为遮罩数据准备。
在一些实施例中，遮罩数据准备932包括光学近接修正(optical proximitycorrection；OPC)，光学近接修正使用微影增强技术以补偿影像误差，诸如可以由绕射、干涉、其他处理效应及类似者引起的影像误差。OPC调整IC设计布局图922。在一些实施例中，遮罩数据准备932包括其他解析度增强技术(resolution enhancement technique；RET)，诸如离轴照明、次解析度辅助特征、相移遮罩、其他合适的技术及类似技术或该些技术的组合。在一些实施例中，亦使用逆微影技术(inverse lithography technology；ILT)，逆微影技术将OPC视为逆成像问题。
在一些实施例中，遮罩数据准备932包括遮罩规则检验器(mask rule checker；MRC)，遮罩规则检验器利用一组遮罩创造规则来检查已经历OPC中的制程的IC设计布局图922，该组遮罩创造规则含有特定的几何及/或连接限制以确保足够裕量，以解释半导体制造制程中的可变性及类似者。在一些实施例中，MRC修改IC设计布局图922以补偿遮罩制造944期间的限制，如此可撤销由OPC执行的修改的部分，以便满足遮罩创造规则。
在一些实施例中，遮罩数据准备932包括微影制程检查(lithography processchecking；LPC)，该微影制程检查模拟将由IC晶圆厂950实施以制造IC元件960的处理。LPC基于IC设计布局图922来模拟此处理以创建模拟制造的元件，诸如IC元件960。LPC模拟中的处理参数可以包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考虑各种因素，诸如空中影像对比度、焦点深度(“depth of focus；DOF”)、遮罩误差增强因子(“mask error enhancement factor；MEEF”)、其他合适的因素及类似者或前述因素的组合。在一些实施例中，在模拟制造的元件已由LPC创建之后，若模拟的元件在形状上不足够接近以满足设计规则，则应重复OPC及/或MRC以进一步改良IC设计布局图922。
应理解，为清楚起见，遮罩数据准备932的以上描述已经简化。在一些实施例中，遮罩数据准备932包括额外特征，诸如用于根据制造规则修改IC设计布局图922的逻辑运算(logic operation；LOP)。另外，在遮罩数据准备932期间应用于IC设计布局图922的制程可以按多种不同的次序执行。
在遮罩数据准备932之后且在遮罩制造944期间，基于经改进的IC设计布局图922来制造一遮罩945或一组遮罩945。在一些实施例中，遮罩制造944包括基于IC设计布局图922来执行一或多次微影曝光。在一些实施例中，使用一电子束(e射束)或多个e射束的机制以基于经改进的IC设计布局图922在遮罩(光罩或光刻罩)945上形成图案。遮罩945可以用各种技术形成。在一些实施例中，遮罩945是使用二元技术(binary technology)形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于使已涂布在晶圆上的影像敏感材料层(例如，光阻剂)曝光的辐射束被不透明区域阻断且透射穿过透明区域，该辐射束诸如紫外线(ultraviolet；UV)射束。在一个实例中，遮罩945的二元遮罩版本包括透明的基板(例如，熔融石英)及涂布在二元遮罩的不透明区域中的不透明材料(例如，铬)。
在另一实例中，遮罩945是使用相移技术形成。在遮罩945的相移遮罩(phaseshift mask；PSM)版本中，形成于相移遮罩上的图案中的各种特征用以具有恰当的相位差以增强解析度及成像品质。在各种实例中，相移遮罩可为衰减式PSM或交替式PSM。通过遮罩制造944产生的遮罩将在多种制程中使用。举例而言，此(此等)遮罩将在用于在半导体晶圆953中形成各种掺杂区域的离子植入制程中、在用于在半导体晶圆953中形成各种蚀刻区域的蚀刻制程中及/或在其他合适的制程中使用。
IC晶圆厂950包括晶圆制造952。IC晶圆厂950是IC制造企业，该IC制造企业包括用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，IC晶圆厂950是半导体铸造厂。举例而言，可能存在用于多个IC产品的前端制造(前端工序(front-end-of-line；FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品的互连及封装的后端制造(后端工序(back-end-of-line；BEOL)制造)，且第三制造设施可以为铸造厂企业提供其他服务。
晶圆制造952包括在半导体基板上形成遮罩材料的图案化层，该半导体基板由遮罩材料制成，该遮罩材料包括一或多层的光阻剂、聚酰亚胺、氧化硅、氮化硅(例如，Si3N4、SiON、SiC、SiOC)或其组合。在一些实施例中，遮罩945包括单层遮罩材料。在一些实施例中，遮罩945包括多层遮罩材料。
在一些实施例中，通过曝光于照明源来对遮罩材料进行图案化。在一些实施例中，照明源为电子束源。在一些实施例中，照明源为发射光的灯。在一些实施例中，光为紫外线光。在一些实施例中，光为可见光。在一些实施例中，光为红外线光。在一些实施例中，照明源发射不同(UV、可见及/或红外线)光的组合。
在遮罩图案化操作之后，蚀刻未被遮罩覆盖的区域(例如，在图案的开放区域中的鳍状物)以修改暴露的区域内的一或多个结构的尺寸。在一些实施例中，根据一些实施例，利用电浆蚀刻或利用液体化学蚀刻溶液来执行蚀刻。液体化学蚀刻溶液的化学品包括诸如以下各者的蚀刻剂中的一或多者：柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、氢氯酸(hydrochloric acid；HCl)、乙酸(CH3CO2H)、氢氟酸(hydrofluoric acid；HF)、缓冲的氢氟酸(buffered hydrofluoric acid；BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol；EDP)、四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)或其组合。
在一些实施例中，蚀刻制程为干式蚀刻或电浆蚀刻制程。使用通过电磁场激发以解离成离子的含卤素反应气体来执行对基板材料的电浆蚀刻。反应或蚀刻剂气体包括例如CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或其组合，尽管在本案的一实施例的范畴内亦想象其他半导体材料蚀刻剂气体。根据此项技术中已知的电浆蚀刻方法，通过交变的电磁场或通过固定偏压使离子加速以撞击暴露的材料。
在一些实施例中，蚀刻制程包括使功能区域中的暴露结构存在于含氧气氛中以将暴露结构的外部部分氧化，接着进行如上所述的诸如电浆蚀刻或液体化学蚀刻的化学修整制程，以移除氧化的材料且留下经改进的结构。在一些实施例中，执行化学修整后的氧化以提供对暴露的材料的更大尺寸选择性且减小制造制程期间的意外材料移除的可能性。在一些实施例中，暴露结构可包括鳍式场效晶体管(Fin Field Effect Transistor；FinFET)的鳍结构，其中鳍状物嵌入于覆盖鳍状物的侧面的介电支撑介质中。在一些实施例中，功能区域的鳍状物的暴露部分是在介电支撑介质的顶部表面之上的鳍状物的顶部表面及侧面，其中介电支撑介质的顶部表面已凹陷至在鳍状物的顶部表面之下的位准，但仍覆盖鳍状物的侧面的下部部分。
IC晶圆厂950使用由遮罩室930制造的遮罩945以制造IC元件960。因此，IC晶圆厂950至少间接地使用IC设计布局图922以制造IC元件960。在一些实施例中，半导体晶圆953是由IC晶圆厂950使用遮罩945制造以形成IC元件960。在一些实施例中，IC制造包括至少间接地基于IC设计布局图922来执行一或多次微影曝光。半导体晶圆953包括硅基板或其他恰当的基板，该基板上形成有多个材料层。半导体晶圆953进一步包括以下各者中的一或多者：各种掺杂区域；介电特征；多位准互连；及类似物(在后续制造步骤形成)。
然而，一旦经制造，包括电子熔丝及/或反熔丝结构的IC元件960设计将通常经受程序化操作980。对于一些实施例，在程序化操作期间，使用IC设计布局图922以开发程序化序列，在该程序化序列期间，将超过设计的操作及/或输入/输出电压(VDDQ、VDD)的程序化电压(VDDQP)施加至指定的介电反熔丝，从而导致反熔丝元件112中的介电层击穿且形成如例如图1B及图7C中所示的电阻性直接电连接116。
举例而言，可程序化只读记忆体(programmable read-only memory；PROM)元件具有行的网格且与列的对应网格隔开，在网格中，每个行/列交叉点(单元)包括连接两个网格的电子熔丝。经由行发送的电荷将穿过完整的电子熔丝到达接地列，对于特定单元，此指示值1。因为单元中的每一者具有电子熔丝，所以PROM晶片的初始(空白)状态全部为1。为了将指定单元的值改为0，使用程序化元件以发送经过单元的规定程序化电流。该程序化电流足以通过在经常被称为“燃烧”PROM的操作中“烧尽”电子熔丝来破坏指定单元的行及列之间的电连接。
然而，上文结合PROM提及的电子熔丝方法不能很好地扩展至深次微米及/或FinFET制程中，且此等电子熔丝结构消耗大量的元件面积以建立在较大容量的一次性可程序化(one-time programmable；OTP)非挥发性记忆体元件(non-volatile memory；NVM)中使用的晶体管。在一些实施例中，利用电子熔丝方法的元件在备用模式下经受高漏电流。正如程序化操作期间的强制电迁移(electromigration；EM)可“打开”金属熔丝，在一些例子中，与经程序化的元件的后续操作相关联的EM导致电子熔丝改良电连接，由此损坏最初程序化至NVM中的信息。此等缺点已使设计者及铸造厂寻找替代物。
一些实施例中所利用的介电反熔丝如同其他基于反熔丝的OTP NVM一样利用差分氧化物击穿效能以创建反熔丝的程序化元件，且可并入至标准CMOS制程及元件设计中而无需额外的制程步骤。在一些实施例中，反熔丝元件亦与标准逻辑电路遵循相同的电力及布局设计规则，且因此可与包含IC元件的其他功能结构一起缩放。反熔丝元件因此与根据由成熟的制程节点提供的经改良效能制造的其他能够元件一样获益于良率及可靠性增益，同时容易适应于大部分攻击性新制程节点。
一些反熔丝OTP元件通过运用在标准CMOS制程中可获得的较薄栅极/核心氧化物与较厚I/O氧化物之间的参数差而更差(wors)。通过将高电压施加至栅极来程序化反熔丝元件，将高电压施加至栅极导致较薄的核心氧化物击穿且创建短路。此制程稳固且可靠，且不同于电子熔丝，用于创建电流路径的氧化物击穿并不经受随时间的再生长或重建。然而，根据一些实施例，一介电反熔丝OTP IC元件通过运用设置在通常为多晶硅及/或硅化物/硅化金属的栅极导体结构106与邻近的源极/漏极导体结构108之间的电容器介电质107(其中ILD材料是选自例如介电质、低κ介电质、多孔的低κ介电质及其组合)的介电品质而工作，κ为介电常数(dielectric constant)。
不同一些先前技术反熔丝结构，介电反熔丝结构100不涉及击穿栅极氧化物/介电层。由于ILD沉积技术，可通过改变ILD材料、ILD沉积技术及/或条件及/或ILD材料中所含的掺杂度来对ILD材料的击穿性质作出一定程度的改进。根据一些实施例的介电反熔丝结构具有高可缩放性且提供明显高于习知电子熔丝结构的面积效率程度的面积效率程度。在一些实施例中，用于介电反熔丝结构的表面积比将用于对应的电子熔丝结构的表面积少至少90％。根据一些实施例的介电反熔丝结构的减少的面积消耗允许制造使用相对于利用习知电子熔丝结构的IC元件较低的读取功率以获得相同IC元件功能性的IC元件。
因此，IC晶圆厂950至少间接地使用IC设计布局图922以制造IC元件960。在一些实施例中，半导体晶圆953是由IC晶圆厂950使用遮罩945制造以形成IC元件960。在一些实施例中，IC制造包括至少间接地基于IC设计布局图922来执行一或多次微影曝光。半导体晶圆953包括硅基板或其他恰当的基板，该基板上形成有多个材料层。半导体晶圆953进一步包括以下各者中的一或多者：各种掺杂区域；介电特征；多位准互连；及类似物(在后续制造步骤形成)。
关于集成电路(integrated circuit；IC)制造系统(例如，图9的制造系统900)及与该IC制造系统相关联的IC制造流程的细节将例如在以下各者中发现：在2016年2月9日授予的美国专利第9,256,709号、在2015年10月1日公布的美国预授权公开案第20150278429号、在2014年2月6日公布的美国预授权公开案第20140040838号及在2007年8月21日授予的美国专利第7,260,442号，前述各者中的每一者特此以全文引用的方式并入。
在一些实施例中，通过以下操作在该集成电路内创建导电线：在集成电路的其中具有栅极结构的一层上沉积一层介电材料，接着在至少一个轨道的位置处在介电材料中形成开口。在一些实施例中，将金属种子材料添加至介电材料中的开口内的暴露表面，且将一层导电材料添加至在种子层上方的开口。在一些实施例中，通过电镀来添加该导电材料层。在一些实施例中，通过例如来自金属靶的溅射来添加该导电材料层。在一些实施例中，通过包括以下各者中的一或多者的化学气相沉积来添加导电材料层：化学气相沉积(chemicalvapor deposition；CVD)、电浆增强化学气相沉积(plasma-enhanced chemical vapordeposition；PECVD)、原子层沉积(atomic layer deposition；ALD)及类似者。在一些实施例中，通过化学机械研磨(chemical mechanical polishing；CMP)及/或电浆蚀刻自该层介电材料的顶部移除在该层介电材料上的导电材料，以隔离在该层介电材料内的开口中的导电材料的多个部分。
在一些实施例中，通过以下操作将沿着集成电路布局或制造的集成电路的各种轨道的导电线彼此隔开：移除两个其他导电线之间的一定长度的导电线及用介电材料填充已移除长度的导电线的体积(例如，在两个导电线之间形成沟槽隔离结构，其中该沟槽隔离结构及该些导电线各自沿着第一方向延伸)。在一些实施例中，一或多个邻接的导电线的多个部分是通过蚀刻贯穿该些导电线以形成一隔离结构来隔离，该隔离结构在不同于该些导电线延伸穿过集成电路的层的方向的第二方向上延伸。
集成电路元件的主动区域或功能区域或单元是由集成电路的一区域中的在导电线的多个部分之间的沟槽隔离结构彼此隔开或与集成电路的其他元件隔开。在一些实施例中，集成电路的导电线垂直于IC元件的单元的栅极电极及电压承载或接地线[VDD(主漏极电压)、VDDQP(程序化漏极电压)、VDDQO(操作I/O漏极电压)及VSS(源极电压)]延伸。在一些实施例中，集成电路的导电线平行于集成电路的电压承载线中的至少一者且平行于集成电路的单元的栅极电极延伸。
一些实施例包括一种集成电路，集成电路具有：第一介电反熔丝电极，第一介电反熔丝电极在主动区域上方；第二介电反熔丝电极，第二介电反熔丝电极在主动区域上方且平行于第一介电反熔丝电极，第二介电反熔丝电极的一部分与第一介电反熔丝电极的一部分重叠；及介电组合物，介电组合物设置在第一介电反熔丝电极及第二介电反熔丝电极的重叠部分之间以形成介电反熔丝结构。一些其他实施例亦包括：程序化晶体管，程序化晶体管直接电连接至第二介电反熔丝电极；及字线电极，字线电极电连接至程序化晶体管的一栅极电极。在一些实施例中，介电组合物是选低κ介电质、多孔的低κ介电质及其组合组成的群组。在一些实施例中，第一介电反熔丝电极包含多晶硅栅极结构的第一部分，且第二介电反熔丝电极包含程序化晶体管的源极/漏极的第一部分。在一些实施例中，程序化晶体管电连接至位元线，其中栅极电极电气地配置在位元线与第二介电反熔丝电极之间。在一些实施例中，介电组合物的特性在于小于程序化电压的击穿电压。
一些实施例包括一种集成电路结构，集成电路结构具有：第一介电反熔丝结构，第一介电反熔丝结构在主动区域上，第一介电反熔丝结构包括第一介电反熔丝电极、平行于第一介电反熔丝电极延伸的第二介电反熔丝电极、在第一介电反熔丝电极与第二介电反熔丝电极之间的第一介电组合物及第一程序化晶体管，第一程序化晶体管电连接至第一位元线电极、第一字线电极及第二介电反熔丝电极；及第二介电反熔丝结构，第二介电反熔丝结构在主动区域上，第二介电反熔丝结构包括第三介电反熔丝电极、平行于第三介电反熔丝电极延伸的第四介电反熔丝电极、在第三介电反熔丝电极与第四介电反熔丝电极之间的第二介电组合物及第二程序化晶体管，第二程序化晶体管电连接至第二位元线电极、第二字线电极及第四介电反熔丝电极。在一些实施例中，第一介电反熔丝电极可连接至程序化电压，程序化电压足以在第一介电组合物中诱发击穿且在第一介电反熔丝电极与第二介电反熔丝电极之间形成一电连接，且第三介电反熔丝电极可连接至程序化电压，程序化电压足以在第二介电组合物中诱发一击穿且在第三介电反熔丝电极与第四介电反熔丝电极之间形成电连接。在一些实施例中，第一虚设晶体管配置在第一程序化晶体管与第二程序化晶体管之间。在一些实施例中，第二虚设晶体管邻近第一虚设晶体管而配置。在一些实施例中，第一位元线电极及第二位元线电极组合在共同位元线电极中。在一些实施例中，第一介电反熔丝结构相对于第二介电反熔丝结构旋转180°。在一些实施例中，第一介电反熔丝结构关于一轴线成镜像以界定第二介电反熔丝结构。
一些实施例包括一种用于程序化一半导体元件的方法，方法包括以下步骤：获得具有许多集成介电反熔丝电路的一半导体元件，其中每一集成介电反熔丝电路包括第一介电反熔丝电极、邻近且平行于第一介电反熔丝电极的第二介电反熔丝电极、第二介电反熔丝电极的一部分与第一介电反熔丝电极的一部分重叠、将第一介电反熔丝电极及第二介电反熔丝电极隔开的一介电质，将程序化电压施加至第一组集成介电反熔丝电路，程序化电压足以诱发介电质的击穿且由此在第一组集成熔丝电路中的每一者的第一介电反熔丝电极与第二介电反熔丝电极之间形成电阻性直接电连接，以获得经程序化的半导体元件。在其他实施例中，第一介电反熔丝电极是形成于主动区域上的第一多晶硅结构，且第二介电反熔丝电极是形成于主动区域上的邻近且平行于第一多晶硅结构的第二多晶硅结构。在其他实施例中，第一介电反熔丝电极与第二介电反熔丝电极之间的间隔距离满足或超过由在设计及/或制造半导体元件上的其他功能元件时使用的一组设计规则定义的源极/漏极至栅极电极最小间距。在其他实施例中，第一介电反熔丝电极是源极/漏极触点结构，且第二介电反熔丝电极是栅极电极结构。在其他实施例中，方法亦包括进行经程序化的半导体元件的功能测试。在其他实施例中，介电质是一层间介电质。在其他实施例中，介电质是选介电质、低κ介电质、多孔的低κ介电质及其组合组成的一群组。在其他实施例中，第二介电反熔丝电极是程序化晶体管的源极/漏极触点结构，程序化晶体管是选NMOS(N型金属氧化半导体)晶体管、PMOS(P型金属氧化半导体)晶体管及其组合组成的一群组。
前述内容概述几个实施例的特征，使得熟悉此项技术者可更好地理解本案的一实施例的态样。熟悉此项技术者应了解，该些技术者可容易将本案的一实施例用作为设计或修改用于实现与本文中介绍的实施例的相同目的及/或达成与本文中介绍的实施例的相同优点的其他制程及结构的基础。熟悉此项技术者亦应认识到，此等等效构造不背离本案的一实施例的精神及范畴，且该些技术者可在不背离本案的一实施例的精神及范畴的情况下作出本文中的各种改变、取代及改动。示例性实施例的此描述意欲结合附图来阅读，附图将被视为整体书面描述的一部分。以下揭示内容提供用于实施提供的标的的不同特征的许多不同实施例或实例。组件、值、操作、材料、配置或类似者的特定实例将在下文描述以简化本案的一实施例。

Claims (10)

1.一种集成电路，其特征在于，包含：
一第一介电反熔丝电极，该第一介电反熔丝电极在一主动区域上方；
一第二介电反熔丝电极，该第二介电反熔丝电极在该主动区域上方且平行于该第一介电反熔丝电极，该第二介电反熔丝电极的一部分与该第一介电反熔丝电极的一部分重叠；及
一介电组合物，该介电组合物设置在该第一介电反熔丝电极及该第二介电反熔丝电极的该些重叠部分之间以形成一介电反熔丝结构。
2.如权利要求1所述的集成电路，其特征在于，还包含：
一程序化晶体管，该程序化晶体管直接电连接至该第二介电反熔丝电极；及
一字线电极，该字线电极电连接至该程序化晶体管的一栅极电极。
3.如权利要求1所述的集成电路，其特征在于，该介电组合物是选低介电常数的介电质、多孔的低介电常数的介电质及其组合组成的一群组；
其中该第一介电反熔丝电极包含一多晶硅栅极结构的一第一部分；且
该第二介电反熔丝电极包含该程序化晶体管的一源极/漏极的一第一部分；
其中该程序化晶体管电连接至一位元线，其中该栅极电极电连接在该位元线与该第二介电反熔丝电极之间。
4.如权利要求1所述的集成电路，其特征在于，该介电组合物具有一击穿电压，其中该击穿电压小于一程序化电压。
5.一种集成电路结构，其特征在于，包含：
一第一介电反熔丝结构，该第一介电反熔丝结构在一主动区域上；
其中该第一介电反熔丝结构包含：
一第一介电反熔丝电极；
一第二介电反熔丝电极，该第二介电反熔丝电极平行于该第一介电反熔丝电极延伸；
一第一介电组合物，该第一介电组合物在该第一介电反熔丝电极与该第二介电反熔丝电极之间；及
一第一程序化晶体管，该第一程序化晶体管电连接至一第一位元线电极、一第一字线电极及该第二介电反熔丝电极；及
一第二介电反熔丝结构，该第二介电反熔丝结构在该主动区域上；
其中该第二介电反熔丝结构包含：
一第三介电反熔丝电极；
一第四介电反熔丝电极，该第四介电反熔丝电极平行于该第三介电反熔丝电极延伸；
一第二介电组合物，该第二介电组合物在该第三介电反熔丝电极与该第四介电反熔丝电极之间；及
一第二程序化晶体管，该第二程序化晶体管电连接至一第二位元线电极、一第二字线电极及该第四介电反熔丝电极；且
其中当该第一介电反熔丝电极连接至一程序化电压时，该程序化电压在该第一介电组合物中诱发一击穿且在该第一介电反熔丝电极与该第二介电反熔丝电极之间建立一电连接，且
其中当该第三介电反熔丝电极连接至该程序化电压时，该程序化电压在该第二介电组合物中诱发一击穿且在该第三介电反熔丝电极与该第四介电反熔丝电极之间建立一电连接。
6.如权利要求5所述的集成电路结构，其特征在于，该第一介电反熔丝结构相对于该第二介电反熔丝结构旋转180°，或者
该第一介电反熔丝结构相对一轴线成镜像以界定该第二介电反熔丝结构。
7.一种程序化一半导体元件的方法，其特征在于，包含以下步骤：
获得包含多个集成介电反熔丝电路的一半导体元件，其中该些集成介电反熔丝电路中的每一者包含：
一第一介电反熔丝电极；
一第二介电反熔丝电极，该第二介电反熔丝电极邻近且平行于该第一介电反熔丝电极，该第二介电反熔丝电极的一部分与该第一介电反熔丝电极的一部分重叠；
一介电质，该介电质将该第一介电反熔丝电极及该第二介电反熔丝电极的该些重叠部分隔开；及
将一程序化电压施加至一第一组集成反熔丝电路，
其中该程序化电压诱发该介电质的一击穿以在该第一组集成反熔丝电路中的每一者的该第一介电反熔丝电极与该第二介电反熔丝电极之间形成一电阻性直接电连接，以产生一经程序化的半导体元件。
8.如权利要求7所述的程序化该半导体元件的方法，其特征在于，该第一介电反熔丝电极与该第二介电反熔丝电极之间的一间隔距离满足由在设计该半导体元件时使用的一组设计规则定义的一源极/漏极电极至栅极电极最小间距。
9.如权利要求7所述的程序化该半导体元件的方法，其特征在于，进一步包含以下步骤：
进行该经程序化的半导体元件的一功能测试。
10.如权利要求7所述的程序化该半导体元件的方法，其特征在于，该第二介电反熔丝电极是一程序化晶体管的一源极/漏极触点结构，该程序化晶体管是选自N型金属氧化半导体晶体管、P型金属氧化半导体晶体管及其组合组成的一群组。
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Cited By (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP2008047702A (ja) * 2006-08-16 2008-02-28 Nec Electronics Corp 半導体記憶装置
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR102274259B1 (ko) * 2014-11-26 2021-07-07 삼성전자주식회사 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024041607A1 (zh) * 2022-08-24 2024-02-29 振生半导体股份有限公司 多状态的一次性可编程存储器电路

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