CN217522008U - 集成电路装置以及记忆体阵列 - Google Patents

Abstract

一种集成电路(integrated circuit，IC)装置以及记忆体阵列，集成电路装置包含晶体管及金属熔丝结构，金属熔丝结构包含电连接至晶体管的金属熔丝及与金属熔丝平行且在第一方向上与金属熔丝的第一部分相邻的第一金属线。第一部分具有第一宽度，且金属熔丝包含具有大于第一宽度的第二宽度的第二部分及在第一部分与第二部分之间且与第一金属线的第一端对准的第一轮廓。

Description

集成电路装置以及记忆体阵列

技术领域

本案是关于一种集成电路装置以及记忆体阵列，特别是关于一种包含金属线的集成电路装置以及记忆体阵列。

背景技术

集成电路(integrated circuit，IC)有时包含一次性可程序化(one-time-programmable，OTP)记忆体部件以提供非挥发性记忆体(non-volatile memory，NVM)，其中当IC断电时数据不会丢失。OTP记忆体为准许将数据一次写入记忆体的NVM。一旦记忆体被程序化，其在断电时保持其值。

实用新型内容

本案的一实施例提供一种集成电路装置，包括晶体管以及金属熔丝结构。金属熔丝结构包括金属熔丝以及第一金属线。金属熔丝电连接至晶体管。第一金属线与金属熔丝平行且在第一方向上与金属熔丝的第一部分相邻。第一部分具有第一宽度。金属熔丝包括第二部分以及第一轮廓。第二部分具有大于第一宽度的第二宽度。第一轮廓处于第一部分与第二部分之间且与第一金属线的第一端对准。

在一实施例中，其中该金属熔丝结构进一步包括：一第二金属线，与该金属熔丝平行且在一第二方向上与该金属熔丝的该第二部分及一第三部分相邻，该第二方向与该第一方向相反，其中该第三部分具有大于该第一宽度的一第三宽度，且该金属熔丝包括一第二轮廓，该第二轮廓处于该第一部分与该第三部分之间且与该第二金属线的一第一端对准。

在一实施例中，其中该金属熔丝结构进一步包括：一第三金属线，与该金属熔丝平行且在该第二方向上与该金属熔丝的一第四部分及一第五部分相邻，该第四部分具有该第一宽度，该第五部分具有该第三宽度，且该金属熔丝进一步包括：一第三轮廓，处于该第二部分与该第四部分之间且与该第三金属线的一第一端对准，及一第四轮廓，处于该第四部分与该第五部分之间且与该第一金属线的一第二端对准。

在一实施例中，其中该金属熔丝进一步包括：一第三部分，该第三部分具有该第二宽度；及一第二轮廓，处于该第一部分与该第三部分之间且与该第一金属线的一第二端对准。

本案的一实施例提供一种记忆体阵列包括多个位元单元。多个位元单元中的每一位元单元包括程序节点、位元线以及金属熔丝结构。金属熔丝结构包括第一金属线、第二金属线及第三金属线。第一金属线耦接在程序节点与位元线之间且自第一端延伸至第二端。第二金属线及第三金属线中的每一者与第一金属线平行且相邻地延伸。第一金属线至第三金属线在具有第一覆盖长度的第一覆盖区内共同延伸。第一金属线在第一覆盖区与第一端之间的第一部分上方仅与第二金属线共同延伸，且第一金属线在第一覆盖区与第二端之间的第二部分上方仅与第三金属线共同延伸。第一金属线在第一覆盖区中具有第一宽度且在第一覆盖区外具有第二宽度。第一宽度小于第二宽度。

在一实施例中，其中该金属熔丝结构进一步包括：一第四金属线，该第四金属线与该第一金属线平行且相邻地延伸，且该第四金属线与该第三金属线对准，其中，该第一金属线、该第二金属线及该第四金属线在具有一第二覆盖长度的一第二覆盖区内共同延伸，该第一金属线在该第二覆盖区与该第一端之间的一第三部分上方仅与该第四金属线共同延伸，且该第一金属线在该第二覆盖区中具有该第一宽度。

在一实施例中，其中存在以下各者中的至少一者：该第一部分为该第一覆盖区与该第一端之间的该第一金属线的一整体，或该第二部分为该第一覆盖区与该第二端之间的该第一金属线的一整体。

本案的一实施例提供一种集成电路装置，包括第一金属线以及第二金属线。第一金属线设置于第一金属层中且在第一方向上延伸。第二金属线设置于第一金属层中且在第一方向上延伸，第二金属线在第二方向上与第一金属线相邻，第二方向垂直于第一方向。第二金属线包含第一轮廓。第一轮廓与第一金属线的一端对准且与第一金属线的一端分开厚度。第二金属线的一端与金属熔丝位元晶体管的源极/漏极端电连接。

在一实施例中，其中该第一轮廓设置在该第二金属线的相邻的一第一部分与一第二部分之间；该第一部分对应于与该第一金属线相邻的该第二金属线且具有一第一宽度；且该第二部分具有大于该第一宽度的一第二宽度。

在一实施例中，其中该第一金属线与该第二金属线及该金属熔丝位元晶体管中的每一者电绝缘。

附图说明

当结合随附附图阅读时，根据以下详细描述最佳地理解本揭露的态样。应注意，根据行业中的标准实践，未按比例绘制各种特征。实务上，为论述清楚起见，各种特征的尺寸可以任意增加或减小。

图1A及图1B为根据一些实施例的IC装置的示意图；

图2A及图2B为根据一些实施例的IC布局图及对应的IC结构的图；

图3A及图3B为根据一些实施例的IC布局图及对应的IC结构的图；

图4A及图4B为根据一些实施例的IC布局图及对应的IC结构的图；

图5A及图5B为根据一些实施例的IC布局图及对应的IC结构的图；

图6A及图6B为根据一些实施例的IC布局图及对应的IC结构的图；

图7A至图7D为根据一些实施例的IC结构图；

图8为根据一些实施例的记忆体阵列的图；

图9为根据一些实施例的制造IC装置的方法的流程图；

图10为根据一些实施例的产生IC布局图的方法的流程图；

图11为根据一些实施例的IC布局图产生系统的方块图；

图12为根据一些实施例的IC制造系统及与其相关联的IC制造流程的方块图。

【符号说明】

100A、100B、BC0～BC3、1260:IC装置

200A、200B、300A、300B、400A、400B、500A、500B、600A、600B

:IC布局图/结构

800:记忆体阵列

800F:IC布局图/结构

900、1000:方法

910、920、930、940、950、960、1010、1020、1030、1040、1050、1060、1070、1080:操作

1100:IC布局图产生系统、IC设计系统1102:硬件处理器

1104:非暂时性计算机可读储存介质

1106:计算机程序码

1107:IC设计储存装置

1108:总线

1110:I/O接口

1112:网络接口

1114:网络

1142:使用者界面

1200:IC制造系统

1220:设计室

1222:IC设计布局图

1230:遮罩室

1232:遮罩数据准备

1244:遮罩制造

1245:遮罩

1250:IC制造商/制造商

1252:晶圆制造工具

1253:半导体晶圆

BL:位元线

C1～C6:轮廓

COL0、COL1:列

E1～E6、RFE1、RFE2:端

H:高度

Ifuse:电流

LA1～LA3:金属线

LAR1～LAR3、RFR:金属区

L1～L3、LL1～LL3:距离

LW0、W0～W3:宽度

N1:晶体管

P1:晶体管

PN:程序节点

RF:金属熔丝、金属线

RFR:金属区

ROW0、ROW1:行

SP:厚度

VDDQ:电压

VSS:参考电压

WL:信号线

WLS:信号

具体实施方式

以下揭露内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或实例。下文描述元件、材料、值、步骤、操作、材料、配置或其类似者的特定实例以简化本揭露。当然，这些特定实例仅为实例，而不旨在进行限制。考虑其他元件、值、操作、材料、配置或其类似者。例如，在以下描述中第一特征在第二特征上方或上的形成可以包含第一特征及第二特征直接接触地形成的实施例，且亦可以包含额外特征可以形成于第一特征与第二特征之间以使得第一特征及第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复附图标记及/或字母。此重复是出于简单及清楚的目的，且其本身并不指示所论述的各种实施例及/或组态之间的关系。

另外，为了便于描述，本文中可以使用空间相对术语(诸如“在...之下”、“在...下方”、“底部”、“在...上方”、“上部”及其类似者)，以描述如附图中所说明的一个部件或特征与另一部件或特征的关系。除了在附图中所描绘的定向之外，空间相对术语亦旨在涵盖装置在使用或操作中的不同定向。设备可以以其他方式定向(旋转90度或处于其他定向)，且因此可以相应地解释本文中所使用的空间相对描述词。

在各种实施例中，基于IC布局图的IC装置包含可程序化金属熔丝位元，其中金属熔丝包含具有第一宽度的第一部分、具有小于第一宽度的第二宽度的第二部分及第一部分与第二部分之间的轮廓。轮廓与平行于金属熔丝且与第二部分相邻的金属线的一端对准。金属熔丝及金属线对应于多图案工艺的单独图案，例如双图案化工艺，诸如自对准双图案化(self-aligned double-patterning，SALE2)工艺，借此轮廓是基于金属线的间隔物。在一些实施例中，可程序化金属熔丝位元包含与金属熔丝平行且与一个或多个附加部分相邻的一个或多个附加金属线，例如与重叠于第二部分的第三部分相邻的第二金属线，重叠的第二部分及第三部分对应于具有小于第一宽度及第二宽度的第三宽度的瓶颈特征。

通过包含具有小于第一宽度的第二及/或第三宽度的金属熔丝，与在金属熔丝不包含小于第一宽度的一个或多个宽度的方法中相比，可程序化金属熔丝位能够基于更小的电流实现适合于程序化操作的电流密度，从而允许较小的晶体管大小及较低的操作电压且提高程序化可靠性。

图1A及图1B为根据一些实施例的相应IC装置100A及100B的示意图。IC装置100A及100B(在一些实施例中亦称为可程序化金属熔丝位元100A或100B)中的每一者包含耦接在程序节点PN与位元线BL之间的金属熔丝RF。金属熔丝RF根据下文关于图2A至图7D论述的IC布局图及IC结构实施例来组态。

在图1A中所描绘的实施例中，IC装置100A包含用以携载电压VDDQ的位元线BL及耦接在金属熔丝RF与用以携载参考电压VSS的程序节点PN之间的n型金属氧化物半导体(n-type metal-oxide semiconductor，NMOS)晶体管N1。晶体管N1包含用以接收信号线WL上的信号WLS的栅极，与位元线BL与程序节点PN之间的金属熔丝RF串联耦接，且在一些实施例中称为程序NMOS晶体管N1。在图1A中所描绘的实施例中，晶体管N1的源极/漏极(source/drain，S/D)端电连接至金属熔丝RF，且晶体管N1的S/D端电连接至程序节点PN。

在图1B中所描绘的实施例中，IC装置100B包含用以携载参考电压VSS的位元线BL及耦接在金属熔丝RF与用以携载电压VDDQ的程序节点PN之间的p型金属氧化物半导体(p-type metal-oxide semiconductor，PMOS)晶体管P1。晶体管P1包含用以接收信号线WL上的信号WLS的栅极，与程序节点PN与位元线BL之间的金属熔丝RF串联耦接，且在一些实施例中称为程序PMOS晶体管P1。在图1B中所描绘的实施例中，晶体管P1的S/D端电连接至金属熔丝RF，且晶体管P1的S/D端电连接至程序节点PN。

在各种实施例中，晶体管N1或P1为标准临限值电压(standard thresholdvoltage，SVT)装置、低临限值电压(low threshold voltage，LVT)装置、高电压临限值(high voltage threshold，HVT)装置、高电压(high voltage，HV)装置、输入输出(input-output，IO)装置或能够回应于信号WLS选择性地将金属熔丝RF耦接至程序节点PN的另一适合装置。

两个或多个电路部件被认为是基于直接电连接、电阻或电抗电连接、或包含一个或多个附加电路部件且因此能够被控制(由晶体管或其他开关装置使其成为电阻或开路)的电连接耦接的。

在一些实施例中，IC装置100A或100B为多个位元单元中的位元单元中的一些或全部，其中每一位元单元与位元线BL耦接。在一些实施例中，位元线BL为多个位元线中的一个位元线。在一些实施例中，IC装置100A或100B为记忆体阵列的多个位元单元中的位元单元中的中的一些或全部，例如，下文关于图8所论述的记忆体阵列800。在一些实施例中，信号线WL为记忆体电路的字元线，且信号WLS为用以在程式化及/或读取操作中选择包含IC装置100A或100B的位元单元的字元线信号。在一些实施例中，记忆体电路包含用以在读取操作中确定IC装置100A或100B的程式化状态的一个或多个读出放大器(未示出)。

IC装置100A及100B中的每一者从而用以在操作中接收位元线BL或程序节点PN中的一者上的电压VDDQ及位元线BL或程序节点PN中的另一者上的参考电压VSS。电压VDDQ为可控的，以具有相对于参考电压VSS的预定程序及读取量值，该参考电压VSS用以在对应的程序化操作及读取操作中使电流Ifuse流过金属熔丝RF。

金属熔丝RF(在一些实施例中亦称为金属线RF)为一种IC结构，其能够可持续改变，例如，熔融至高电阻或开路状态，且从而通过电流Ifuse来程序化，该电流Ifuse具有超过预定的电流位准的量值。在程序化操作中，预定电流位准对应于一电流密度，该电流密度能够通过自热产生破坏性温度，使得金属熔丝RF在程序化状态下相对于在非程序化状态下的高电阻或开路状态具有小电阻。除预定电流位准之外，能够具有破坏性的电流密度位准为金属熔丝RF的尺寸的函数，如下文关于图2A至图7D所论述。

在一些实施例中，在程序化或读取操作中的一者或两者中电压VDDQ相对于参考电压VSS(且因此相对于电流Ifuse)具有正极性。在一些实施例中，在程序化或读取操作中的一者或两者中电压VDDQ相对于参考电压VSS(且因此相对于电流Ifuse)具有负极性。

电压VDDQ的读取量值在IC装置100A或100B处于程序化状态时基于可持续改变的状态产生具有相对低的电流位准(例如接近0安培(A))及在IC装置100A或100B处于非程序化状态时基于金属熔丝RF的低电阻路径具有相对高的电流位准(例如大于1微安培(μA))的电流Ifuse。

图2A至图6A及图2B至图6B为根据一些实施例的相应IC布局图200A至600A及对应的IC结构200B至600B的图，且图7A至图7D为根据一些实施例的对应于IC结构200B至600B的横截面图。IC布局图200A至600A中的每一者为根据IC布局产生方法(例如下文关于图10所论述的方法1000)由IC布局产生系统(例如下文关于图11所论述的IC布局图产生系统1100)产生的一个或多个电子档案。

IC布局图200A至600A中的每一者可用在制造方法中，例如下文关于图9所论述的方法900，以根据图7A至图7D中所描绘的横截面来构建对应的IC结构200B至600B。在一些实施例中，制造方法使用IC制造系统1200及与其相关联的IC制造流程来执行，如下文关于图12所论述。

如下文所论述，IC结构200B至600B中的每一者包含上文关于图1A及图1B所论述的金属熔丝RF，且IC布局图200A至600A中的每一者包含对应于金属熔丝RF的金属区RFR。图2A至图6B中的每一者包含X方法及Y方向，且图7A至图7D中的每一者包含Y方向及Z方向。图2A至图6A描绘与金属区RFR平行且相邻的金属区LAR1～LAR3的各种组合，以且图2B至图6B及图7A至图7D描绘与金属熔丝RF平行且相邻的金属线LA1～LA3的对应组合。

本文中的图(例如图2A至图7D)中的每一者出于说明的目的而简化。图为IC结构、装置及布局图的视图，其中包含及排除各种特征以促进下文论述。在各种实施例中，除所描绘的特征之外，例如在图2A至图7D中，IC结构、装置及/或布局图包含对应于功率分布结构、金属互连、晶体管、触点、通孔、栅极结构或其他晶体管部件、隔离结构或其类似者的一个或多个特征，例如，对应于上文关于图1A及图1B所论述的IC装置100A或100B的特征及/或下文关于图8所论述的记忆体阵列800。

例如金属区RFR或金属区LAR1～LAR3的金属区为IC布局图(例如IC布局图200A至600A)中的区，其能够在基于IC布局图制造的IC结构(例如IC结构200B至600B)中至少部分地限定金属段，例如金属熔丝RF或金属线LA1～LA3。对应的金属段包含一种或多种导电材料，例如铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或另一种金属或材料(例如多晶硅)中的一者或多者，该一种或多种导电材料适用于在IC结构部件之间提供低电阻电连接，即低于对应于对电路效能的基于电阻的影响的一个或多个容限位准的预定临限值的电阻位准。

金属区RFR及金属区LAR1～LAR3至少部分地在IC装置的给定金属层中限定对应的金属熔丝RF及金属线LA1～LA3。在各种实施例中，给定的金属层为第一金属层、第二金属层或第二金属层上方的金属层。

金属区LAR1～LAR3对应于多图案化工艺的第一图案，且金属区RFR对应于多图案化工艺的第二图案，如下文关于图9及图10进一步论述。在下文论述的实施例中，金属线LA1～LA3中的每一者基于对应的金属区LAR1～LAR3形成，且从而通过具有厚度SP且符合金属线LA1～LA3的形状的一个或多个介电层(未示出)与金属熔丝RF分开。

介电层为包含一种或多种绝缘材料的体积，例如二氧化硅及/或一种或多种其他合适的材料，诸如具有小于3.8的k值的低k材料或具有大于3.8的k值的高k材料，适用于在IC结构部件之间提供高电阻，即高于对应于对电路效能的基于电阻的影响的一个或多个容限位准的预定临限值的电阻位准。

如图2A至图6B中所描绘，金属区RFR及金属区LAR1～LAR3及对应的金属熔丝RF及金属线LA1～LA3中的每一者在X方向上延伸，且金属区RFR在Y方向上具有宽度LW0。在一些实施例中，宽度LW0对应于临界尺寸，例如多图案化工艺的第一图案的最小特征大小。

除图2A至图6A中所描绘的特征之外，IC布局图200A至600A中的每一者包含一个或多个特征(未示出)，例如与金属区RFR重叠的一个或多个通孔及/或金属区，用以在根据IC装置(例如上文关于图1A及图1B所论述的IC装置100A或100B)及/或记忆体阵列(例如下文关于图8所论述的记忆体阵列800)的对应IC结构200B至600B中限定与金属熔丝RF(例如一个或多个对应通孔及/或金属结构)的电连接。

在一些实施例中，IC布局图200A至600A包含金属区LAR1～LAR3，用以限定例如通过被一个或多个介电层完全包围与金属熔丝RF、彼此及与IC装置的其他特征的整体电绝缘的对应金属线LA1～LA3。在这些实施例中，金属线LA1～LA3中的每一者从而用以在操作中具有浮动电压位准。

在下文所论述的各种实施例中，金属熔丝RF包含端RFE1及RFE2，金属线LA1～LA3包含端E1～E6，且金属熔丝RF包含对应于端E1～E6的轮廓C1～C6。端E1～E6通过具有厚度SP的一个或多个介电层与对应的轮廓C1～C6分开，以使得轮廓C1～C6与对应的端E1～E6对准。轮廓C1～C6的各种组合将金属熔丝RF分成多个部分，每一部分在相对于X方向具有近似恒定的值的Y方向上具有宽度W0～W3中的一者。

在图2B至图6B中所描绘的实施例中，与对应端E1～E6对准的轮廓C1～C6包含具有对应于圆周长的部分的形状(例如弧线)的分开厚度SP的轮廓C1～C6及端E1～E6。在各种实施例中，与对应端E1～E6对准的轮廓C1～C6包含具有其他形状(例如曲线及/或对角线的组合)的分开厚度SP的轮廓C1～C6及端E1～E6。

在图2B至图6B中所描绘的实施例中，与对应端E1～E6对准的轮廓C1～C6包含具有相同形状的轮廓C1～C6及端E1～E6中的每一者。在各种实施例中，与对应端E1～E6对准的轮廓C1～C6包含轮廓C1～C6及对应端E1～E6中的一者或多者，其具有不同于轮廓C1～C6及对应端E1～E6中的一个或多个其他轮廓及对应端的一种或多种形状的形状。

在图2A中所描绘的实施例中，IC布局图200A包含在正Y方向上与金属区RFR平行且相邻的金属区LAR1及在负Y方向上与金属区RFR平行且相邻的金属区LAR2。金属区LAR1及LAR2中的每一者的整体在X方向上与金属区RFR共同延伸，且金属区LAR1及LAR2在X方向上在距离LL1上彼此共同延伸。金属区RFR的整体与金属区LAR1或LAR2中的至少一者在X方向上共同延伸。

如图2B中所描绘，对应的IC结构200B包含在正Y方向上与金属熔丝RF平行且相邻的金属线LA1及在负Y方向上与金属熔丝RF平行且相邻的金属线LA2。金属线LA1及LA2中的每一者的整体在X方向上与金属熔丝RF共同延伸，且金属线LA1及LA2在X方向上在距离L1上彼此共同延伸。金属熔丝RF的整体与金属线LA1或LA2中的至少一者在X方向上共同延伸。

轮廓C1与金属线LA1的端E1对准，轮廓C2与金属线LA2的端E2对准，且端E1及E2与轮廓C1及C2中的每一者在X方向上彼此分开距离L1。在负X方向上自轮廓C2延伸至端RFE1的金属熔丝RF的一部分具有宽度W1，在轮廓C2与轮廓C1之间的金属熔丝RF的一部分具有宽度W2，且在正X方向上自轮廓C1延伸至端RFE2的金属熔丝RF的一部分具有宽度W3。

宽度W1对应于金属熔丝RF的仅与金属线LA1共同延伸的部分，宽度W2对应于金属熔丝RF的与金属线LA1及LA2两者共同延伸的部分，且宽度W3对应于金属熔丝RF的仅与金属线LA2共同延伸的部分。宽度W2小于宽度W1及W3中的每一者。在各个图(例如图2B)中所描绘的实施例中，宽度W1及W3近似相等。在一些实施例中，宽度W1大于或小于宽度W3。

在图3A中所描绘的实施例中，IC布局图300A包含如IC布局图200A中所配置的金属区LAR1、LAR2及RFR，例外之处在于金属区RFR包含在X方向上不与金属区LAR1或LAR2中的至少一者共同延伸的部分。因此，除上文关于图2B所论述的特征之外，图3B所描绘的对应的IC结构300B包含金属熔丝RF，该金属熔丝RF包含在X方向上不与金属线LA1或LA2中的至少一者共同延伸的部分。

除轮廓C1及C2之外，IC结构300B的金属熔丝RF从而包含与金属线LA1的端E3对准的轮廓C3及与金属线LA2的端E4对准的轮廓C4。金属熔丝RF的在负X方向上自轮廓C3延伸至端RFE1的部分及金属熔丝RF的在正X方向上自轮廓C4延伸至端RFE2的部分中的每一者具有宽度W0。

因为宽度W0对应于金属熔丝RF的在X方向上不与金属线LA1或LA2中的至少一者共同延伸的部分，所以宽度W0至少部分地由金属区RFR的宽度LW0限定。

在图3B中所描绘的实施例中，IC结构300B的金属熔丝RF包含具有宽度W0的两个部分。在一些实施例中，金属熔丝RF包含在负X方向上自轮廓C3延伸至端RFE1的部分或在正X方向上自轮廓C4延伸至端RFE2的具有宽度W0的部分中的单独一者。

在一些实施例中，金属熔丝RF的具有宽度W2的部分称为瓶颈形状，且IC布局图200A或300A或IC结构200B或300B中的一者或多者称为单个瓶颈金属熔丝实施。

在图4A中所描绘的实施例中，IC布局图400A包含如IC布局图300A中所配置的金属区LAR1及金属区RFR及如IC布局图200A中所配置的金属区RFR及金属区LAR2。IC布局图400A亦包含在负Y方向上与金属区RFR平行且相邻的金属区LAR3，金属区LAR2及LAR3在X方向上对准。金属区LAR3的整体在X方向上与金属区RFR共同延伸，且金属区LAR1及LAR3在X方向上在距离LL2上彼此共同延伸。金属区RFR的整体与金属区LAR1、LAR2或LAR3中的至少一者在X方向上共同延伸。在各种实施例中，距离LL2小于、等于或大于距离LL1。

因此，图4B中所描绘的对应IC结构400B包含上文关于图2B及图3B所论述的与金属线LA1的端E1及金属线LA2的端E2相关联的特征，且亦包含在负Y方向上与金属熔丝RF平行且相邻且在X方向上与金属线LA2对准的金属线LA3。金属线LA3的整体在X方向上与金属熔丝RF共同延伸，且金属线LA1及LA3在X方向上在距离L2上彼此共同延伸。金属熔丝RF的整体与金属线LA1、LA2或LA3中的至少一者在X方向上共同延伸。

除轮廓C1及C2之外，IC结构400B的金属熔丝RF从而在Y方向上包含与金属线LA3的端E5对准的轮廓C5及与金属线LA3对准的轮廓C3。

除上文关于IC结构300B所论述的与轮廓C1及C2相关联的部分之外，IC结构400B的金属熔丝RF包含在负X方向上自轮廓C3延伸至端RFE1的具有宽度W3的部分及轮廓C3与轮廓C5之间的具有宽度W2的部分。IC结构400B的金属熔丝RF从而包含轮廓C3与轮廓C5之间的具有宽度W2的第一部分及轮廓C1与轮廓C2之间的具有宽度W2的第二部分，其中端E3及E5以及轮廓C3及C5中的每一者在X方向上彼此分开距离L2。

在图5A中所描绘的实施例中，IC布局图500A包含如IC布局图400A中所配置的金属区LAR1～LAR3，例外之处在于金属区RFR包含在X方向上不与金属区LAR1、LAR2或LAR3中的至少一者共同延伸的部分。因此，除上文关于图4B所论述的特征之外，图5B所描绘的对应的IC结构500B包含金属熔丝RF，该金属熔丝RF包含在X方向上不与金属线LA1、LA2或LA3中的至少一者共同延伸的部分。

除轮廓C1～C5之外，IC结构500B的金属熔丝RF从而包含与金属线LA3的端E6对准的轮廓C6。金属熔丝RF的在负X方向上自轮廓C6延伸至端RFE1的部分及金属熔丝RF的在正X方向上自轮廓C4延伸至端RFE2的部分中的每一者具有宽度W0。

在图5B中所描绘的实施例中，IC结构500B的金属熔丝RF包含具有宽度W0的两个部分。在一些实施例中，金属熔丝RF包含在负X方向上自轮廓C6延伸至端RFE1的部分或在正X方向上自轮廓C4延伸至端RFE2的具有宽度W0的部分中的单独一者。

在一些实施例中，IC布局图400A或500A或IC结构400B或500B中的一者或多者称为双瓶颈金属熔丝实施。

在图6A中所描绘的实施例中，IC布局图600A包含如IC布局图300A中所配置的金属区LAR1及RFR，且不包含在负Y方向上与金属区RFR平行且相邻的金属区。金属区LAR1在X方向上延伸距离LL3，且金属区LAR3的整体与金属区RFR在X方向上共同延伸。

如图6B中所描绘，对应的IC结构600B包含在正Y方向上与金属熔丝RF平行且相邻的金属线LA1。金属线LA1的整体与金属熔丝RF在X方向上在距离L3上共同延伸。除在X方向上与金属线LA1共同延伸的部分之外，金属熔丝RF包含在X方向上不与金属线LA1共同延伸的两个部分。

IC结构600B的金属熔丝RF从而包含在负X方向上自轮廓C3延伸至端RFE1的具有宽度W0的部分、在正X方向上自轮廓C1延伸至端RFE2的具有宽度W0的部分及轮廓C1与轮廓C3之间的具有宽度W1且在距离L3上延伸的部分。金属线LA1的端E1及E3以及金属熔丝RF的轮廓C1及C3中的每一者分开距离L3。

图2A/图2B至图6A/图6B中所描绘的实施例中的每一者是出于说明的目的而提供的非限制性实例。在图2B至图6B中所描绘的实施例中的每一者中，金属熔丝RF包含至少一个部分，其宽度为例如宽度W1或W2，小于一个或多个附加部分的宽度，例如宽度W0、W1或W3，各个部分由与相邻金属线LA1～LA3的对应端E1～E6对准的轮廓C1～C6中的一者或多者分开。

在各种实施例中，金属熔丝RF包含除图2B至图6B中所描绘的那些部分之外的一个或多个部分，该一个或多个部分具有小于其他部分的一个或多个宽度的宽度，附加部分由与一个或多个附加金属线的一个或多个附加端对准的一个或多个附加轮廓分开。在一些实施例中，金属熔丝RF包含对应于IC布局图200A至600A中的一者或多者中的一些或全部的一个或多个附加部分，该一个或多个附加部分例如通过重复及/或组合以图案配置。在一些实施例中，包含具有小于附加部分的一个或多个宽度的宽度的多个部分的IC布局图及/或IC结构称为多瓶颈金属熔丝实施。

在各种实施例中，IC结构200B至600B的距离L1～L3对应于覆盖区，其中相邻金属线LA1～LA3限定金属熔丝RF的具有小于金属熔丝RF的相邻部分的一个或多个宽度的宽度W1～W3的部分。因为金属线LA1～LA3至少部分地由金属区LAR1～LAR3限定，所以IC结构200B至600B的距离L1～L3至少部分地由IC布局图200A至600A的对应距离LL1～LL3限定。

由于制造变化，至少部分由IC布局图200A至600A的对应特征限定的IC结构200B至600B的特征在制造容限内具有形状及/或尺寸变化，以使得绝对值及相对值(例如整个部分中的均匀性)被认为是近似的，例如，近似相同。

图7A至图7D描绘根据上文所论述的各种实施例的对应于宽度W0～W3中的每一者的金属熔丝RF的横截面。图7A描绘在X方向上不与相邻的金属线共同延伸的部分处具有宽度W0的金属熔丝RF；图7B描绘与在X方向上相邻的金属线LA1共同延伸且在正Y方向上分开厚度SP的部分处具有宽度W1的金属熔丝RF；图7C描绘与在X方向上相邻的金属线LA2共同延伸且在负Y方向上分开厚度SP的部分处具有宽度W3的金属熔丝RF；且图7D描绘与在X方向上相邻的金属线LA1及LA2两者共同延伸、在正Y方向上与金属线LA1分开厚度SP且在负Y方向上与金属线LA2分开厚度SP的部分处具有宽度W2的金属熔丝RF。

如图7A至图7D中所描绘，金属熔丝RF及金属线LA1及LA2中的每一者在Z方向上具有高度H。在各种实施例中，高度H对应于金属熔丝RF及金属线LA1及LA2所在的金属层的厚度。

针对高度H的给定值，金属熔丝RF的部分的横截面面积与对应的宽度W0～W3成比例，以使得针对上文关于图1A及图1B的电流Ifuse的给定值，电流密度与宽度W0～W3成反比。因此，针对电流Ifuse的给定值，电流密度及所得自热皆随宽度W0～W3的值减小而增加。

在一些实施例中，宽度W0～W3具有范围介于5纳米(nm)至80nm的值。在一些实施例中，宽度W0～W3具有范围介于10nm至40nm的值。

针对金属熔丝RF的给定材料组合物，由高度H及宽度W0～W3的各种组合限定的部分具有随IC布局图200A至600A的距离LL1～LL3及IC结构200B至600B的对应的距离L1～L3增加而增加的电阻值。针对电流Ifuse的给定值，随着电阻值的增加，自热(self-heating)及电势差亦增加，以使得例如基于如上文关于图1A及图1B中所论述的相对于参考电压VSS的电压VDDQ在产生热量的能力与IC装置内的电压开销需求之间存在折衷。

在一些实施例中，距离LL1～LL3及L1～L3具有范围介于2nm至200nm的值。在一些实施例中，距离LL1～LL3及L1～L3具有范围介于5nm至100nm的值。

宽度W0～W3及轮廓C1～C6具有部分地由金属线LA1～LA3的一个或多个宽度(未标记)、金属熔丝RF与金属线LA1～LA3之间的一个或多个距离(未标记)及厚度SP的值确定的尺寸及形状。在一些实施例中，端E1～E6的形状及从而轮廓C1～C6的形状相对于金属线LA1～LA3的宽度、金属熔丝RF与金属线LA1～LA3之间的距离及/或厚度SP的值而变化，例如，轮廓C1～C6的曲率半径随金属线LA1～LA3的宽度、金属熔丝RF与金属线LA1～LA3之间的距离及/或厚度SP的值增加而增加。

在一些实施例中，金属线LA1～LA3的宽度具有范围介于5nm至80nm的值。在一些实施例中，金属线LA1～LA3的宽度具有范围介于10nm至40nm的值。在一些实施例中，金属线LA1～LA3的宽度具有范围介于20nm至50nm的值。

在一些实施例中，金属熔丝RF与金属线LA1～LA3之间的距离具有范围介于2nm至50nm的值。在一些实施例中，金属熔丝RF与金属线LA1～LA3之间的距离具有范围介于5nm至30nm的值。

在一些实施例中，厚度SP具有范围介于2nm至50nm的一个或多个值。在一些实施例中，厚度SP具有范围介于5nm至30nm的一个或多个值。

利用上文所论述的组态中的每一者，基于IC布局图200A至600A的IC装置(例如IC装置100A或100B)包含可程序化金属熔丝位元，其中金属熔丝RF包含具有第一宽度W0～W3的第一部分、具有小于第一宽度的第二宽度W1或W2的第二部分及处于第一部分与第二部分之间且与金属线LA1～LA3的端E1～E6对准的轮廓C1～C6。与在金属熔丝不包含小于第一宽度的一个或多个宽度的方法中相比，IC装置从而能够基于更小的电流实现适合于程序化操作的电流密度，从而允许较小的晶体管大小及较低操作电压且提高程序化可靠性。

在一些实施例中，在操作中，因为轮廓C1～C6对应于各个部分之间的金属熔丝RF的边缘的不连续性，电流密度分布集中在轮廓C1～C6附近，以使得局部自热相对于金属熔丝不包含轮廓C1～C6的方法增加。

图8为根据一些实施例的包含对应于IC装置100A或100B中的一者的实例的IC装置BC0～BC3的记忆体阵列800的图。图8中的记忆体阵列800的描绘既对应于IC装置100A或100B的实例包含IC布局图200A至600A中的一者的IC布局图，亦对应于IC装置100A或100B的实例包含IC结构200B至600B中的一者的IC装置。除记忆体阵列800之外，图8亦描绘X方向及Y方向。

记忆体阵列800包含在X方向上延伸的列ROW0及ROW1；列ROW0包含IC装置BC0及BC1，且列ROW1包含IC装置BC2及BC3。IC装置BC0及BC2包含在于Y方向上延伸的行COL0中，且IC装置BC1及BC3包含在于Y方向上延伸的行COL1中。

图8中所描绘的实施例包含两列ROW0及ROW1以及两行COL0及COL1，包含IC装置100A或100B的四个实例，即IC装置BC0～BC3，出于说明的目的。在各种实施例中，记忆体阵列800包含除列ROW0及ROW1之外的一个或多个列及/或除行COL0及COL1之外的一个或多个行，每一附加行及/或列包含IC装置100A或100B的实例。

如图8中所描绘，IC装置BC0～BC3中的每一者(在一些实施例中亦称为可程序化金属熔丝位元BC0～BC3)包含分别在上文关于图1A及图1B进行论述的IC装置100A的NMOS晶体管N1或IC装置100B的PMOS晶体管P1及对应于上文关于图2A至图7D所论述的IC布局图/结构200A/200B至600A/600B中的一者或多者的IC布局图/结构800F。

图8出于说明的目的而简化。除图8中所描绘的特征之外，IC装置BC0～BC3及记忆体阵列800包含一个或多个附加特征(例如程序节点PN、位元线BL及信号线WL的实例)及一个或多个读出放大器、控制电路等，由此记忆体阵列800能够执行如上文关于图1A及图1B所论述的程序化操作及读取操作。

利用上文所论述的组态，记忆体阵列800包含IC装置BC0～BC3，IC装置BC0～BC3中的每一者包含IC布局图/结构200A/200B至600A/600B中的一者或多者，包括能够实现上文关于IC布局图/结构200A/200B至600A/600B所论述的益处的金属线/熔丝RFR/RF。在一些实施例中，通过包含金属线/熔丝RFR/RF及对应的晶体管N1或P1，与不包含金属线/熔丝RFR/RF的方法相比，记忆体阵列800具有减少多达19％的面积。

图9为根据一些实施例的制造IC装置的方法900的流程图。方法900可操作以形成上文关于图1A至图7D所论述的IC装置200B至600B及/或上文关于图8所论述的记忆体阵列800。

在一些实施例中，方法900的操作以图9中所描绘的顺序执行。在一些实施例中，方法900的操作以不同于图9的顺序执行。在一些实施例中，在方法900的操作之前、期间、之间及/或之后执行一个或多个附加操作。

方法900的操作中的一些或全部作为多图案化工艺的一部分执行，例如，诸如自对准双图案化(self-aligned double-patterning，SALE2)工艺的双图案化工艺。在一些实施例中，方法900的一个或多个操作为形成包含一个或多个记忆体阵列的IC装置(例如系统晶片(system on a chip，SOC))的方法的操作子集。在一些实施例中，执行方法900的操作中的一些或全部包含执行如下文关于IC制造系统1200及图12所论述的一个或多个操作。

在操作910处，在一些实施例中，金属熔丝位元晶体管构建在半导体基板上。构建金属熔丝位元晶体管包含执行多个制造操作(例如微影、扩散、沉积、蚀刻、平坦化或适合于建立与源极及漏极结构(S/D端)相邻的栅极结构的其他操作中的一者或多者)及覆盖半导体基板的主动区域。

构建金属熔丝位元晶体管包含构建与栅极结构极两个S/D端中的每一者的电连接，例如通孔结构及/或触点。在各种实施例中，构建金属熔丝位元晶体管包含构建平面晶体管、鳍式场效晶体管(fin field-effect transistor，FinFET)、全环绕栅极(gate-all-around，GAA)晶体管或适合于回应于在栅极结构处接收到的信号在S/D端之间选择性地提供传导路径的其他IC装置。

在一些实施例中，构建金属熔丝位元晶体管包含构建上文关于图1A所论述的NMOS晶体管N1或上文关于图1B所论述的PMOS晶体管P1。

在一些实施例中，构建金属熔丝位元晶体管包含构建记忆体阵列的多个金属熔丝位元晶体管，例如上文关于图8所论述的记忆体阵列800，多个金属熔丝位元晶体管包含金属熔丝位元晶体管。

在操作920处，基于第一遮罩形成第一间隔物，该第一遮罩具有对应于在第一方向上延伸的第一金属层中的第一金属线的第一图案。形成第一间隔物包含形成对应于第一图案的第一心轴及在第一心轴的一侧上形成第一间隔物。在一些实施例中，形成第一间隔物包含形成第一遮罩。

形成例如第一遮罩的遮罩包含形成包含一个或多个材料层的微影遮罩，该一个或多个材料层使用微影图案化。微影包含形成光阻剂、将光阻剂选择性地曝光于具有适合波长的光及将光阻剂显影。光穿过倍缩光罩，该倍缩光罩限定选择性曝光的图案。显影移除光阻剂的一部分以留下图案化的光阻剂。根据光阻剂为正型光阻剂抑或负型光阻剂，所移除的部分可为曝光的部分或未曝光的部分。在一些实施例中，形成遮罩包含在光阻剂之下形成一层或多层且使用光阻剂图案化。

形成第一心轴包含执行一个或多个蚀刻工艺，例如电浆蚀刻工艺，由此根据第一图案移除心轴层的部分。在一些实施例中，通过移除心轴层的部分来形成心轴包含移除有机硅酸盐聚合物层、非晶硅层或包含一种或多种其他适合材料的层的部分。

形成第一间隔物包含执行一个或多个保形沉积工艺，例如原子层沉积(atomiclayer deposition，ALD)或化学气相沉积(chemical vapor deposition，CVD)工艺，随后为一个或多个蚀刻工艺，通过该工艺在第一心轴的各侧上形成间隔物材料层。在一些实施例中，预先形成沉积及蚀刻工艺包含沉积及蚀刻包含SiN、SiON、SiO₂、SiC、SiOC或另一适合材料中的一者的间隔物材料。

在一些实施例中，形成第一间隔物包含形成具有等于上文关于图2A至图7D所论述的厚度SP的侧向厚度的第一间隔物。

在一些实施例中，具有对应于第一金属线的第一图案的第一遮罩包含对应于上文关于图2A至图7D所论述的金属区LAR1及金属线LA1的第一图案。

在一些实施例中，对应于第一金属线的第一图案包含对应于包含第一金属线的多个金属线的第一图案，且形成第一间隔物包含形成包含第一心轴的对应的多个心轴及形成包含第一间隔物的对应的多个间隔物。在一些实施例中，第一图案对应于上文关于图2A至图7D所论述的金属区LAR1～LAR3及金属线LA1～LA3中的两者或更多者，且形成第一间隔物包含相应地形成两个或更多个间隔物。

在操作930处，在一些实施例中，形成具有对应于第一金属层中的第二金属线的第二图案的第二遮罩，第二金属线在第一方向上延伸且与第一间隔物重叠。以上文关于操作920所论述的形成第一遮罩的方式来执行形成第二遮罩。

在一些实施例中，形成具有对应于第二金属线的第二图案的第二遮罩包含对应于上文关于图2A至图7D所论述的金属区RFR及金属熔丝RF的第二图案。

在一些实施例中，与第一间隔物重叠的第二金属线包含与第一间隔物重叠的第二金属线，该第二金属线对应于上文关于图2A至图7D所论述的金属线LA1。在一些实施例中，与第一间隔物重叠的第二金属线包含与包含第一间隔物的多个间隔物重叠的第二金属线。在一些实施例中，与第一间隔物重叠的第二金属线包含与对应于上文关于图2A至图7D所论述的金属区LAR1～LAR3及金属线LA1～LA3中的两者或更多者的两个或更多个间隔物重叠的第二金属线。

在操作940处，基于第一图案及第二图案在第一金属层中形成第一金属线及第二金属线。形成第一金属线及第二金属线包含执行蚀刻工艺及沉积工艺，通过该蚀刻工艺及该沉积工艺，第一金属线及第二金属线根据第一遮罩及第二遮罩、第一间隔物及附加间隔物(若存在)来组态。执行沉积工艺包含沉积一种或多种导电材料，例如Cu、Ag、W、Ti、Ni、Sn、Al或另一种金属或适合的材料(例如多晶硅)中的一者或多者。

形成第二金属线包含形成与第一金属线的端及第一间隔物对准的第一轮廓。在一些实施例中，形成第二金属线包含形成与第三金属线的端及第二间隔物对准的第二轮廓。在一些实施例中，形成包含第一轮廓的第二金属线包含形成金属熔丝RF，该金属熔丝RF包含上文关于图2A至图7D所论述的轮廓C1～C6中的一者或多者。

在一些实施例中，形成第一金属线及第二金属线包含形成与第二金属线及与其他IC装置特征电绝缘的第一金属线。在一些实施例中，形成第一金属线及第二金属线包含形成除第一金属线及第二金属线之外的一个或多个金属线，一个或多个附加金属线彼此电绝缘且与其他IC装置特征电绝缘。

在操作950处，在第二金属线的第一端与金属熔丝位元晶体管的S/D端之间构建电连接。构建电连接包含执行一个或多个蚀刻工艺及一个或多个沉积工艺，由此形成一个或多个通孔结构及/或一个或多个金属段，以便提供自第二金属线的第一端至金属熔丝位元晶体管的S/D端的低电阻路径。

在一些实施例中，构建电连接包含构建上文关于图1A至图7D所论述的端RFE1或RFE2中的第一者与晶体管N1或P1的S/D端之间的电连接。

在操作960处，在一些实施例中，在第二金属线的第二端与信号线之间构建电连接。构建电连接包含执行一个或多个蚀刻工艺及一个或多个沉积工艺，由此形成一个或多个通孔结构及/或一个或多个金属段，以便提供自第二金属线的第二端至记忆体阵列(上文关于图8所论述的记忆体阵列800)的信号线的低电阻路径。

在一些实施例中，构建电连接包含构建上文关于图1A至图7D所论述的端RFE1或RFE2中的第二者与位元线BL之间的电连接。

通过执行方法900的操作中的一些或全部，制造包含可程序化金属熔丝位元的IC装置，其中第二金属线包含具有第一宽度的第一部分、具有小于第一宽度的第二宽度的第二部分及处于第一部分与第二部分之间且与第一金属线的端对准的轮廓，从而获得上文关于包含IC结构200B至600B的IC装置100A及100B所论述的益处。

图10为根据一些实施例产生对应于IC装置的IC布局图(例如，上文关于图1A至图7D所论述的IC布局图200A至600A及/或上文关于图8所论述的记忆体阵列800)的方法1000的流程图。

在一些实施例中，方法1000的一些或全部由计算机的处理器(例如IC布局图产生系统1100的硬件处理器1102)执行，如下文关于图11所论述。

方法1000的操作中的一些或全部能够作为在设计室(例如，下文关于图12所论述的设计室1220)中执行的设计程序的一部分来执行。

在一些实施例中，方法1000的操作以图10中所描绘的顺序执行。在一些实施例中，方法1000的操作同时及/或以不同于图10中所描绘的顺序执行。在一些实施例中，在执行方法1000的一个或多个操作之前、之间、期间及/或之后执行一个或多个操作。

在操作1010处，在一些实施例中，在IC布局图中限定晶体管。在一些实施例中，限定晶体管包含限定上文关于图1A至图8所论述的晶体管N1或P1中的一者。

在一些实施例中，晶体管为记忆体阵列的多个晶体管中的一个晶体管，且限定晶体管包含限定记忆体阵列的多个晶体管，例如上文关于图8所论述的记忆体阵列800。

在操作1020处，将第一金属区定位在多图案化工艺的第一图案中，第一金属区在第一金属层中在第一方向上延伸。在一些实施例中，多图案化工艺为双图案化工艺，诸如SALE2工艺。

在一些实施例中，定位第一金属区包含在第一图案中定位包含第一金属区的多个金属区。在一些实施例中，定位第一金属区包含定位上文关于图2A至图7D所论述的金属区LAR1～LAR3中的一者或多者。

在操作1030处，将第二金属区定位在多图案化工艺的第二图案中，第二金属区在第一金属层中在与第一金属区相邻的第一方向上延伸。将第二金属区定位成与第一金属区相邻包含将第一金属区与第二金属区分开小于间隔物厚度的距离，例如上文关于图2A至图7D所论述的多图案化工艺的厚度SP。

在一些实施例中，将第二金属区定位成与第一金属区相邻包含将第二金属区定位成与第一图案中的多个金属区相邻，多个金属区包含第一金属区。在一些实施例中，定位第二金属区包含将金属区RFR定位成与上文关于图2A至图7D所论述的金属区LAR1～LAR3中的一者或多者相邻。

在操作1040处，在一些实施例中，限定与第二金属区的每一端的电连接。限定电连接包含在包含第一金属层或除第一金属层之外的一个或多个金属层中限定一个或多个通孔区及/或金属区。在一些实施例中，限定电连接包含限定与在操作1010中所限定的晶体管的电连接。

在一些实施例中，限定电连接包含限定如上文关于图1A至图7D所论述的自金属区RFR所限定的端RFE1及RFE2至晶体管N1或P1及位元线BL的电连接。

在操作1050处，在一些实施例中，IC布局图储存在储存装置中。在各种实施例中，将IC布局图储存在储存装置中包含将IC布局图储存在非挥发性计算机可读记忆体或单元库(例如数据库)中，且/或包含经由网络储存IC布局图。在一些实施例中，将IC布局图储存在储存装置中包含将IC布局图储存在IC设计储存装置1107中或经由IC布局图产生系统1100的网络1114储存IC布局图，如下文关于图11所论述。

在操作1060处，在一些实施例中，IC布局图置放在位元单元阵列的IC布局图中。在各种实施例中，将IC布局图置放在IC晶粒的IC布局图中包含使IC布局图绕一个或多个轴旋转及/或使IC布局图相对于一个或多个附加IC布局图在一个或多个方向上移位。

在一些实施例中，将IC布局图置放在位元单元阵列的IC布局图中包含将IC布局图置放在上文关于图8所论述的记忆体阵列800的IC布局图中。

在操作1070处，在一些实施例中，基于IC布局图制造一个或多个半导体遮罩中的至少一者或半导体IC的层中的至少一个元件。下文关于图12论述在半导体IC的层中制造一个或多个半导体遮罩或至少一个元件。

在操作1080处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包含基于IC布局图执行一个或多个微影曝光。基于IC布局图执行一个或多个制造操作，例如一个或多个微影曝光，将在下文关于图12进行论述。

通过执行方法1000的操作中的一些或全部，产生对应于包含可程序化金属熔丝位元的IC装置的IC布局图，其中第二金属线包含具有第一宽度的第一部分、具有小于第一宽度的第二宽度的第二部分及处于第一部分与第二部分之间且与第一金属线的端对准的轮廓，从而获得上文关于包含IC结构200B至600B的IC装置100A及100B所论述的益处。

图11为根据一些实施例的IC设计系统1100的方块图。根据一些实施例，，本文中所描述的根据一个或多个实施例的设计IC布局图的方法例如可使用IC设计系统1100来实施。在一些实施例中，IC设计系统1100为自动放置及布线(auto placement and routing，APR)系统，包括APR系统，或为APR系统的一部分，可用于执行APR方法。

在一些实施例中，IC设计系统1100为包含硬件处理器1102及非暂时性计算机可读储存介质1104的通用计算装置。除其他外，非暂时性计算机可读储存介质1104编码有(即储存)计算机程序码1106，即可执行指令集。硬件处理器1102对计算机程序码1106的执行(至少部分地)表示实施例如产生上文所描述的IC布局图的方法700的方法的一部分或全部(下文中，提到的工艺及/或方法)的电子设计自动化(electronic design automation，EDA)工具。

硬件处理器1102经由总线1108电耦合至非暂时性计算机可读储存介质1104。硬件处理器1102亦利用总线1108电耦合至I/O接口1110。网络接口1112亦经由总线1108电连接至硬件处理器1102。网络接口1112连接至网络1114，以使得硬件处理器1102及非暂时性计算机可读储存介质1104能够经由网络1114连接至外部部件。硬件处理器1102用以执行在非暂时性计算机可读储存介质1104中所编码的计算机程序码1106，以便使IC设计系统1100可用于执行所提到的工艺及/或方法的一部分或全部。在一个或多个实施例中，硬件处理器1102为中央处理单元(central processing unit，CPU)、多处理器、分布式处理系统、专用集成电路(application specific integrated circuit，ASIC)及/或适合的处理单元。

在一个或多个实施例中，非暂时性计算机可读储存介质1104为电、磁、光、电磁、红外线及/或半导体系统(或设备或装置)。例如，非暂时性计算机可读储存介质1104包含半导体或固态记忆体、磁带、可拆卸计算机磁片、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、硬磁盘及/或光盘。在使用光盘的一个或多个实施例中，非暂时性计算机可读储存介质1104包含光盘只读记忆体(compact disk-readonly memory，CD-ROM)、光盘读/写(compact disk-read/write，CD-R/W)及/或数字视频光盘(digital video disc，DVD)。

在一个或多个实施例中，非暂时性计算机可读储存介质1104储存计算机程序码1106，该计算机程序码1106用以使IC设计系统1100(其中这种执行(至少部分地)表示EDA工具)可用于执行所提到的工艺及/或方法的一部分或全部。在一个或多个实施例中，非暂时性计算机可读储存介质1104亦储存有助于执行所提到的工艺及/或方法的一部分或全部的信息。在一个或多个实施例中，非暂时性计算机可读储存介质1104包含IC设计储存装置1107，该IC设计储存装置1107用以储存一个或多个IC布局图，例如上文关于图1A至图8及图10所论述的IC布局图200A至600A。

IC设计系统1100包含I/O接口1110。I/O接口1110耦接至外部电路系统。在一个或多个实施例中，I/O接口1110包含用于向硬件处理器1102传达信息及命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触控屏幕幕及/或游标方向键。

IC设计系统1100亦包含耦接至硬件处理器1102的网络接口1112。网络接口1112允许IC设计系统1100与网络1114通讯，一个或多个其他计算机系统连接至该网络1114。网络接口1112包含无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，所提到的工艺及/或方法的一部分或全部在两个或多个IC设计系统1100中实施。

IC设计系统1100用以通过I/O接口1110接收信息。通过I/O接口1110接收到的信息包含指令、数据、设计规则、标准单元库及/或由硬件处理器1102处理的其他参数中的一者或多者。信息经由总线1108传送给硬件处理器1102。IC设计系统1100用以通过I/O接口1110接收与使用者界面(user interface，UI)相关的信息。信息储存在非暂时性计算机可读储存介质1104中作为UI 1142。

在一些实施例中，所提到的工艺及/或方法的一部分或全部实施为由处理器执行的独立软件应用程序。在一些实施例中，所提到的工艺及/或方法的一部分或全部实施为作为额外软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的工艺及/或方法的一部分或全部实施为软件应用程序的外挂程序。在一些实施例中，所提到的工艺及/或方法中的至少一者实施为作为EDA工具的一部分的软件应用程序。在一些实施例中，所提到的工艺及/或方法的一部分或全部实施为由IC设计系统1100使用的软件应用程序。在一些实施例中，包含标准单元的布局图使用诸如可购自CADENCE DESIGN SYSTEMS公司的

的工具或另一适合的布局产生工具来产生。

在一些实施例中，工艺实现为在非暂时性计算机可读记录介质中所储存的程序的功能。非暂时性计算机可读记录介质的实例包含但不限于外部/可拆卸及/或内部/内置储存或记忆体单元，例如诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM的半导体记忆体、RAM、记忆卡及其类似者中的一者或多者。

图12为根据一些实施例的IC制造系统1200及与其相关联的IC制造流程的方块图。在一些实施例中，基于IC布局图，使用IC制造系统1200制造(A)一个或多个半导体遮罩或(B)半导体集成电路的层中的至少一个元件中的至少一者。

在图12中，IC制造系统1200包含在设计、研发及制造周期及/或与制造IC装置1260相关的服务方面彼此交互的实体，诸如设计室1220、遮罩室1230及IC制造商/制造商(ICmanufacturer/fabricator，IC fab)1250。IC制造系统1200中的实体由通讯网络连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为各种不同的网络，诸如内部网络及网际网络。通讯网络包含有线及/或无线通讯通道。每一实体与其他实体中的一者或多者交互且向其他实体中的一者或多者提供服务及/或自其他实体中的一者或多者接收服务。在一些实施例中，设计室1220、遮罩室1230及IC fab 1250中的两者或更多者由单个较大的公司拥有。在一些实施例中，设计室1220、遮罩室1230及IC fab 1250中的两者或更多者共同存在于公共设施中且使用公共资源。

设计室(或设计团队)1220产生IC设计布局图1222。IC设计布局图1222包含各种几何图案，例如上文所论述的IC布局图。几何图案对应于构成待制造的IC装置1260的各种元件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。例如，IC设计布局图1222的一部分包含各种IC特征，诸如主动区、栅极电极、源极及漏极、层间互连的金属线或通孔及用于黏接焊盘的开口，这些特征待形成于半导体基板(诸如硅晶圆)及安置在半导体基板上的各种材料层中。设计室1220实施适当的设计程序以形成IC设计布局图1222。设计程序包含逻辑设计、实体设计或置放及布线中的一者或多者。IC设计布局图1222呈现在具有几何图案的信息的一个或多个数据档案中。例如，IC设计布局图1222可以用GDSII档案格式或DFII档案格式表达。

遮罩室1230包含遮罩数据准备1232及遮罩制造1244。遮罩室1230使用IC设计布局图1222来制造一个或多个遮罩1245以用于根据IC设计布局图1222制造IC装置1260的各个层。遮罩室1230执行遮罩数据准备1232，其中IC设计布局图1222转换成代表性数据档案(representative data file，RDF)。遮罩数据准备1232向遮罩制造1244提供RDF。遮罩制造1244包含遮罩写入器。遮罩写入器将RDF转换为基板上的影像，诸如遮罩(倍缩光罩)1245或半导体晶圆1253。IC设计布局图1222由遮罩数据准备1232操纵以符合遮罩写入器的特定特点及/或IC fab 1250的要求。在图12中，遮罩数据准备1232及遮罩制造1244说明为单独的部件。在一些实施例中，遮罩数据准备1232及遮罩制造1244可以统称为遮罩数据准备。

在一些实施例中，遮罩数据准备1232包含光学近接修正(optical proximitycorrection，OPC)，其使用微影增强技术来补偿影像误差，诸如可能由绕射、干涉、其他工艺效应及其类似者引起的影像误差。OPC调整IC设计布局图1222。在一些实施例中，遮罩数据准备1232包含进一步的解析度增强技术(resolution enhancement technique，RET)，诸如离轴照明、子解析度辅助特征、相移遮罩、其他适合的技术及其类似者或其组合。在一些实施例中，亦使用逆微影技术(inverse lithography technology，ILT)，其将OPC视为逆成像问题。

在一些实施例中，遮罩数据准备1232包含遮罩规则检查器(mask rule checker，MRC)，该遮罩规则检查器检查已经在OPC中用遮罩创建规则集合进行处理的IC设计布局图1222，这些遮罩创建规则含有某些几何及/或连接性约束以确保足够的边限，以考虑半导体制造工艺中的可变性及其类似者。在一些实施例中，MRC修改IC设计布局图1222以补偿遮罩制造1244期间的限制，这种情况可以撤销由OPC执行的修改的部分以便满足遮罩创建规则。

在一些实施例中，遮罩数据准备1232包含微影工艺检查(lithography processchecking，LPC)，其模拟将由IC fab 1250实施以制造IC装置1260的处理。LPC基于IC设计布局图1222模拟该处理以创建模拟制造的装置，诸如IC装置1260。LPC模拟中的处理参数可以包含与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数及/或制造工艺的其他态样。LPC考虑各种因子，诸如空间影像对比度、焦深(depth of focus，DOF)、遮罩误差增强因子(mask error enhancement factor，MEEF)、其他适合的因子及其类似者或其组合。在一些实施例中，在已由LPC创建模拟制造装置之后，若模拟装置在形状上不够接近以满足设计规则，则重复OPC及/或MRC以进一步细化IC设计布局图1222。

应当理解，为了清楚起见，已经简化遮罩数据准备1232的上文描述。在一些实施例中，遮罩数据准备1232包含附加特征，诸如根据制造规则修改IC设计布局图1222的逻辑操作(logic operation，LOP)。另外，在遮罩数据准备1232期间应用于IC设计布局图1222的工艺可以以各种不同的顺序执行。

在遮罩数据准备1232之后及遮罩制造1244期间，基于修改的IC设计布局图1222制造遮罩1245或一组遮罩1245。在一些实施例中，遮罩制造1244包含基于IC设计布局图1222执行一次或多次微影曝光。在一些实施例中，基于修改的IC设计布局图1222，使用电子束(electron-beam，e-beam)或多个电子束的机制在遮罩(光罩或倍缩光罩)1245上形成图案。遮罩1245可以用各种技术形成。在一些实施例中，遮罩1245使用二元技术形成。在一些实施例中，遮罩图案包含不透明区及透明区。用于曝光已涂布在晶圆上的影像敏感材料层(例如光阻剂)的辐射束(诸如紫外(ultraviolet，UV)或EUV束)由不透明区阻挡且透射穿过透明区。在一个实例中，遮罩1245的二元遮罩版本包含透明基板(例如熔融石英)及涂布在二元遮罩的不透明区中的不透明材料(例如铬)。在另一实例中，使用相移技术形成遮罩1245。在遮罩1245的相移遮罩(phase shift mask，PSM)版本中，形成在相移遮罩上的图案中的各种特征用以具有适当的相位差以提高解析度及成像质量。在各种实例中，相移遮罩可为衰减PSM或交替PSM。由遮罩制造1244产生的遮罩用于多个工艺中。例如，这种遮罩用在离子植入工艺中以在半导体晶圆1253中形成各种掺杂区，用在蚀刻工艺中以在半导体晶圆1253中形成各种蚀刻区，且/或用在其他适合的工艺中。

IC fab 1250为IC制造业务，其包含用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 1250为半导体代工厂。例如，可能存在用于多个IC产品的前端制造(前端工艺(front-end-of-line，FEOL)制造)的制造工厂，而第二制造工厂可以提供后端制造以供IC产品的互连及封装(后端工艺(back-end-of-line，BEOL)制造)，且第三制造工厂可以为代工业务提供其他服务。

IC fab 1250包含晶圆制造工具1252，该晶圆制造工具1252用以对半导体晶圆1253执行各种制造操作，以使得IC装置1260根据遮罩(例如遮罩1245)制造。在各种实施例中，晶圆制造工具1252包含晶圆步进机、离子植入机、光阻剂涂布机、处理腔室(例如CVD腔室或LPCVD炉)、CMP系统、电浆蚀刻系统、晶圆清洗系统或能够执行如本文中所论述的一个或多个适合的制造工艺的其他制造装备。

IC fab 1250使用由遮罩室1230制造的遮罩1245来制造IC装置1260。因此，IC fab1250至少间接地使用IC设计布局图1222来制造IC装置1260。在一些实施例中，半导体晶圆1253由IC fab 1250使用遮罩1245制造以形成IC装置1260。在一些实施例中，IC制造包含至少间接地基于IC设计布局图1222执行一次或多次微影曝光。半导体晶圆1253包含其上形成有材料层的硅基板或其他适当的基板。半导体晶圆1253进一步包含各种掺杂区、介电特征、多级互连及其类似者中的一者或多者(在随后的制造步骤处形成)。

关于IC制造系统(例如图12的IC制造系统1200)及与其相关联的IC制造流程的细节在例如于2016年2月9日授予的美国专利第9,256,709号、2015年10月1日公开的美国预授权公开第20150278429号、2014年2月6日公开的美国预授权公开第20140040838号及2007年8月21日授权的美国专利第7,260,442号中找到，这些专利中的每一者的全部内容以引用的方式并入本文。

在一些实施例中，IC装置包含晶体管及金属熔丝结构，该金属熔丝结构包含电连接至晶体管的金属熔丝及与金属熔丝平行且在第一方向上与金属熔丝的第一部分相邻的第一金属线。第一部分具有第一宽度，且金属熔丝包含具有大于第一宽度的第二宽度的第二部分及在第一部分与第二部分之间且与第一金属线的第一端对准的第一轮廓。

在一些实施例中，第一金属线与金属熔丝及该晶体管电绝缘。

在一些实施例中，金属熔丝结构进一步包括第二金属线。第二金属线与金属熔丝平行且在第二方向上与金属熔丝的第二部分及第三部分相邻，第二方向与第一方向相反。第三部分具有大于第一宽度的第三宽度。金属熔丝包括第二轮廓，第二轮廓处于第一部分与第三部分之间且与第二金属线的第一端对准。

在一些实施例中，第一金属线及第二金属线彼此电绝缘且与金属熔丝及晶体管电绝缘。

在一些实施例中，金属熔丝的整体与第一金属线或第二金属线中的一者或两者相邻。

在一些实施例中，第三宽度约等于第二宽度。

在一些实施例中，金属熔丝结构进一步包括第三金属线。第三金属线与金属熔丝平行且在第二方向上与金属熔丝的第四部分及第五部分相邻。第四部分具有第一宽度。第五部分具有第三宽度。金属熔丝进一步包括第三轮廓以及第四轮廓。第三轮廓处于第二部分与第四部分之间且与第三金属线的第一端对准。第四轮廓处于第四部分与第五部分之间且与第一金属线的第二端对准。

在一些实施例中，第一金属线、第二金属线及第三金属线彼此电绝缘且与金属熔丝及晶体管电绝缘。

在一些实施例中，金属熔丝的整体与第一金属线或第二金属线中的一者或两者或第一金属线或第三金属线中的一者或两者相邻。

在一些实施例中，金属熔丝进一步包括第三部分以及第二轮廓。第三部分具有第二宽度。第二轮廓处于第一部分与第三部分之间且与第一金属线的第二端对准。

在一些实施例中，第一轮廓及第一金属线的第一端中的每一者包括弧线。

在一些实施例中，记忆体阵列包含多个位元单元，多个位元单元中的每一位元单元包含程序化节点、位元线及金属熔丝结构，该金属熔丝结构包含耦接在程序化节点与位元线之间且自第一端延伸至第二端的第一金属线以及第二金属线及第三金属线，该第二金属线及第三金属线中的每一者与第一金属线平行且与第一金属线相邻地延伸。第一金属线至第三金属线贯穿具有第一覆盖长度的第一覆盖区共同延伸，第一金属线在第一覆盖区与第一端之间的第一部分上仅与第二金属线共同延伸且在第一覆盖区与第二端之间的第二部分上仅与第三金属线共同延伸，第一金属线在第一覆盖区中具有第一宽度且在第一覆盖区外部具有第二宽度，且第一宽度小于第二宽度。

在一些实施例中，金属熔丝结构进一步包括第四金属线。第四金属线与第一金属线平行且相邻地延伸，且第四金属线与第三金属线对准。第一金属线、第二金属线及第四金属线在具有第二覆盖长度的第二覆盖区内共同延伸。第一金属线在第二覆盖区与第一端之间的第三部分上方仅与第四金属线共同延伸。第一金属线在第二覆盖区中具有第一宽度。

在一些实施例中，第一覆盖长度约等于第二覆盖长度。

在一些实施例中，存在以下各者中的至少一者：第一部分为第一覆盖区与第一端之间的第一金属线的整体，或第二部分为第一覆盖区与第二端之间的第一金属线的整体。

在一些实施例中，多个位元单元中的每一位元单元的第二金属线及第三金属线中的每一者用以在记忆体阵列的程序化操作及读取操作期间浮动。

在一些实施例中，集成电路装置，包括第一金属线以及第二金属线。第一金属线设置于第一金属层中且在第一方向上延伸。第二金属线设置于第一金属层中且在第一方向上延伸，第二金属线在第二方向上与第一金属线相邻，第二方向垂直于第一方向。第二金属线包含第一轮廓。第一轮廓与第一金属线的一端对准且与第一金属线的一端分开厚度。第二金属线的一端与金属熔丝位元晶体管的源极/漏极端电连接。

在一些实施例中，第一轮廓设置在第二金属线的相邻的第一部分与第二部分之间。第一部分对应于与第一金属线相邻的第二金属线且具有第一宽度。第二部分具有大于第一宽度的第二宽度。

在一些实施例中，第一金属线与第二金属线及金属熔丝位元晶体管中的每一者电绝缘。

熟习此项技术者将容易看出，所揭露的实施例中的一者或多者实现上述的优点中的一者或多者。在阅读前述说明书之后，熟习此项技术者将能够影响如本文中广泛揭露的各种改变、等效物的取代及各种其他实施例。因此，此处授予的保护旨在仅受所附权利要求及其等效物所含的定义的限制。

Claims (10)

1.一种集成电路装置，其特征在于，包括：

一晶体管；及

一金属熔丝结构，包括：

一金属熔丝，电连接至该晶体管；及

一第一金属线，与该金属熔丝平行且在一第一方向上与该金属熔丝的一第一部分相邻，

其中

该第一部分具有一第一宽度，且

该金属熔丝包括：

一第二部分，该第二部分具有大于该第一宽度的一第二宽度；及

一第一轮廓，处于该第一部分与该第二部分之间且与该第一金属线的一第一端对准。

2.如权利要求1所述的集成电路装置，其特征在于，其中该金属熔丝结构进一步包括：

一第二金属线，与该金属熔丝平行且在一第二方向上与该金属熔丝的该第二部分及一第三部分相邻，该第二方向与该第一方向相反，其中

该第三部分具有大于该第一宽度的一第三宽度，且

该金属熔丝包括一第二轮廓，该第二轮廓处于该第一部分与该第三部分之间且与该第二金属线的一第一端对准。

3.如权利要求2所述的集成电路装置，其特征在于，其中该金属熔丝结构进一步包括：

一第三金属线，与该金属熔丝平行且在该第二方向上与该金属熔丝的一第四部分及一第五部分相邻，

该第四部分具有该第一宽度，

该第五部分具有该第三宽度，且

该金属熔丝进一步包括：

一第三轮廓，处于该第二部分与该第四部分之间且与该第三金属线的一第一端对准，及

一第四轮廓，处于该第四部分与该第五部分之间且与该第一金属线的一第二端对准。

4.如权利要求1所述的集成电路装置，其特征在于，其中该金属熔丝进一步包括：

一第三部分，该第三部分具有该第二宽度；及

一第二轮廓，处于该第一部分与该第三部分之间且与该第一金属线的一第二端对准。

5.一种记忆体阵列，其特征在于，包括多个位元单元，该多个位元单元中的每一位元单元包括：

一程序节点；

一位元线；及

一金属熔丝结构，包括：

一第一金属线，耦接在该程序节点与该位元线之间且自一第一端延伸至一第二端；及

一第二金属线及一第三金属线，该第二金属线及该第三金属线中的每一者与该第一金属线平行且相邻地延伸，

其中，

该第一金属线至该第三金属线在具有一第一覆盖长度的一第一覆盖区内共同延伸，

该第一金属线在该第一覆盖区与该第一端之间的一第一部分上方仅与该第二金属线共同延伸，且该第一金属线在该第一覆盖区与该第二端之间的一第二部分上方仅与该第三金属线共同延伸，

该第一金属线在该第一覆盖区中具有一第一宽度且在该第一覆盖区外具有一第二宽度，且

该第一宽度小于该第二宽度。

6.如权利要求5所述的记忆体阵列，其特征在于，其中该金属熔丝结构进一步包括：

一第四金属线，该第四金属线与该第一金属线平行且相邻地延伸，且该第四金属线与该第三金属线对准，

其中，

该第一金属线、该第二金属线及该第四金属线在具有一第二覆盖长度的一第二覆盖区内共同延伸，

该第一金属线在该第二覆盖区与该第一端之间的一第三部分上方仅与该第四金属线共同延伸，且

该第一金属线在该第二覆盖区中具有该第一宽度。

7.如权利要求5所述的记忆体阵列，其特征在于，其中存在以下各者中的至少一者：

该第一部分为该第一覆盖区与该第一端之间的该第一金属线的一整体，或

该第二部分为该第一覆盖区与该第二端之间的该第一金属线的一整体。

8.一种集成电路装置，其特征在于，包括：

一第一金属线，设置于一第一金属层中且在一第一方向上延伸；以及

一第二金属线，设置于该第一金属层中且在该第一方向上延伸，该第二金属线在一第二方向上与该第一金属线相邻，该第二方向垂直于该第一方向，其中该第二金属线包含：

一第一轮廓，该第一轮廓与该第一金属线的一端对准且与该第一金属线的该端分开一厚度；

其中该第二金属线的一端与一金属熔丝位元晶体管的一源极/漏极端电连接。

9.如权利要求8所述的集成电路装置，其特征在于，其中该第一轮廓设置在该第二金属线的相邻的一第一部分与一第二部分之间；

该第一部分对应于与该第一金属线相邻的该第二金属线且具有一第一宽度；且

该第二部分具有大于该第一宽度的一第二宽度。

10.如权利要求8所述的集成电路装置，其特征在于，其中该第一金属线与该第二金属线及该金属熔丝位元晶体管中的每一者电绝缘。

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