JP2008047702A - 半導体記憶装置 - Google Patents
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Abstract
【課題】プロセスが微細化された場合にもアンチヒューズにおける絶縁膜の書き込み時の絶縁破壊を確実にできるようにすること。
【解決手段】記憶ノードとなるアンチヒューズ18と、アンチヒューズ18と直列に接続される電流制御部と、を備える。電流制御部は、P型半導体基板11と逆導電型のN型ウェル12と、P型半導体基板11と同導電型のP+拡散層13とが接合したダイオード17で構成される。アンチヒューズ18は、少なくともP型半導体基板11と逆導電型のN+拡散層14上に絶縁膜15を介して電極16が形成された構造をもつ。N+拡散層14は、ダイオード17に係るN型ウェル12と接続され、ダイオード17によって電流が制御される。
【選択図】図1
【解決手段】記憶ノードとなるアンチヒューズ18と、アンチヒューズ18と直列に接続される電流制御部と、を備える。電流制御部は、P型半導体基板11と逆導電型のN型ウェル12と、P型半導体基板11と同導電型のP+拡散層13とが接合したダイオード17で構成される。アンチヒューズ18は、少なくともP型半導体基板11と逆導電型のN+拡散層14上に絶縁膜15を介して電極16が形成された構造をもつ。N+拡散層14は、ダイオード17に係るN型ウェル12と接続され、ダイオード17によって電流が制御される。
【選択図】図1
Description
本発明は、絶縁膜を絶縁破壊し、電極と基板の間を短絡させて書き込みが行えるアンチヒューズを有する半導体記憶装置に関する。
近年、LCD(Liquid Crystal Display)ドライバにおける色調パラメータや、クロック制御LSI(Large Scale Integration)における温度補償パラメータなどを記憶するのに用いる数百ビットから数kビット規模の極小容量の不揮発性メモリがロジックLSIにて必要になるケースが多くなっている。このような極小容量の不揮発性メモリは、通常、専用のマイコン内蔵フラッシュメモリとは違って、メモリセルサイズは多少大きくとも、標準のCMOSプロセスで工程数を増加させることなく製造することができる。このような極小容量の不揮発性メモリの一例として、絶縁膜を絶縁破壊し、電極と基板の間を短絡させて書き込みが行えるアンチヒューズを有する半導体記憶装置がある(例えば、特許文献1、2参照)。
特許文献1では、アンチヒューズとなるデータ記憶素子125に直列接続される選択トランジスタ121を備える不揮発性メモリセル100であって、データ記憶素子125は、導電性構造物101、導電性構造物101の下方にありデータを物理的に記憶する超薄膜誘電体112、及び超薄膜誘電体112及び導電性構造物101の両方の下方にある不純物半導体領域106を備え、選択トランジスタ121は、メモリセル100のアドレスを指定するように制御することが可能なゲートR2を有し、導電性構造101と不純物半導体領域108との間に電圧を印加して超薄膜誘電体112をブレークダウンさせることによりメモリセル100に書み込みが行われるものが開示されている(図8参照)。
特許文献2では、アンチヒューズとして用いられる半導体記憶装置において、半導体基板201と、この半導体基板上201に形成されたウェル202と、このウェル202内に形成された選択トランジスタとなるMOSトランジスタ230と、ウェル202内に存在しMOSトランジスタ230のソース232またはドレイン231と同じ導電型を持つ拡散層241と、この拡散層241上に絶縁膜242、243、導電体膜244を順次積層した構造をもつアンチヒューズとなるMOSキャパシタ240とを備え、MOSキャパシタ240の中心部の絶縁膜243の厚さが周辺部の絶縁膜242の厚さより薄く、MOSキャパシタ240における薄い絶縁膜243に破壊電圧以上の電圧を印加して絶縁膜243を絶縁破壊させることにより書き込みが行われるものが開示されている(図9参照)。
アンチヒューズと選択トランジスタを有する半導体記憶装置では、通常、CMOSプロセスに工程を追加しないで選択トランジスタを形成する。そのため、プロセスが微細化されるにしたがい、選択トランジスタを形成するためのウェル(pウェル)の不純物濃度が濃くなり、かつ、ソース/ドレイン拡散層(n+拡散層)が浅くなる。そうなると、ドレイン拡散層の耐圧が低くなり、アンチヒューズの拡散層に印加できる電圧が低くなる。そのため、特許文献1、2の半導体記憶装置の構成では、プロセスが微細化されると、ウェルと拡散層の間の接合耐圧を、アンチヒューズにおける絶縁膜の絶縁破壊耐圧よりも十分に高くすることができなくなるおそれがあり、アンチヒューズにおける絶縁膜を確実に絶縁破壊させることが困難になってくる。
本発明の主な課題は、プロセスが微細化された場合にもアンチヒューズにおける絶縁膜の書き込み時の絶縁破壊を確実にできるようにすることである。
本発明の第1の視点においては、半導体記憶装置において、記憶ノードとなるアンチヒューズと、前記アンチヒューズと直列に接続される電流制御部と、を備え、前記アンチヒューズは、少なくとも、半導体基板と逆導電型のウェル又は拡散層と、前記ウェル又は拡散層上に形成された絶縁膜と、前記絶縁膜上に形成された電極とで構成され、前記ウェル又は拡散層は、前記電流制御部によって電流が制御されることを特徴とする。
本発明の第2の視点においては、前記半導体記憶装置において、前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の第1拡散層とが接合したダイオードで構成され、前記アンチヒューズは、少なくとも、前記半導体基板と逆導電型の第2拡散層上に絶縁膜を介して電極が形成された構造をもち、前記第2拡散層は、前記ダイオードに係る前記ウェルと接続され、前記ダイオードによって電流が制御されることを特徴とする。
本発明の第3の視点においては、前記半導体記憶装置において、前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の拡散層とが接合したダイオードで構成され、前記アンチヒューズは、少なくとも前記ウェル上に絶縁膜を介して電極が形成された構造をもち、前記ウェルは、前記ダイオードによって電流が制御されることを特徴とする。
本発明の第4の視点においては、前記半導体記憶装置において、前記電流制御部は、チャネルとなる前記半導体基板の両側に前記半導体基板と逆導電型の第1ウェル及び第2ウェルが形成されており、前記第1ウェル及び前記第2ウェルの領域内にそれぞれ前記半導体基板と逆導電型の第1拡散層及び第2拡散層が形成されており、かつ、チャネルとなる前記半導体基板上にゲート絶縁膜を介してゲート電極が形成された選択トランジスタで構成され、前記アンチヒューズは、前記第1ウェル乃至前記第1拡散層上に絶縁膜を介して電極が形成された構造をもち、前記第1ウェル及び前記第1拡散層は、前記選択トランジスタによって電流が制御されることを特徴とする。
本発明によれば、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、確実な書き込み動作が可能になる。
(実施形態1)
本発明の実施形態1に係る半導体記憶装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体記憶装置の構成を模式的に示した(A)部分断面図、及び(B)等価回路図である。
本発明の実施形態1に係る半導体記憶装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体記憶装置の構成を模式的に示した(A)部分断面図、及び(B)等価回路図である。
図1(A)を参照すると、半導体記憶装置10は、P型半導体基板11の所定の領域にN型ウェル12が形成されている。N型ウェル12は、P型半導体基板11と逆導電型である。N型ウェル12の領域内には、電流制御部となるダイオード17が形成されている。ダイオード17は、N型ウェル12とP+拡散層13がpn接合したダイオードである。P+拡散層13は、P型半導体基板11と同導電型であり、デジット線Dと電気的に接続されている。P型半導体基板11上には、記憶ノードとなるアンチヒューズ18が形成されている。アンチヒューズ18は、絶縁膜15を絶縁破壊し、N+拡散層14と電極16の間を短絡させて書き込みが行える素子であり、P型半導体基板11上に絶縁膜15を介して電極16が積層され、電極16の真下のP型半導体基板11の表面の一部にN+拡散層14が形成されている。電極16は、ワード線Wと電気的に接続されている。ダイオード17とアンチヒューズ18の間の領域には、P型半導体基板11上にN+拡散層14が形成されている。N+拡散層14は、P型半導体基板11と逆導電型であり、電極16の真下のP型半導体基板11の表面の一部からN型ウェル12の表面の一部にかけて連続的に形成されている。図1(A)の半導体記憶装置10は、図1(B)のようにダイオード17とアンチヒューズ18が直列に接続された回路となる。
なお、半導体記憶装置10は、通常のCMOSプロセスの中で並行して製造することができる。例えば、ウェル形成の際にP型半導体基板11にN型ウェル12を形成し、ゲート絶縁膜およびゲート電極を形成する際に絶縁膜15及び電極16を形成し、pMOSトランジスタ及びnMOSトランジスタのソース/ドレイン拡散層を形成する際にP+拡散層13及びN+拡散層14を形成することで製造することができる。
次に、本発明の実施形態1に係る半導体記憶装置の動作について図面を用いて説明する。図2は、本発明の実施形態1に係る半導体記憶装置の書き込み動作を説明するための回路図である。図3は、本発明の実施形態1に係る半導体記憶装置の読み出し動作を説明するための回路図である。
図1を参照すると、書き込み動作は、選択された記憶ノードとなるアンチヒューズ18の電極16に接続されるワード線W(図2のW2に対応)をGND電圧(0V)にし、電流制御部となるダイオード17のP+拡散層13に接続されるデジット線D(図2のD2に対応)に正の高電圧(例えば、7V)を印加することにより、N型ウェル12を介してN+拡散層14に破壊電圧を印加することで行う。電流制御は、ダイオード17で行われるため、書き込み動作の際には、P+拡散層13に正電圧を順方向に印加することで、N型ウェル12とP型半導体基板11の間の接合耐圧、又は、N+拡散層14の耐圧まで、絶縁膜15の絶縁破壊に十分な高い電圧を印加できる。この際、非選択のアンチヒューズの電極には防御電圧を印加して絶縁膜15の絶縁破壊を防ぐ。例えば、図2を参照すると、太字点線で囲まれたメモリセルを書き込む場合、ワード線W1、W3、W4に防御電圧(例えば、7V)を印加し、デジット線D1、D3、D4をGND電圧(0V)とすることで、太字点線で囲まれたメモリセル以外のメモリセルの絶縁膜の絶縁破壊を防ぐことができる。
図1を参照すると、読み出し動作は、選択された記憶ノードとなるアンチヒューズ18の電極16に接続されるワード線W(図3のW2に対応)をGND電圧(0V)にし、電流制御部となるダイオード17のP+拡散層13に接続されるデジット線D(図3のD2に対応)に正の低電圧(例えば、1V)を印加する。データの読み出しは、ワード線Wに接続される電位検出部(図示せず)によって正の低電圧か0Vかを検出することにより行われる。この際、非選択のアンチヒューズの電極に正の低電圧を印加し、P+拡散層はGND電圧とする。例えば、図3を参照すると、太字点線で囲まれたメモリセルを読み出す場合、ワード線W1、W3、W4に正の低電圧(例えば、2V)を印加し、デジット線D1、D3、D4をGND電圧(0V)とすることで、太字点線で囲まれたメモリセル以外のメモリセルの読み出しが行われない。
実施形態1によれば、絶縁膜15を絶縁破壊するアンチヒューズ18において、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層の耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、高速で、信頼性の高い書き込みが可能になる。
(実施形態2)
本発明の実施形態2に係る半導体記憶装置について図面を用いて説明する。図4は、本発明の実施形態2に係る半導体記憶装置の構成を模式的に示した(A)部分断面図、及び(B)等価回路図である。
本発明の実施形態2に係る半導体記憶装置について図面を用いて説明する。図4は、本発明の実施形態2に係る半導体記憶装置の構成を模式的に示した(A)部分断面図、及び(B)等価回路図である。
図4(A)を参照すると、半導体記憶装置20は、P型半導体基板21の所定の領域にN型ウェル22が形成されている。N型ウェル22は、P型半導体基板21と逆導電型である。N型ウェル22の領域内には、電流制御部となるダイオード27が形成されている。ダイオード27は、N型ウェル22とP+拡散層23がpn接合したダイオードである。P+拡散層23は、P型半導体基板21と同導電型であり、デジット線Dと電気的に接続されている。P型半導体基板21、N型ウェル22、及びP+拡散層23上の一部の領域には、記憶ノードとなるアンチヒューズ28が形成されている。アンチヒューズ28は、絶縁膜25を絶縁破壊し、N型ウェル22と電極26の間を短絡させて書き込みが行える素子であり、P型半導体基板21、N型ウェル22、及びP+拡散層23上の一部の領域に絶縁膜25を介して電極26が積層され、電極26の真下のP型半導体基板21の表面の一部にN型ウェル22が形成され、電極26の真下のN型ウェル22の表面の一部にP+拡散層23が形成されている。電極26は、ワード線Wと電気的に接続されている。ダイオード27とアンチヒューズ28とは、互いに隣接している。図4(A)の半導体記憶装置20は、図4(B)のようにダイオード27とアンチヒューズ28が直列に接続された回路となる。
なお、半導体記憶装置20は、通常のCMOSプロセスの中で並行して製造することができる。例えば、ウェル形成の際にP型半導体基板21にN型ウェル22を形成し、ゲート絶縁膜およびゲート電極を形成する際に絶縁膜25及び電極26を形成し、nMOSトランジスタのソース/ドレイン拡散層を形成する際にP+拡散層23を形成することで製造することができる。また、半導体記憶装置20の回路は実施形態1に係る半導体記憶装置(図1の10)の回路と等価なので、半導体記憶装置20の動作は実施形態1に係る半導体記憶装置(図1の10)の動作と同様である。
実施形態2によれば、絶縁膜25を絶縁破壊するアンチヒューズ28において、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層の耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、高速で、信頼性の高い書き込みが可能になる。また、アンチヒューズ28の拡散層とダイオード27の拡散層が合体して構成されるので、全体の素子サイズを小さくできる。
(実施形態3)
本発明の実施形態3に係る半導体記憶装置について図面を用いて説明する。図5は、本発明の実施形態3に係る半導体記憶装置の構成を模式的に示した(A)部分断面図、及び(B)等価回路図である。
本発明の実施形態3に係る半導体記憶装置について図面を用いて説明する。図5は、本発明の実施形態3に係る半導体記憶装置の構成を模式的に示した(A)部分断面図、及び(B)等価回路図である。
図5(A)を参照すると、半導体記憶装置30は、電流制御部となる選択トランジスタ37を有する。選択トランジスタ37は、チャネルとなるP型半導体基板31の両側にN型ウェル32a、32bが形成されており、N型ウェル32a、32bの領域内にそれぞれソース/ドレインとなるN+拡散層34a、34bが形成されており、チャネルとなるP型半導体基板31上にゲート絶縁膜35bを介してゲート電極36bが形成されている。N型ウェル32a、32b及びN+拡散層34a、34bは、P型半導体基板31と逆導電型である。アンチヒューズ38と非共通のN+拡散層34bは、デジット線Dと電気的に接続されている。ゲート電極36bは、選択線Sと電気的に接続されている。半導体記憶装置30は、選択トランジスタ37と隣接する領域に記憶ノードとなるアンチヒューズ38を有する。アンチヒューズ38は、絶縁膜35aを絶縁破壊し、N型ウェル32a乃至N+拡散層34aと電極36aの間を短絡させて書き込みが行える素子である。アンチヒューズ38は、P型半導体基板31、N型ウェル32a、及びN+拡散層34a上の一部の領域に形成されており、絶縁膜35aを介して電極36aが積層され、電極36aの真下のP型半導体基板31の表面の一部にN型ウェル32aが形成されており、電極36aの真下のN型ウェル32aの表面の一部にN+拡散層34aが形成されている。電極36aは、ワード線Wと電気的に接続されている。図5(A)の半導体記憶装置30は、図5(B)のように選択トランジスタ37とアンチヒューズ38が直列に接続された回路となる。
なお、半導体記憶装置30は、通常のCMOSプロセスの中で並行して製造することができる。例えば、ウェル形成の際にP型半導体基板31にN型ウェル32a、32bを形成し、ゲート絶縁膜およびゲート電極を形成する際に絶縁膜35a、電極36a、ゲート絶縁膜35b、及びゲート電極36bを形成し、pMOSトランジスタのソース/ドレイン拡散層を形成する際にN+拡散層34a、34bを形成することで製造することができる。
次に、本発明の実施形態3に係る半導体記憶装置の動作について図面を用いて説明する。図6は、本発明の実施形態3に係る半導体記憶装置の書き込み動作を説明するための回路図である。図7は、本発明の実施形態3に係る半導体記憶装置の読み出し動作を説明するための回路図である。
図5を参照すると、書き込み動作は、選択された電流制御部となる選択トランジスタ37のゲート電極36bに接続される選択線S(図6のS2に対応)に正の高電圧(例えば、7V)を印加し、選択された記憶ノードとなるアンチヒューズ38の電極36aに接続されるワード線W(図6のW2に対応)をGND電圧(0V)にし、選択された電流制御部となる選択トランジスタ37のN+拡散層34bに接続されるデジット線D(図6のD2に対応)に正の高電圧(例えば、7V)を印加することにより、N型ウェル32a乃至N+拡散層34aに破壊電圧を印加することで行う。電流制御は、選択トランジスタ37で行われるため、書き込み動作の際には、ゲート電極36bに正電圧を印加することで、N+拡散層34aの耐圧まで、絶縁膜35aの絶縁破壊に十分な高い電圧を印加できる。この際、非選択の選択トランジスタのゲート電極をGND電圧(0V)とし、非選択の選択トランジスタのN+拡散層をGND電圧(0V)とし、非選択のアンチヒューズの電極をGND電圧(0V)とする。例えば、図6を参照すると、太字点線で囲まれたメモリセルを書き込む場合、選択線S1、S3をGND電圧(0V)にし、ワード線W1、W3、W4をGND電圧(0V)にし、デジット線D1、D3、D4をGND電圧(0V)とすることで、太字点線で囲まれたメモリセル以外のメモリセルの書き込みが行われない。
図5を参照すると、読み出し動作は、選択された電流制御部となる選択トランジスタ37のゲート電極36bに接続される選択線S(図7のS2に対応)に正の高電圧(例えば、7V)を印加し、選択された記憶ノードとなるアンチヒューズ38の電極36aに接続されるワード線W(図7のW2に対応)をGND電圧(0V)にし、選択された電流制御部となる電流制御部となる選択トランジスタ37のN+拡散層34bに接続されるデジット線D(図7のD2に対応)に正の低電圧(例えば、1V)を印加する。データの読み出しは、ワード線Wに接続される電位検出部(図示せず)によって正の低電圧か0Vかを検出することにより行われる。この際、非選択の選択トランジスタのゲート電極はGND電圧(0V)とし、非選択の選択トランジスタのN+拡散層をGND電圧(0V)とし、非選択のアンチヒューズの電極をGND電圧(0V)とする。例えば、図7を参照すると、太字点線で囲まれたメモリセルを読み出す場合、選択線S1、S3をGND電圧(0V)にし、ワード線W1、W3、W4をGND電圧(0V)にし、デジット線D1、D3、D4をGND電圧(0V)とすることで、太字点線で囲まれたメモリセル以外のメモリセルの読み出しが行われない。
実施形態3によれば、絶縁膜35aを絶縁破壊するアンチヒューズ38において、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層の耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、高速で、信頼性の高い書き込みが可能になる。
10、20、30 半導体記憶装置
11、21、31 P型半導体基板
12、22、32a、32b N型ウェル
13、23 P+拡散層
14、34a、34b N+拡散層
15、25、35a 絶縁膜
16、26、36a 電極
17、27 ダイオード(電流制御部)
18、28、38 アンチヒューズ(記憶ノード)
35b ゲート絶縁膜
36b ゲート電極
37 選択トランジスタ(電流制御部)
100 メモリセル
101、111 導電性構造物
102、114 酸化膜トレンチ
106、108、110 不純物半導体領域
112 超薄膜誘電体
113 トランジスタの組
121、131 選択トランジスタ
125、135 データ記憶素子
R1、R2 ゲート
VC1 列ラインC1の電圧
VR1 行ラインR1の電圧
VR2 行ラインR2の電圧
VS1 ソースラインS1の電圧
201 半導体基板
202 ウェル
230 MOSトランジスタ
231 ドレイン
232 ソース
233 ゲート絶縁膜
234 ゲート電極
240 MOSキャパシタ
241 拡散層
242 絶縁膜
243 絶縁膜
244 導電体膜
11、21、31 P型半導体基板
12、22、32a、32b N型ウェル
13、23 P+拡散層
14、34a、34b N+拡散層
15、25、35a 絶縁膜
16、26、36a 電極
17、27 ダイオード(電流制御部)
18、28、38 アンチヒューズ(記憶ノード)
35b ゲート絶縁膜
36b ゲート電極
37 選択トランジスタ(電流制御部)
100 メモリセル
101、111 導電性構造物
102、114 酸化膜トレンチ
106、108、110 不純物半導体領域
112 超薄膜誘電体
113 トランジスタの組
121、131 選択トランジスタ
125、135 データ記憶素子
R1、R2 ゲート
VC1 列ラインC1の電圧
VR1 行ラインR1の電圧
VR2 行ラインR2の電圧
VS1 ソースラインS1の電圧
201 半導体基板
202 ウェル
230 MOSトランジスタ
231 ドレイン
232 ソース
233 ゲート絶縁膜
234 ゲート電極
240 MOSキャパシタ
241 拡散層
242 絶縁膜
243 絶縁膜
244 導電体膜
Claims (4)
- 記憶ノードとなるアンチヒューズと、
前記アンチヒューズと直列に接続される電流制御部と、
を備え、
前記アンチヒューズは、少なくとも、半導体基板と逆導電型のウェル又は拡散層と、前記ウェル又は拡散層上に形成された絶縁膜と、前記絶縁膜上に形成された電極とで構成され、
前記ウェル又は拡散層は、前記電流制御部によって電流が制御されることを特徴とする半導体記憶装置。 - 前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の第1拡散層とが接合したダイオードで構成され、
前記アンチヒューズは、少なくとも、前記半導体基板と逆導電型の第2拡散層上に絶縁膜を介して電極が形成された構造をもち、
前記第2拡散層は、前記ダイオードに係る前記ウェルと接続され、前記ダイオードによって電流が制御されることを特徴とする請求項1記載の半導体記憶装置。 - 前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の拡散層とが接合したダイオードで構成され、
前記アンチヒューズは、少なくとも前記ウェル上に絶縁膜を介して電極が形成された構造をもち、
前記ウェルは、前記ダイオードによって電流が制御されることを特徴とする請求項1記載の半導体記憶装置。 - 前記電流制御部は、チャネルとなる前記半導体基板の両側に前記半導体基板と逆導電型の第1ウェル及び第2ウェルが形成されており、前記第1ウェル及び前記第2ウェルの領域内にそれぞれ前記半導体基板と逆導電型の第1拡散層及び第2拡散層が形成されており、かつ、チャネルとなる前記半導体基板上にゲート絶縁膜を介してゲート電極が形成された選択トランジスタで構成され、
前記アンチヒューズは、前記第1ウェル乃至前記第1拡散層上に絶縁膜を介して電極が形成された構造をもち、
前記第1ウェル及び前記第1拡散層は、前記選択トランジスタによって電流が制御されることを特徴とする請求項1記載の半導体記憶装置。
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- 2007-08-15 US US11/889,597 patent/US20080042235A1/en not_active Abandoned
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