CN111199915A - 制造半导体元件的方法 - Google Patents

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CN111199915A CN201911055942.9A CN201911055942A CN111199915A CN 111199915 A CN111199915 A CN 111199915A CN 201911055942 A CN201911055942 A CN 201911055942A CN 111199915 A CN111199915 A CN 111199915A
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彭士玮
赖志明
曾健庭
林威呈
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Abstract

一种制造半导体元件的方法包括以下操作：定义具有第一金属图案间距(MX‑1P)的第一金属图案(MX‑1)；在第一金属图案之上沉积绝缘层；在绝缘层上定义具有多个基础位置的基础栅格，此些基础位置具有coreX间距(CoreXP)；移除绝缘层的预定部分以形成穿过预定组基础位置的多个基础开口；以及使用定向蚀刻(DrE)延伸基础开口以形成扩展基础开口，该等扩展基础开口用以形成下一金属层MX图案。

Description

制造半导体元件的方法
技术领域
本揭露是关于一种半导体元件的制造方法，特别是关于半导体元件的图案设计的方法。
背景技术
半导体集成电路(integrated circuit；IC)行业随着IC材料及设计的技术进步已持续经历快速发展，生产出了连续世代的IC，每一新的世代皆具有比上一世代更小的几何形状及更复杂的电路。用于生产每一新的世代的IC的相关联布局、元件结构及制造制程的复杂性已相应地增加，以实现设计的功能密度。
与金属图案化相关联的先进图案化及蚀刻制程的效能受到与所制造的特定IC元件布局配置相关联的密度梯度效应(density gradient effect,DGE)及/或着陆效应(landing effects,LE)的影响。对切割金属图案的相对位置及间隔的考虑及调整用以减轻一些DGE/LE，并提高所得IC的均匀性及效能。
发明内容
根据一些实施例，使用一种方法制造半导体元件，此方法包括如下步骤：定义具有第一金属图案间距(MX-1P)的第一金属图案(MX-1)；在此第一金属图案之上沉积绝缘层；定义具有多个基础(core)位置的基础栅格，此些基础位置具有间距CoreXP；移除绝缘层的部分以在基础位置的预定部分中形成多个基础开口；以及使用定向蚀刻蚀刻此些基础开口以形成扩展基础开口。
附图说明
当结合随附诸图阅读时，自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1为根据一些实施例的基础栅格的俯视图；
图2为根据一些实施例的包括多个基础的基础栅格的俯视图；
图3为根据一些实施例的其中基础已经由导向(或定向)蚀刻得以延伸并填充有导电材料(例如，金属)的基础栅格的俯视图；
图4为根据一些实施例的其中基础已经由导向蚀刻得以延伸并填充有导电材料(例如，金属)的基础栅格的俯视图；
图5A至图5D为根据一些实施例的具有PitchMX-1值与CoreXp值之间的各种比率的基础栅格的俯视图；
图6A至图6H为根据一些实施例的具有PitchMX-1值与CoreXp值之间的各种比率的基础栅格的俯视图，其中基础已经由导向蚀刻得以延伸并填充有导电材料(例如，金属)；
图7为根据一些实施例的示出金属切割位置的金属层的俯视图；
图8为根据一些实施例的用于产生导电图案的方法的流程图；
图9为根据一些实施例的用于产生导电图案的自动置放与布线(automatedplacement and routing,APR)方法的流程图；
图10为根据一些实施例的用于产生导电图案的方法的流程图；
图11为根据一些实施例的集成电路的制造制程的流程图；
图12为根据一些实施例的电子制程控制(electronic process control,EPC)系统的方块图。
【符号说明】
100 基础栅格
102 垂直轴
104 水平轴
106 基础位置
106a 基础位置
106b 基础位置
200 基础栅格
202 垂直轴
204 水平轴
206 基础位置
208 敞开基础
208a 敞开基础
208b 敞开基础
300 基础栅格
302 垂直轴
304 水平轴
306 基础位置
308 敞开基础
308' 扩展基础开口
310a 蚀刻延伸区域
310b 蚀刻延伸区域
312 针迹重叠区域
314 延伸导体
316 导体
318 导体
400 基础栅格
402 垂直轴
404 水平轴
406 基础位置
408 敞开基础
408' 扩展基础开口
410a 蚀刻延伸区域
410b 蚀刻延伸区域
412 针迹重叠区域
414 延伸导体
416 导体
418 导体
500A 基础栅格
500B 基础栅格
500C 基础栅格
500D 基础栅格
502 垂直轴
504 水平轴
506 基础位置
600A 基础栅格
600B 基础栅格
600C 基础栅格
600D 基础栅格
600E 基础栅格
600F 基础栅格
600G 基础栅格
600H 基础栅格
602 垂直轴
604 水平轴
606 基础位置
608 敞开基础
608' 扩展基础开口
610a 蚀刻延伸区域
610b 蚀刻延伸区域
611 最终基础开口
611' 最终基础开口
616 第一信号线(第一部分)
618a 第二信号线(第二部分)
618b 第二信号线(第二部分)
620a 可用的“O”
620b 不可用的“X”
622 较小位移
700 金属层
702a 金属切割位置(主要金属切割位置)
702b 金属切割位置(次要金属切割位置)
704 金属层
704a 区段
704b 区段
704c 区段
704d 区段
704e 区段
706a 末端
706b 末端
706c 末端
708a 末端部分
708b 中间部分
710 剩余部分
800 方法
802 操作
804 操作
806 操作
808 操作
810 可选操作
812 可选查询操作
814 可选操作
816 可选操作
818 可选操作
900 自动化置放与布线(APR)方法
902 操作
904 操作
906 操作
908 操作
910 操作
912 可选操作
914 可选操作
1000 方法
1002 操作
1004 可选步骤
1006 操作
1008 操作
1010 可选操作
1012 操作
1014 可选操作
1016 可选操作
1100 集成电路(IC)制造系统
1108 制程控制数据
1120 设计室
1122 IC设计布局图
1130 遮罩室
1132 数据准备
1144 遮罩制造
1145 遮罩
1150 IC晶圆厂
1152 晶圆制造
1153 半导体晶圆
1160 IC元件
1200 电子制程控制(EPC)系统
1202 硬件处理器
1204 储存媒体(计算机可读储存媒体)
1206 指令
1208 制程控制数据
1210 使用者界面(UI)
1212 I/O接口
1214 网络接口
1216 网络
1218 总线
具体实施方式
例示性实施例的此描述意欲结合随附附图进行阅读，将随附附图视为整个书面描述的一部分。以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述元件、值、操作、材料、布置及其类似者的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲作为限制。可预期其他元件、值、操作、材料、布置或其类似者。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上方形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚的目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单起见，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所图示的一个元件或特征与另一(其他)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖设备在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
用于简化使用电子设计自动化(electronic design automation；EDA)工具产生的半导体IC布局设计的晶片级布线及制造的方法包括形成常规金属图案，例如，基级金属互连图案(金属零(M0))，以及接着根据适用设计规则选择性地切割(移除)金属图案的部分。在标准单元布局的单元边界处的基级金属互连图案(CM0)上的金属切割(边界金属切割)用以分离/断开相邻的标准单元，使得分离单元中的每一者能够独立地执行(多个)指定功能。
除了边界金属切割以外，在一些实施例中，进行额外的内部金属切割，以使标准单元进一步适应指定功能及/或减少与基级金属互连图案的多余或未使用部分相关联的寄生电容。边界金属切割及内部金属切割均与多晶硅/栅电极(CM0B/PO)或源极/漏极导体(CM0B/MD)对准。本揭示案的一些实施例描述用于在无需使用额外的遮罩层并且无需对个别标准单元的内部配置进行额外修改情况下，减少DGE/LE及/或寄生电容的金属切割方法，如此降低了制造制程的成本以及用于开发IC的新布局的时间。
金属切割方法的一些实施例利用经修改的金属切割遮罩层，亦即，暴露出基级金属互连图案的待移除的彼些区域并保护基级金属互连图案的待保留在最终IC元件中的彼些区域的遮罩层。
在一些实施例中，用于图案化电源、地线及信号线的互连的导电层包括单独地、串联地及/或组合地涂覆至基板的一或更多种导电材料，包括铝、铜、钴、钨、钛、镍、金、铂、石墨烯、硅化物、自对准硅化物以及其混合物及合金。导电层沉积制程包括化学气相沉积(chemical vapor deposition；CVD)制程、原子层沉积(atomic layer deposition；ALD)制程、电浆气相沉积(plasma vapor deposition；PVD)制程、电镀制程、无电电镀制程中的一或更多者，以及(多个)任何其他适当的涂覆制程或其组合。
在一些实施例中，使用微影方法以便在晶圆上形成集成电路的特征。微影方法涉及涂覆光阻剂以及定义光阻剂中的图案。首先在微影遮罩中定义光阻剂中的图案，且取决于光阻剂的选择，通过微影遮罩的透明部分或不透明部分来实现此些图案。经由使用微影遮罩的曝光将微影遮罩中的图案转印至光阻剂，其后使光阻剂显影。接着将经图案化的光阻剂中的图案转印至形成在晶圆上的各种经制造结构中。
已产生了各种技术来实施双或多图案化。一种技术为图案化-蚀刻-图案化-蚀刻(pattern-etch-pattern-etch,2P2E)技术。在2P2E技术中，将图案划分成两个部分，在IC元件制造制程期间使用两个图案化步骤顺序地实施此两个部分，其中每一图案化步骤之后有对应的蚀刻(移除)制程。执行移除制程，以移除下方材料层(例如，金属层(M0至MX)、层间介电质(ILD)及/或其他材料)的部分，以便实现所需的元件构形。在一些实施例中，使用定向(各向异性)蚀刻(directional etching,DrE)制程，用于沿着预定轴选择性地扩展初始开口。在一些实施例中，以图案化-蚀刻(pattern-etch,1P1E)制程来替代2P2E技术，由于减少了处理步骤的数目，因此图案化-蚀刻(1P1E)制程将提高晶圆厂生产资源的利用率及/或提高制造的IC元件的良率。
多图案化(或多重图案化)制程包括已经开发用以允许使更小的金属图案成像的一组技术及方法，用于增大布局中的特征密度，使其超过使用单个遮罩制造集成电路期间可达到的密度。双图案化是为微影开发以增强集成电路中的特征密度的技术，但在IC元件的生产中所使用的每一额外遮罩增加了制造成本，降低了晶圆厂的生产能力，及/或增加了引入一或更多个缺陷的可能性。在一些实施例中，已通过将极紫外线(extremeultraviolet,EUV)曝光波长用于微影制程并对应地使用EUV图案及遮罩而形成更小的特征大小。通过减少用于制造IC元件的生产流程中的图案化操作的数目，本文所揭示的技术及方法改善了接触存取，简化了设计过程，简化了制造制程，提高了制造良率及/或降低了制造成本。
一些实施例利用基于基础栅格的布线图案，其特征在于相关参数，包括例如基础宽度(Corew)、coreX间距(CoreXp)、基础间距(Corep)，及MX-1间距(MX-1p或PitchMX-1)、MX间距(MXp或PitchMX)及VIA间距(VIAP)。如本文中所使用，基础间距(CoreP)代表布置在相邻水平轴上的水平偏移基础位置之间的间距，而coreX间距(CoreXP)代表沿单个水平轴布置的相邻基础位置之间的间距。在一些实施例中，某些预定基础位置经打开以提供敞开的基础，此些敞开基础允许与下方导电图案(例如，金属图案层MX-1)电连接，在此下方导电图案之上形成有后续金属图案层MX。接着随后通过定向蚀刻(DrE)来修改此基础栅格中的开口，以便使敞开基础沿着一连串并列的MX轴延伸，以定义所需图案。DrE制程将包括一组参数，包括例如在基础开口任一侧上形成的定向蚀刻开口的长度(DrEL)、金属端对端(EtE或E2E)间距、重叠距离(或针迹长度)，以及最小金属长度。此些参数继而将适用于产生基础栅格图案，此基础栅格图案与后续DrE处理组合，将产生由适用设计规则定义的所需特征密度，而同时提供增大的灵活性来解决着陆效应及密度梯度效应。
图1为根据一些实施例的基础栅格100的俯视图，此基础栅格100包括对应于下方金属层MX-1的间距的多个垂直轴102、对应于上覆金属层MX的间距的多个水平轴104(亦即，轴104以PitchMX-1分离开)，连同具有为CoreW的特征宽度的基础位置106，在此些基础位置106处形成开口以用于建立MX-1与MX金属层的相应部分之间的电连接。下方金属层MX-1比基础栅格100更接近基板。上覆金属层MX比基础栅格100更远离基板。在一些实施例中，基础位置106a、106b在相邻水平轴104上的置放偏移了基础至基础间距的一半(亦即，0.5xCoreXp)，以在对准于CoreP的相邻水平轴104上的偏移基础位置106之间建立均匀的间距。基于特定设计规则来确定CoreP的绝对值，此特定设计规则用于设计使用预定制造制程制造的IC元件的下方金属层MX-1。在一些实施例中，将根据以下关系将基础位置106分离开至少等于或大于在用于特定金属层的适用设计规则中所指定的通孔间距(相邻通孔之间所允许的最小间距)的距离：
CoreP≥VIAP
其中CoreP＝基础间距，且VIAP＝VIA间距，且
Figure BDA0002256552610000101
其中
Figure BDA0002256552610000102
间距；CoreP＝基础间距；且MXP＝MX间距。在一些实施例中，基础位置106将分离开通常对应于所利用的特定光微影制程的解析度的距离，对于EUV制程而言，使用单一图案化/单一蚀刻(single pattern/single etch；1P1E)(EUV波长为≈13.5nm)时，该距离可为约36nm至45nm。若金属图案化制程利用双EUV制程，则解析度可减小至大约15nm至23nm的距离。然而，制程良率及可靠性通过在MX-1与MX布线之间提供良好的引脚存取而趋于提高，因此可利用较少的主动成像处理。在一些实施例中，设计规则及处理更紧密地对应于节点N7及/或N10制程，在某些实施例中，节点N7及/或N10制程使用193nm(光源的近似波长)浸没制程进行曝光，以实现大约72nm至90nm的间距。在一些实施例中，通过使用浸没双图案化制程减小此距离。
图2为根据一些实施例的基础栅格200的俯视图，此基础栅格200包括已在可用基础位置206的一部分处打开的多个敞开基础208。打开选定基础包括以光阻组成物来涂布基板，以基础图案来曝光光阻层，使已曝光的光阻剂显影以打开并曝光在基础位置中的基板表面，以及接着蚀刻已曝光的基板材料以形成敞开基础，此敞开基础曝光下方的MX-1图案的一部分。未敞开基础位置206及敞开基础208中的每一者与对应于下方金属层MX-1的间距的垂直轴202以及对应于下一金属层MX的间距的水平轴204(亦即，水平轴204以PitchMX-1分离开)对准，且形成具有为CoreW的特征宽度的多个敞开基础208用于建立MX-1及MX金属层的相应部分之间的电连接。在一些实施例中，敞开基础208a、208b在相邻水平轴204上的置放偏移了基础至基础间距的一半(亦即，0.5xCoreXp)，以在对准于相邻水平轴204上的偏移敞开基础208a、208b之间建立Corep间距。
图3为根据一些实施例的基础栅格300的俯视图，其中敞开基础308已经由定向(或导向)蚀刻得以延伸以形成扩展基础开口308'，并接着填充有导电材料(例如，金属)。可用基础位置306及敞开基础308中的每一者与对应于下方金属层MX-1的间距的垂直轴302以及对应于下一金属层MX的间距的水平轴304(亦即，水平轴304以PitchMX-1分离开)对准，且形成在此些开口处具有为CoreW的特征宽度的多个敞开基础308用于建立MX-1及MX金属层的相应部分之间的电连接。在一些实施例中，定向蚀刻DrE使敞开基础308沿着水平轴304延伸，以在敞开基础的两侧上形成一对蚀刻延伸区域310a、310b，以便将敞开基础308的长度延伸2*DrEL以形成扩展基础开口308'。在一些实施例中，可以使蚀刻延伸区域310a、310b长度不相等的方式施加DrE，在此情形下，敞开基础308的长度延伸了DrELa+DrELb以形成扩展基础开口308'。
在一些实施例中，通过使用定向蚀刻DrE产生延伸导体314，以使一连串紧密间隔的敞开基础308中的每一者沿着一水平轴304延伸。为了产生此延伸导体314，各自具有长度DrEL的蚀刻延伸区域310a、310b的组合将大于敞开基础308之间的间隔，借此提供了针迹重叠区域312(由于相邻的开口基础308之间的位置而从两个方向经受DrE的区域)，以帮助确保已移除了下方材料，从而避免填充扩展基础开口308'的导电材料变窄(此举会导致电迁移(EM)问题)。相反，在一些实施例中，在扩展基础开口308'中形成多个导体316、318，此些导体316、318以足以避免相邻导体之间的电接触的距离分离开。在一些实施例中，导体中的每一者的特征在于n值，其中n为整数，此整数对应于小于形成特定导体所用的敞开基础的数目的数字一。针迹重叠区域312满足如下关系：
CoreW+2*DrEL-CoreXP≥Stitch Overlap
其中CoreW＝基础宽度；CoreXp＝coreX间距；DrEL＝定向蚀刻长度；且针迹重叠为2*DrEL通过其超过了相邻敞开基础之间的间距的长度。
图4为根据一些实施例的基础栅格400的俯视图，其中敞开基础408已经由使用定向蚀刻得以延伸且接着填充有导电材料(例如，金属)。在一些实施例中，可用基础位置及敞开基础408中的每一者与对应于下方金属层MX-1的间距的垂直轴402以及对应于下一金属层MX的间距的水平轴404(亦即，水平轴404以PitchMX-1分离开)对准，且形成在此些开口处具有为CoreW的特征宽度的多个基础位置406用于建立MX-1及MX金属层的相应部分之间的电连接。在一些实施例中，定向蚀刻DrE使敞开基础408沿着水平轴404延伸，且在敞开基础408的两侧上形成具有长度DrEL的蚀刻延伸区域410a、410b，以便将敞开基础408的长度延伸高达2*DrEL以形成扩展基础开口408'。在一些实施例中，敞开基础以足以避免相应扩展基础开口408'重叠的距离与相邻敞开基础分离开。在此些情况下，当填充有金属时，隔离的扩展基础开口408'形成具有最小金属长度的导体。可根据如下公式确定最小金属长度：
Min.MetalL＝CoreW+2*DrEL
其中CoreW＝基础宽度；DrEL＝定向蚀刻长度，且Min.MetalL为使用单个扩展基础开口(亦即，n＝0)形成的导体的最小长度。
在一些实施例(未示出)中，仅一些可用基础位置406与对应于下方金属层MX-1的间距的垂直轴402对准，借此减小可用于建立MX-1及MX金属层之间的电接触的可用基础位置406的数目。在一些实施例中，可以使蚀刻延伸区域410a、410b长度不相等的方式施加DrE，在此情形下，敞开基础408的长度延伸了DrELa+DrELb以形成扩展基础开口408'。
在一些实施例中，通过沿着一个水平轴404形成一连串紧密间隔的扩展基础开口408'而产生延伸导体414。为了产生此延伸导体414，蚀刻长度410a、410a的组合将大于相邻敞开基础408之间的间隔，借此提供了具有长度DrEO的针迹重叠区域412以确保已移除了下方材料，从而避免沉积在扩展基础开口408'中的导电材料变窄(此会导致电迁移(EM)问题)。相反，在一些实施例中，在扩展基础开口408'中形成多个导体416、418，此些导体416、418以一距离分离开，此距离足以避免两个相邻导体之间的直接电接触形成，并根据如下关系维持相邻导体之间沿水平轴404的至少最小端对端间距(EtE或E2E)：
EtE＝2*CoreWP-CoreW-2*DrEL
其中CoreW＝基础宽度；DrEL＝定向蚀刻长度；CoreXp＝coreX间距；且EtE为两个相邻扩展基础开口的相对末端之间的最小间距。
在一些实施例中，导体中的每一者的特征在于n值，其中n为整数，此整数对应于小于形成特定导体所用的敞开基础的数目的数字一。根据如下关系，特征在于同一n值的导体将具有大体上类似的金属长度MetalL：
MetalL＝(CoreW+2*DrEL)+CoreXP*n
其中CoreW＝基础宽度；DrEL＝定向蚀刻长度；CoreXp＝coreX间距；n为对应于扩展基础开口内的敞开基础的数目的整数，且MetalL为所得扩展基础开口的总长度。
图5A至图5D为根据一些实施例的基础栅格500A、基础栅格500B、基础栅格500C及基础栅格500D的俯视图，此些基础栅格500A至500D包括对应于下方金属层MX-1的间距的多个垂直轴502、对应于下一金属层MX的间距的多个水平轴504(亦即，轴504以PitchMX-1分离开)，其中开口在其处形成具有为CoreW的特征宽度的基础位置506用于建立MX-1及MX金属层的相应部分之间的电连接。根据一些实施例，基础栅格500A至500D用以提供PitchMX-1值与CoreXp值之间的各种比率。
在一些实施例中，沿着每一水平轴504的PitchMX-1:CoreXp比率范围将为自1:1至1:6，但大体上，较低整数值的比率将提供与沿着垂直轴502布置的金属层MX-1的下方部分最频繁的对准，且因此将为在连续金属层之间建立所需连接提供最大的机会及/或灵活性。在一些实施例中，沿着相邻水平轴504的PitchMX-1:CoreXp比率将相同；而在一些实施例中，在水平轴中的至少一者处将具有不同于在其他轴上所用的(多个)PitchMX-1:CoreXp比率的PitchMX-1:CoreXp比率。
图6A至图6H为根据一些实施例的基础栅格600A、基础栅格600B、基础栅格600C、基础栅格600D、基础栅格600E、基础栅格600F、基础栅格600G及基础栅格600H的俯视图，其中一组敞开基础608已打开且经由使用定向蚀刻(DrE)得以延伸并接着填充有导电材料(例如，金属)。在一些实施例中，可用基础位置606及敞开基础608中的每一者与对应于下方金属层MX-1的间距的垂直轴602以及水平轴604对准。在一些实施例中，水平轴604对应于下一金属层MX的间距，亦即，相邻轴604以距离PitchMX分离开。在一些实施例中，形成初始基础开口608(且接着使用DrE使其扩展)，用于建立MX-1及MX金属层的相应部分之间的电连接。
图6A为根据一些实施例的基础栅格600A的俯视图，其中基础位置606经配置成具有1:1的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且接着使用定向蚀刻制程进行扩展，以便将敞开基础608扩展了蚀刻延伸区域610a、610b距(多个)敞开基础608的预定定向蚀刻长度DrEL，以便产生扩展基础开口608'。当以金属填充时，扩展基础开口608'将各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的导体。在一些实施例中，相邻扩展基础开口608'以至少最小端对端(EtE)间隔分离开，此最小端对端(EtE)间隔足以抑制形成于扩展基础开口608'中的导体之间的直接电接触的形成。
在一些实施例中，EtE间距为与设计者及/或布线应用程序所使用的特定金属层相关联的设计参数。在一些实施例中，对于用于建立IC元件内的电连接的不同金属而言，EtE间距不同。举例而言，在一些实施例中，EtE间距通常随着距基板的距离增大而增大，亦即，在上部金属层中。在一些实施例中，在下方金属图案MX-1之上形成敞开基础608，此敞开基础608包括形成第一信号路径的第一部分616，及形成与第一信号路径电隔离的第二信号路径的第二部分618a、618b。基础开口的置放，及蚀刻延伸区域610a、610b的预定定向蚀刻长度DrEL确定至与垂直轴602对准的金属层MX-1的下方部分的连接的可用性。
在一些实施例中，评估顺序金属层MX-1及MX之间的电连接的可用性包括以电子方式使MX-1金属布局与MX金属布局重叠，以及确定沿水平轴604的扩展基础开口608'中的何者允许MX与MX-1之间的连接。在一些实施例中，PitchMX-1:CoreXp比率并非整数，且导致MX及MX-1金属层之间各种程度的偏移。在一些实施例中，MX及MX-1金属层之间的某些程度的偏移导致基础位置MX-1重叠(尽管未完全堆叠)充分对准以满足相关设计规则，借此使偏移基础位置可用于在MX及MX-1金属层之间建立电连接。使用相关的MX-1及MX设计与置放信息，评估沿水平轴604与垂直轴602的每个交点，并接着将其标记为用于连接至下方MX-1金属层部件的可用的“O”620a或不可用的“X”620b，此些部件包括第一信号线616以及第二信号线618a(可经由敞开基础连接至金属层MX)及618b(不可连接至MX)。
图6B为根据一些实施例的基础栅格600B的俯视图，其中基础位置606经配置成具有1:1.5的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且接着使用定向蚀刻制程进行扩展。当在金属层MX的形成期间以金属填充时，最终基础开口611、611'各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的金属导体。使用相关设计与置放信息，评估基础栅格600B的垂直轴602中的每一者，并将其标记为用于连接至下方MX-1金属层部件的可用的“O”620a或不可用的“O”620b，此些部件包括第一信号线616以及第二信号线618a(可经由敞开基础连接至金属层MX)及618b(不可连接至MX)。
图6C为根据一些实施例的基础栅格600C的俯视图，其中基础位置606经配置成具有1:2.5的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且接着使用定向蚀刻制程进行扩展。当在金属层MX的形成期间以金属填充时，最终基础开口各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的金属导体。使用相关设计与置放信息，评估基础栅格600C的垂直轴602中的每一者，并将其标记为用于连接至下方MX-1金属层部件的可用的“O”620a或不可用的“X”620b，此些部件包括第一信号线616以及第二信号线618a(可经由敞开基础连接至金属层MX)及618b(不可连接至MX)。
图6D为根据一些实施例的基础栅格600D的俯视图，其中基础位置606经配置成具有1:2的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且随后使用定向蚀刻制程进行扩展。当在金属层MX的形成期间以金属填充时，最终基础开口各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的金属导体。使用相关设计与置放信息，评估基础栅格600D的垂直轴602中的每一者，并将其标记为用于连接至下方MX-1金属层部件的可用的“O”620a或不可用的“X”620b，此些部件包括第一信号线616以及第二信号线618a(可经由敞开基础连接至金属层MX)及618b(不可连接至MX)。
图6E为根据一些实施例的基础栅格600E的俯视图，其中基础位置606经配置成具有1:3的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且随后使用定向蚀刻制程进行扩展。当在金属层MX的形成期间以金属填充时，最终基础开口各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的金属导体。使用相关设计与置放信息，评估基础栅格600E的垂直轴602中的每一者，并将其标记为用于连接至下方MX-1金属层部件的可用的“O”620a或不可用的“X”620b，此些部件包括第一信号线616以及第二信号线618a(可经由敞开基础连接至金属层MX)及618b(不可连接至MX)。
图6F为根据一些实施例的基础栅格600F的俯视图，其中基础位置606经配置成具有1:4的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且随后使用定向蚀刻制程进行扩展。当在金属层MX的形成期间以金属填充时，最终基础开口各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的金属导体。使用相关设计与置放信息，评估基础栅格600F的垂直轴602中的每一者，并将其标记为用于连接至下方MX-1金属层部件的可用的“O”620a或不可用的“X”620b，此些部件包括第一信号线616以及第二信号线618a(可经由敞开基础连接至金属层MX)。
图6G为根据一些实施例的基础栅格600G的俯视图，其中基础位置606经配置成具有1:2.3的PitchMX-1:CoreXp比率。接着在某些基础位置606处形成敞开基础608，且随后使用定向蚀刻制程进行扩展。当在金属层MX的形成期间以金属填充时，最终基础开口各自产生与具有特征金属长度MetalL的下方金属层MX-1的一部分接触的金属导体。使用相关设计与置放信息，评估基础栅格600G的垂直轴602中的每一者，并将其标记为用于连接至下方MX-1金属层信号线616、618a、618b的可用的“O”620a或不可用的“X”。其中PitchMX-1:CoreXp比率并非整数或整数±0.5的实施例产生一定的偏移重叠，取决于针对经图案化的特定金属层的设计规则，此限制了MX-1及MX金属层之间的可能触点的数目。
图6H为根据一些实施例的基础栅格600H的俯视图，其中基础位置606经配置成具有1:2.3的PitchMX-1:CoreXp比率，且其中基础栅格已相对于图6G的对准移位。在一些实施例中，基础栅格相对于MX-1图案的较小位移622将使基础栅格600H的垂直轴602的标记更换为用于连接至下方MX-1金属层信号线616、618a、618b的可用的“O”620a或不可用的“X”，尤其是相对于图6G的对准而言。
图7为根据一些实施例的金属层700的俯视图，其示出金属切割位置与金属层的部分之间的关系，其中三个金属切割位置——由一对次要金属切割位置(B)702b界定的主要金属切割位置(A)702a可用于使形成在IC元件上的金属层704a至704e(统称为704)的各种区段电分离。先进制程节点以基于间隔物的金属接线替代传统金属微影图案化，此些基于间隔物的金属接线接着经切割以实现更积极的金属间距尺寸。在切割金属处理中，将所绘制的金属层布局转译成不同遮罩实施，此些遮罩实施包括例如心轴形状(用于基于间隔物的镶嵌金属蚀刻)；用于定义金属层的待移除部分的“切割遮罩”；及/或金属/切割分解颜色分配(与多图案化及连续微影/蚀刻步骤相关联)。正努力减少对切割的多图案化的需要及/或经由增加金属延伸部来调整切割间隔。根据一些实施例，将金属层的区段704a、704d、704e中的每一者的末端706a定位成邻接主要金属切割位置702a或次要金属切割位置702b。在一些实施例中，不是邻接金属切割位置，而是区段704c的末端706b使金属切割位置702b与将在金属切割蚀刻期间移除的末端部分708a重叠。在其他实施例中，不是邻接金属切割位置，而是区段704b的末端706c使金属切割位置702a与将在金属切割蚀刻期间移除的中间部分708b，以及将在金属切割蚀刻于金属切割位置702a中完成之后保留的剩余部分710重叠。
图8为根据一些实施例的用于产生导电图案的方法800的流程图，此方法800包括操作802，在操作802期间，定义或获得用于定义相对于下方金属层MX-1的基础位置置放的一组基础设计规则。根据一些实施例，基础设计规则为可用基础位置的置放及配置提供了相关的间距及大小确定信息，包括例如，参数PitchMX-1、CoreW、CoreP、CoreXp及MXP。
在一些实施例中，在操作804中，定义多个基础位置以建立在下方金属层MX-1上方且相对于下方金属层MX-1对准的基础栅格。基础设计规则用以引导基础位置的置放及配置，从而定义基础栅格。
在一些实施例中，将CoreXp设定成对应于下方于基础栅格的金属图案的金属间距的整数倍。维持下方金属图案MX-1与充当与下一金属图案MX接触的基础的基础栅格之间的整数倍关系趋向于增大用于连接MX-1及MX金属层的可用通孔位置的数目。在无法维持两个相邻导电级的金属间距及CoreX间距之间的整数倍关系的情况下，一些实施例利用偏移了CoreX间距的0.5倍(例如，1.5、2.5、3.5)的MX-1间距与CoreX比率，而一些实施例利用其他非整数关系，例如1.7、2.3及3.2。
利用为前一金属图案的金属间距的整数倍的CoreX间距的彼些实施例趋向于增大可接受定位的通孔的数目，可经由此些通孔与下方金属图案接触。此配置中基础栅格的规则性及可用通孔亦简化了布局及布线操作。
在一些实施例中，在操作806中，相对于蚀刻延伸区域的形成，考虑适用的定向蚀刻(DrE)方法的操作，此些蚀刻延伸区域沿轴扩大了敞开基础的初始尺寸，以形成扩展基础开口。取决于基础位置的置放与选择以及蚀刻延伸区域的长度DrEL(亦称作DrE推动)，设计者可提供一系列扩展基础开口长度。当以金属(或其他导电材料)填充时，扩展基础开口将在MX金属层中产生一系列金属接线以及可变长度的区段。
在一些实施例中，此些方法并入基础栅格，此基础栅格利用DrE扩展敞开基础来定义前一金属图案(MX-1)上方的下一层(MX)金属图案，而无需第二极紫外线(EUV)图案。不需要第二EUV图案连同相关联的光阻剂沉积与蚀刻，简化了微影处理，并避免了相关联的时间及费用。
在一些实施例中，在操作808中，根据下方MX-1金属层、敞开基础位置、敞开基础的DrE扩展以及金属切割位置，产生MX金属层的导电图案。
在一些实施例中，操作810包括可选评估MX金属图案是否符合适用的MX设计规则，且馈入可选查询操作812，在可选查询操作812期间将在可选操作810中进行的评估的结果用于确定下一处理步骤。
在一些实施例中，若在可选查询操作812中查询的答案为「否」，则在可选操作814中修订MX金属图案，以获得修改的MX金属图案，此修改的MX金属图案解决了评估中所识别出的问题(其后在操作810中进行经修改的MX金属图案的反馈及重新评估)。
在一些实施例中，若在可选查询操作812中查询的答案为「是」，则将MX金属设计传递到可选操作816，在可选操作816期间，根据适用的基础设计规则，生产对应于传递MX金属图案的规格(tape out)以用于制造IC元件。
在一些实施例中，可选操作818提供并入了传递MX金属图案的IC元件的实际生产。
在集成电路(IC)设计流程的一些实施例中使用电子设计自动化(EDA)工具，用于在自动化置放与布线(APR)操作期间置放定义IC布局设计的标准单元(实施所需逻辑或其他电子功能的预定义单元)以及导电图案。一些APR操作包括一或更多个子操作，包括例如产生平面图、初始置放、时钟树合成(CTS)、初始布线及后期布线。在一些实施例中，APR操作以获得输入开始，包括自一或更多个单元库及/或功能设计(例如，暂存器传送级(RTL)设计)获得标准操作及电源/接地单元。在一些实施例中，APR操作以一或更多个输出结束，包括例如可以图形数据库系统(GDS)格式或任何其他适当格式(包括例如开放艺术品系统互换标准(OASIS)格式)转换为遮罩作品的一或更多个IC设计布局。
图9为根据一些实施例的用于产生导电图案的自动化置放与布线(APR)方法900的流程图，该流程包括操作902，在操作902期间，根据下方金属层MX-1(包括第一组信号线)来开发平面金属方案，此方案包括建立用于下一金属层MX的布局的参数。平面金属方案包括用于(多个)适用技术节点的相关金属、接触件及通孔、设计规则。
在操作904中，为金属层MX建立各种参数，包括CoreXP、金属EtE、定向蚀刻长度DrEL、及(多个)目标金属长度及间距。除了信号线参数以外，在操作906期间，定义与信号线配置相容的分配计划及/或布局规则，以用于金属层MX中的功率传输。在一些实施例中，除了信号及电源线布局参数/规则以外且与其相容，操作908定义金属切割位置/布局规则。
在操作910中，将信号线计划/布局规则、电源线计划/布局规则及金属切割位置/布局规则用于执行全域及详细布线操作，以获得全面的功能性金属层布线。在一些实施例中，操作910包括额外分析、评估及/或叠代，以便获得金属层MX布局的改良版本。在一些实施例中，将在操作910中产生的金属层MX布局传递至可选操作912，在可选操作912期间，产生对应于金属层MX布局的规格，用于根据适用金属布局规则来制造IC元件。可选操作914提供并入了自操作910输出的金属层MX布局的IC元件的实际生产。
图10为根据一些实施例的用于产生一或更多个导电金属图案的方法1000的流程图，且其包括操作1002，在操作1002期间，设计、撷取或输入初始平面图以用于此方法。平面图规划操作包括识别及/或选择某些结构以置放在IC设计布局的各种区域中，以获得适当的布局，此布局为IC布局设计提供了功率、效能及面积(PPA)(及成本)的经常起冲突的参数的令人满意的平衡。基于可用面积及功能/操作的阶层架构，适当的平面图考虑到包括例如逻辑、处理及/或记忆体区域、其他IP基础、布线及切割金属选项的变量，以确定整个IC布局设计，包括IC布局设计的输入/输出(IO)结构及深宽比。
平面图规划亦考虑到特定设计的一些几何限制，包括例如用于外部连接的接合衬垫通常布置在元件的周边，行驱动器通常位于接合衬垫附近；将功能区域聚集在一起以便限制结构之间及结构当中的数据路径长度，此些结构包括例如RAM、(多个)乘法器、(多个)桶形移位器、(多个)行驱动器及(多个)算术逻辑单元(ALU)，及/或(多个)处理器核心。
在一些实施例中，可选步骤1004用于分区初始平面图。分区(或逻辑分区)操作，在此操作中，将由平面图规划操作产生的IC布局设计划分成更小的区块，以细化设计以便分离不同功能区块而改善后续操作。在一些实施例中，当设计工程师将整个IC设计布局分区成子模组并接着设计每一子模组时，分区操作结合RTL设计操作一起发生。在一些实施例中，接着组合此些子模组中的某些子模组以形成主要或顶级模组。
在操作1006中，使用初始平面图(或平面图的分区版本)以定义将包括在金属图案中的功能元件的初始置放设计。此置放操作为叠代过程，其通常利用虚拟布线(VR)的电阻及电容(RC)值来计算使用两个节点之间的最短曼哈顿距离(沿彼此垂直定向的轴量测的两点之间的距离)的可能置放设计所引起的时序效应。在一些实施例中，置放操作包括四个最佳化阶段，包括预置放最佳化(PrPO)、就位最佳化、在(CTS)之前的后期置放最佳化(PPO)，及在CTS之后的PPO。
PrPO最佳化了对应于IC设计布局的网络连线表(关于所使用单元、其互连、所使用面积以及IC设计布局的其他细节的信息)。就位最佳化基于相应的VR结果重新最佳化逻辑，且在一些实施例中包括包括如下操作中的一或更多者的操作：单元大小确定、单元移动、单元旁路、网络分裂、栅复制、缓冲区插入及区域恢复。最佳化操作执行设置修复、增量计时及拥塞驱动置放的叠代。CTS之前的PPO执行具有理想时钟的基于网络连线表的最佳化。CTS之后的PPO通过传播时钟来最佳化时序以解决例如时钟偏斜。
在操作1008中，初始置放设计经历时钟树合成(CTS)评估。可将表现出可接受的CTS效能的初始置放设计传递至操作1012，在操作1012期间进行全域及详细布线操作以获得导电金属图案。时钟树合成(CTS)的目的在于在根据IC设计布局制造的IC元件的操作期间最小化偏斜及插入延迟。在一些实施例中，时钟信号为全域的，其中电源布线及时钟信号使用相同的金属层。在一些实施例中，通过调整(多个)缓冲区大小确定、(多个)栅大小确定、缓冲区重定位、(多个)层级调整及高扇出网(HFN)合成中的一或更多者来实现时钟树最佳化(CTO)。
若初始置放设计未表现出可接受的CTS效能，则将初始置放设计传递至可选操作1010，在可选操作1010期间，修订初始置放设计以解决在CTS评估期间所识别出的问题并产生经修订的置放设计。接着将经修订的置放设计返回至操作1008，用于CTS评估。在一些实施例中，在达成表现出所需CTS效能的经修订的置放设计之前，修订/重新评估循环包括两次或更多次通过操作1010/1008。布线操作通常包括全域布线操作及详细布线操作。在一些实施例中，全域布线操作分配用于连接的布线资源。其亦追踪对特定网的分配。详细布线产生实际连接。在一些实施例中，在布线操作期间解决的不同设计约束包括例如设计规则检查(DRC)、导线长度及信号时序。
在一些实施例中，将导电金属图案/IC元件布局传递至可选操作1014，在可选操作1014期间，导电金属图案/IC元件布局经历设计的物理验证，其中包括DRC及/或ERC子操作作为物理验证的态样。在一些实施例中，为了解决物理验证的可选操作1014期间所指出的问题，将通过物理验证操作的导电金属图案/IC元件布局传递回操作1012，以修订导电金属图案/IC元件布局。物理验证操作用于检查产生的布局设计的准确性及功能性。此物理验证操作通常包括验证所产生的布局设计是否符合所有技术要求(例如，大小确定、间距、偏移量、功率及密度)，产生的的布局设计是否与原始网络连线表一致(布局与示意图(LVS))，不会表现出意外的天线效应或灵敏度(天线规则检查(ARC))，以及产生的布局设计符合所有电气要求(电气规则检查(ERC))。
在一些实施例中，可以将通过设计的物理验证、具有或不具有DRC及/或ERC子操作的IC元件布局传递至可选操作1016，以制造对应于此布局的IC元件。
图11为根据一些实施例的集成电路(IC)制造系统1120的方块图以及与其相关联的IC制造流程。在一些实施例中，基于布局图，使用IC制造系统1100制造以下至少一者：(A)一或更多个半导体遮罩或(B)半导体集成电路的层中的至少一个部件。
在图11中，IC制造系统1100包括在与制造IC元件1160有关的设计、开发及制造循环及/或服务中彼此交互的实体，诸如，设计室1120、遮罩室1130及IC晶圆厂(例如:IC制造商/制造者、FAB)1150。IC制造系统1100中的实体通过通讯网络进行连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为多种不同网络，诸如，内部网络及网际网络。通讯网络包括有线的及/或无线的通讯通道。每一实体与其他实体中的一或更多者交互作用，并向其他实体中的一或更多者提供服务及/或自其他实体中的一或更多者接收服务。在一些实施例中，设计室1120、遮罩室1130及IC晶圆厂1150中的两者或更多者由单个较大的公司拥有。在一些实施例中，设计室1120、遮罩室1130及IC晶圆厂1150中的两者或更多者在共同设施中共存且使用共同资源。
设计室(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括为IC元件1160设计的各种几何图案。几何图案对应于构成待制造的IC元件1160的各种部件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1122的一部分包括待形成在半导体基板(诸如，硅晶圆)中的各种IC特征，诸如，主动区域、栅电极、源极与漏极、层间互连的金属接线或通孔，以及用于接合衬垫的开口；以及安置在半导体基板上的各种材料层。设计室1120实施合适的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、实体设计或置放与布线中的一或更多者。IC设计布局图1122呈现在具有几何图案的信息的一或更多个数据档案中。举例而言，根据一些实施例，以GDSII档案格式或DFII档案格式来表达IC设计布局图1122。
遮罩室1130包括数据准备1132及遮罩制造1144。遮罩室1130使用IC设计布局图1122来制造一或更多个遮罩1145，以用于根据IC设计布局图1122来制造IC元件1160的各种层。遮罩室1130执行遮罩数据准备1132，其中IC设计布局图1122被转译成代表性的数据档案(RDF)。遮罩数据准备1132将RDF提供给遮罩制造1144。遮罩制造1144包括遮罩写入器。遮罩写入器将RDF转换为基板(诸如，遮罩(主光罩)1145或半导体晶圆1153)上的影像。遮罩数据准备1132操纵IC设计布局图1122以符合遮罩写入器的特定特性及/或IC晶圆厂1150的要求。在图11中，将遮罩数据准备1132及遮罩制造1144图示为单独元件。在一些实施例中，将遮罩数据准备1132及遮罩制造1144共同称作遮罩数据准备。
在一些实施例中，遮罩数据准备1132包括光学邻近校正(OPC)，其使用微影增强技术来补偿影像误差，诸如，由衍射、干涉、其他制程效应及其类似者所引起的影像误差。OPC调整IC设计布局图1122。在一些实施例中，遮罩数据准备1132包括进一步解析度增强技术(RET)，诸如，离轴照射、次解析度辅助特征、相转移遮罩、其他适当技术，及其类似者或其组合。在一些实施例中，亦使用反向微影技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，遮罩数据准备1132包括遮罩规则检查器(MRC)，其通过一组遮罩创建规则来检查已经历OPC中的处理的IC设计布局图1122，虑及半导体制造制程的可变性，及其类似者，此些遮罩创建规则含有某些几何及/或连线性限制，以确保足够的余量。在一些实施例中，MRC修改IC设计布局图1122，以补偿遮罩制造1144期间的限制，如此撤销OPC所执行的修改的一部分以便符合遮罩创建规则。
在一些实施例中，遮罩数据准备1132包括微影制程检查(LPC)，其模拟将由IC晶圆厂1150实施以制造IC元件1160的处理。LPC基于IC设计布局图1122来模拟此处理，以创建模拟制造的元件，诸如，IC元件1160。在一些实施例中，LPC模拟中的处理参数包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考虑到了各种因素，诸如，空间影像对比度、焦深(DOF)、遮罩误差增强因素(MEEF)、其他适当因素，及其类似者或其组合。在一些实施例中，在LPC已创建了模拟制造的元件之后，若模拟元件的形状不够接近以致不满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1122。
一般技术者应理解，出于清楚的目的，已简化了遮罩数据准备1132的以上描述。在一些实施例中，数据准备1132包括诸如逻辑运算(LOP)的额外特征，以根据制造规则来修改IC设计布局图1122。另外，根据一些实施例，以多种不同次序来执行在数据准备1132期间应用于IC设计布局图1122的处理。
在遮罩数据准备1132之后且在遮罩制造1144期间，基于经修改的IC设计布局图1122来制造遮罩1145或一组遮罩1145。在一些实施例中，遮罩制造1144包括基于IC设计布局图1122来执行一或更多次微影曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机构基于经修改的IC设计布局图1122在遮罩(光罩或主光罩)上形成图案。在一些实施例中，以各种技术形成遮罩1145。在一些实施例中，使用二进位技术形成遮罩1145。在一些实施例中，遮罩图案包括不透明区域及透明区域。
用以曝光已涂布在晶圆上的影像敏感材料层(例如，光阻剂)的辐射束(诸如，紫外线(UV)或极紫外线(EUV)光束)被不透明区域阻挡且透过透明区域。在一个实例中，遮罩1145的二进位遮罩版本包括透明基板(例如，熔融石英)及涂布在二进位遮罩的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成遮罩1145。在遮罩1145的相转移遮罩(PSM)版本中，配置形成于相转移遮罩上的图案中的各种特征以具有合适的相位差，以便增强解析度及成像品质。在各种实例中，相转移遮罩为衰减PSM或交替PSM。通过遮罩制造1144产生的(多个)遮罩用于多种制程中。举例而言，此(此些)遮罩用于在半导体晶圆1153中形成各种掺杂区域的离子布植制程中，用于在半导体晶圆1153中形成各种蚀刻区域的蚀刻制程中，及/或用在其他适当制程中。
IC晶圆厂1150包括晶圆制造1152。IC晶圆厂1150为IC制造公司，其包括用于制造多种不同IC产品的一或更多个制造设施。在一些实施例中，IC晶圆厂1150为半导体代工厂。举例而言，根据一些实施例，存在用于多个IC产品的前端制造(前端制程(FEOL)制造)的制造设施，而第二制造设施提供用于IC产品的互连及封装的后端制造(后端制程(BEOL)制造)，且第三制造设施为代工厂公司提供其他服务。
在本揭示案的一些实施例中，鳍片尺寸调整包括与在整个集成电路的含鳍片的功能区域上制作鳍片阵列相关联的操作，继的以修改集成电路的至少一个含鳍片的功能区域中的鳍片尺寸。在本揭示案的一些实施例中，在针对IC的每一含鳍片的功能区域的单个鳍片形成制造流程中，不同的含鳍片的功能区域的鳍片分别形成为最终鳍片形状或鳍片尺寸轮廓。在一些实施例中，如下来发生鳍片尺寸调整：通过在鳍片材料的层或鳍片基板中形成鳍片；通过将遮罩层施加至鳍片材料的顶表面上；以对应于含鳍片的功能区域中的一或更多者中的鳍片位置的图案来图案化遮罩层；经由遮罩层曝光鳍片材料的顶表面；以及蚀刻鳍片材料以在鳍片基板中形成鳍片。在一些实施例中，鳍片以最终鳍片尺寸形成于IC的单个功能区域中，此最终鳍片尺寸为如以上在操作1150中所述的选定鳍片尺寸(或，鳍片高度)。
在半导体基板上形成的图案化的遮罩材料层由遮罩材料制成，此遮罩材料包括一或更多层光阻剂、聚酰亚胺、氧化硅、氮化硅(例如，Si3N4)、SiON、SiC、SiOC或其组合。在一些实施例中，遮罩包括单层遮罩材料。在一些实施例中，遮罩包括多层遮罩材料。
在一些实施例中，遮罩材料通过曝光于照明源而被图案化。在一些实施例中，照明源为电子束源。在一些实施例中，照明源为发光的灯。在一些实施例中，此光为紫外光。在一些实施例中，此光为可见光。在一些实施例中，此光为红外光。在一些实施例中，照明源发射不同(UV、可见的及/或红外的)光的组合。
在遮罩图案化操作之后，蚀刻未被遮罩覆盖的区域的鳍片或在图案的开放区域中的鳍片，以修改鳍片尺寸。在一些实施例中，在鳍片的顶表面连同鳍片侧上进行蚀刻，此些鳍片侧在先前制造步骤中被沉积在鳍片之间的相邻介电支撑材料完全覆盖。根据一些实施例，通过电浆蚀刻或通过液体化学蚀刻溶液来执行鳍片的顶表面的蚀刻。液体化学蚀刻溶液的化学品包括诸如以下各者的蚀刻剂中的一或更多者：柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、乙酸(CH3CO2H)、氢氟酸(HF)、缓冲氢氟酸(BHF)、磷酸(H3PO4)、氟化铵(NH4F)、氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、四甲基铵氢氧化物(tetramethylammonium hydroxide；TMAH)或其组合。在一些实施例中，通过暴露鳍片材料的上部部分来执行鳍片蚀刻，此鳍片材料的上部部分在介电性支撑媒介的顶表面上方延伸至包括上述液体化学蚀刻剂中的一或更多者的液体化学蚀刻溶液，此介电性支撑媒介在先前制造步骤中于鳍片之间沉积并凹陷低于鳍片高度的顶表面。鳍片材料的上部部分包括鳍片材料的顶表面及侧。
在一些实施例中，蚀刻制程为干式蚀刻或电浆蚀刻制程。基板材料的电浆蚀刻系使用含卤素反应性气体来执行，该反应性气体由电磁场激发以解离为离子。反应性或蚀刻剂气体包括CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或上述气体的组合，尽管其他半导体蚀刻剂气体亦预期在本案的范围之内。根据本领域中已知的电浆蚀刻的方法，离子通过交替的电磁场或通过固定偏压加速以撞击暴露的鳍片材料。
在一些实施例中，蚀刻制程包括在含氧气氛中呈现功能区域的鳍片的暴露部分以氧化鳍片材料的外部部分，其后进行如上所述的化学修整制程(诸如，电浆蚀刻或液体化学蚀刻)以移除氧化的半导体鳍片材料并留下经修改的鳍片。在一些实施例中，执行鳍片氧化继的以化学修整，以提供对鳍片材料的更大选择性，并减少在制造制程期间意外移除鳍片材料的可能性。在一些实施例中，功能区的鳍片的暴露部分为鳍片的顶表面，此些鳍片嵌入覆盖鳍片的侧的介电性支撑媒介中。在一些实施例中，功能区的鳍片的暴露部分为在介电性支撑媒介的顶表面上方的鳍片的顶表面及侧，其中此介电性支撑媒介的顶表面已凹陷至低于鳍片的顶表面的水准，但仍覆盖鳍片的侧的下部部分。
IC晶圆厂1150使用由遮罩室1130制造的(多个)遮罩1145以制造IC元件1160。因此，IC晶圆厂1150至少间接地使用IC设计布局图1122来制造IC元件1160。在一些实施例中，由IC晶圆厂1150使用(多个)遮罩1145制造半导体晶圆1153以形成IC元件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122来执行一或更多次微影曝光。半导体晶圆1153包括硅基板或其上形成有材料层的其他合适基板。半导体晶圆1153进一步包括各种掺杂区域、介电特征、多层级互连及其类似者(在后续制造步骤中形成)中的一或更多者。
关于集成电路(IC)制造系统(例如，图11的IC制造系统1100)以及与其相关联的IC制造流程的细节是在例如如下各者中找到：2016年2月9日授权的美国专利第9,256,709号；2015年10月1日公布的美国待授权公开案第20150278429号；2014年2月6日公布的美国待授权公开案第20140040838号；以及2007年8月21日授权的美国专利第7,260,442号，其中每一者的全部内容据此以引用方式并入。
图12为根据一些实施例的电子制程控制(EPC)系统1200的方块图。根据一些实施例，例如，可使用EPC系统1200来实施根据一或更多个实施例的产生单元布局图的本文所述方法。在一些实施例中，EPC系统1200为通用计算设备，此通用计算设备包括硬件处理器1202，及非暂时性的计算机可读储存媒体1204。储存媒体1204(除了其他以外)编码有(亦即，储存)计算机程序码(或指令)1206，亦即，一组可执行指令。由硬件处理器1202执行指令1206(至少部分地)表示EPC工具，此EPC工具实施例如本文中根据一或更多个实施例所述方法(在后文中，所述制程及/或方法)的一部分或全部。
硬件处理器1202经由总线1218电耦接至计算机可读储存媒体1204。硬件处理器1202亦经由总线1218电耦接至I/O接口1212。网络接口1214亦经由总线1218电连接至硬件处理器1202。网络接口1214连接至网络1216，使得硬件处理器1202及计算机可读储存媒体1204能够经由网络1216连接至外部元件。硬件处理器1202用以执行编码于计算机可读储存媒体1204中的指令1206，以便使EPC系统1200可用于执行所述制程及/或方法中的一部分或全部。在一或更多个实施例中，硬件处理器1202为中央处理单元(CPU)、多处理器、分散式处理系统、特殊应用集成电路(ASIC)及/或适当的处理单元。
在一或更多个实施例中，计算机可读储存媒体1204为电子的、磁性的、光学的、电磁的、红外的及/或半导体系统(或装置或设备)。举例而言，计算机可读储存媒体1204包括半导体或固态记忆体、磁带、可移除计算机磁盘、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘及/或光盘。在使用光盘的一或更多个实施例中，计算机可读储存媒体1204包括压缩光盘只读记忆体(CD-ROM)、压缩光盘-读取/写入(CD-R/W)及/或数字视频光盘(DVD)。
在一或更多个实施例中，储存媒体1204储存指令1206，此指令1206用以使EPC系统1200(其中此执行(至少部分地)表示EPC工具)可用于执行所述制程及/或方法的一部分或全部。在一或更多个实施例中，储存媒体1204亦储存信息，此信息促进执行所述制程及/或方法的一部分或全部。在一或更多个实施例中，储存媒体1204储存制程控制数据1208，在一些实施例中，此制程控制数据1108包括控制算法、主动区域数据、过渡单元数据、均匀性算法、布局数据，及常数、靶范围、设定点，以及用于实现基于各种制程的控制的统计制程控制(SPC)及/或模型预测控制(MPC)的程序码。
EPC系统1200包括I/O接口1212。I/O接口1212耦接至外部电路系统。在一或更多个实施例中，I/O接口1212包括键盘、小键盘、鼠标、轨迹球、触控板、触控式屏幕及/或游标方向键，以用于将信息及命令传达至硬件处理器1202。
EPC系统1200亦包括耦接至硬件处理器1202的网络接口1214。网络接口1214允许EPC系统1200与连接了一或更多个其他计算机系统的网络1216通讯。网络接口1214包括无线网络接口，诸如，蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如，以太网络、USB或IEEE-1364。在一或更多个实施例中，在两个或更多个EPC系统1200中实施所述制程及/或方法的一部分或全部。
EPC系统1200用以经由I/O接口1212接收信息。经由I/O接口1212接收的信息包括指令、数据、设计规则、制程效能历史、靶范围、设定点，及/或用于由硬件处理器1202处理的其他参数中的一或更多者。经由总线1218将信息传送至硬件处理器1202。EPC系统1200用以经由I/O接口1212接收与使用者界面(UI)有关的信息。信息作为使用者界面(UI)1210被储存在计算机可读储存媒体1204中。
在一些实施例中，将所述制程及/或方法的一部分或全部实施为用于由处理器执行的独立软件应用程序。在一些实施例中，将所述制程及/或方法的一部分或全部实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，将所述制程及/或方法的一部分或全部实施为软件应用程序的插件。在一些实施例中，将所述制程及/或方法中的至少一者实施为是EPC工具的一部分的软件应用程序。在一些实施例中，将所述制程及/或方法的一部分或全部实施为由EPC系统1200使用的软件应用程序。
在一些实施例中，将制程实现为储存在非暂时性的计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部的/可移除的及/或内部的/内嵌式的储存器或记忆体单元，例如，光盘(诸如，DVD或CD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM、记忆卡、记忆棒)及/或任何适当数据储存设备中的一或更多者。
根据一些实施例，使用一种方法制造半导体元件，此方法包括如下步骤：定义具有第一金属图案间距(MX-1P)的第一金属图案(MX-1)；在此第一金属图案之上沉积绝缘层；定义具有多个基础位置的基础栅格，此些基础位置具有间距CoreXP；移除绝缘层的部分以在基础位置的预定部分中形成多个基础开口；以及使用定向蚀刻蚀刻此些基础开口以形成扩展基础开口。根据一些实施例，CoreXP与MX-1P的比率为整数，定义基础栅格包括沿第一轴布置第一组基础位置，以及沿第二轴布置第二组基础位置，其中第一轴平行于第二轴，其中第一及第二轴以第二金属间距MXP分离开。根据一些实施例，此方法包括第一组基础位置，该第一组基础位置在水平方向上偏离第二组基础位置。根据一些实施例，使第一组基础位置在水平方向上相对于第二组基础位置偏移等于1/2*CoreXP的偏移距离。根据一些实施例，敞开基础具有初始宽度Corew并延伸，使用为DrEL的定向蚀刻长度延伸敞开基础以产生具有为CoreW+2*DrEL的最终宽度的延伸开口。根据一些实施例，定向蚀刻长度DrEL满足数学关系[2*DrEL>CoreXP]，且定向蚀刻长度DrEL满足数学关系[2*DrEL≥(1.2)*CoreXP]。根据一些实施例，在延伸开口中沉积或形成导电材料以形成第二金属图案(MX)的一部分。
根据一些实施例，一种用于制造半导体元件的系统包括处理器，此处理器用于接收集成电路设计，产生此集成电路设计的第一金属图案(MX-1)，此第一金属图案具有第一金属图案间距(MX-1P)；定义基础位置的基础栅格，此些基础位置具有基础间距(CoreXP)；以及产生此集成电路设计的第二金属图案(MX)，此第二金属图案具有第二金属图案间距(MXP)，其中此第二金属图案的部分与多个基础位置对准。根据一些实施例，此系统进一步包括：用于储存集成电路设计的记忆体；以及在记忆体与处理器之间的通讯链路。根据一些实施例，此系统亦包括：蚀刻装置，此蚀刻装置用于蚀刻基础位置以形成敞开基础；及定向蚀刻(DrE)装置，此定向蚀刻(DrE)装置用于沿第一轴放大敞开基础以产生扩展基础开口；沉积装置，此沉积装置用于将导电材料沉积至此扩展基础开口中；及/或化学机械平坦化(CMP)装置，此化学机械平坦化(CMP)装置用于移除此导电材料的覆盖层且形成第二金属图案。根据一些实施例，系统处理器亦用于(或可用于)确定第一及第二金属图案之间的水平偏移距离。
根据一些实施例，一种根据此些方法建构的半导体元件将包括：第一金属图案(MX-1)，此第一金属图案(MX-1)具有第一金属图案间距(MX-1P)且沿多个并列的第一轴布置；在此第一金属图案之上形成或沉积的的绝缘层；沿第二轴布置的多个敞开基础，此些敞开基础具有穿过此绝缘层的基础间距(CoreXP)，其中第二轴垂直于第一轴；多个扩展基础开口，此些扩展基础开口是由此些敞开基础的定向蚀刻产生；以及导电组成物(例如，金属)，此导电组成物填充扩展基础开口从而形成第二金属图案(MX)。根据一些实施例，此半导体元件使CoreXP与MX-1P之间的比率为整数，例如，1:2、1:3，但根据一些实施例，此整数不大于4，且在其他实施例中，沿多个并列的水平轴中的至少一者的CoreXP与MX-1P之间的比率(RP)并非整数，例如，1:1.5及/或1:2.3。根据一些实施例，多个敞开基础形成基础开口阵列，此基础开口阵列继而在水平方向上自第一金属图案移位(或偏移)偏移距离DO。根据一些实施例，CoreXP与MX-1P之间的比率(RP)与偏移距离DO之间的关系满足使RP-DO为整数的关系。
前文概述了若干实施例的特征，使得熟悉此项技艺者可较佳理解本揭示案的态样。熟悉此项技艺者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其它制程及结构的基础。熟悉此项技艺者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文进行各种改变、代替及替换。

Claims (1)

1.一种制造一半导体元件的方法，其特征在于，该方法包括：
定义具有一第一金属图案间距(MX-1P)的一第一金属图案(MX-1)；
在该第一金属图案之上沉积一绝缘层；
定义具有多个基础位置的一基础栅格，所述多个基础位置具有一coreX间距(CoreXP)；
移除该绝缘层的部分以在所述多个基础位置的一预定部分中形成多个基础开口；以及
使用一定向蚀刻(DrE)蚀刻所述多个基础开口以形成扩展基础开口。
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