CN113540023A - 集成电路及其制造方法 - Google Patents

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CN113540023A
CN113540023A CN202110244060.8A CN202110244060A CN113540023A CN 113540023 A CN113540023 A CN 113540023A CN 202110244060 A CN202110244060 A CN 202110244060A CN 113540023 A CN113540023 A CN 113540023A
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transistor
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conductive layer
pair
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张盟昇
杨耀仁
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

揭露一种集成电路及其制造方法。集成电路包含晶体管、第一熔丝元件及第二熔丝元件。晶体管形成于第一导电层中。第一熔丝元件形成于设置于第一导电层上方的第二导电层中。第二熔丝元件形成于第二导电层中且耦接至第一熔丝元件。晶体管经由第一熔丝元件耦接至用于接收第一数据信号的第一数据线，且晶体管经由第二熔丝元件耦接至用于接收第二数据信号的第二数据线。

Description

集成电路及其制造方法
技术领域
本揭示文件是关于一种集成电路，特别是一种包含电子熔丝单元的集成电路。
背景技术
将非挥发性记忆体(non-volatile memory；NVM)提供于集成电路(integratedcircuit；IC)中。NVM能够在关断IC后保留数据。一些NVM利用包含例如电子熔丝(electrical fuse；eFuse)的技术实施对IC重新程序化。
发明内容
本揭示文件的一些实施例提供一种集成电路。集成电路包括晶体管、第一熔丝元件及第二熔丝元件。晶体管形成于第一导电层中。第一熔丝元件形成于设置于第一导电层上方的第二导电层中。第二熔丝元件形成于第二导电层中且耦接至第一熔丝元件。晶体管经由第一熔丝元件耦接至用于接收第一数据信号的第一数据线，且晶体管经由第二熔丝元件耦接至用于接收第二数据信号的第二数据线。
本揭示文件的一些实施例亦提供一种集成电路。集成电路包括电子熔丝单元阵列。电子熔丝单元阵列包括按多个行及多个列配置的多个电子熔丝单元。电子熔丝单元包括第一导电区段、第一晶体管及一对第一熔丝元件。第一晶体管形成于第一导电层中。此对第一熔丝元件形成于设置于第一导电层上方的第二导电层中。此对第一熔丝元件耦接在一起，且经由第一导电区段耦接至第一晶体管。第一晶体管经由此对第一熔丝元件中的一者耦接至用于接收第一数据信号的第一数据线，且第一晶体管经由此对第一熔丝元件中的另一者耦接至用于接收第二数据信号的第二数据线。
本揭示文件的一些实施例亦提供一种制造集成电路的方法。方法包括以下步骤：在集成电路中的第一导电层中形成第一熔丝元件；在集成电路中的第一导电层中形成耦接至第一熔丝元件的第二熔丝元件；在集成电路中的设置于第一导电层下方的第二导电层中形成晶体管；及经由第一熔丝元件将晶体管耦接至用于接收第一数据电压的第一数据线，及经由第二熔丝元件将晶体管耦接至用于接收第二数据电压的第二数据线。
附图说明
当通过附图阅读时，自以下详细描述，最佳地理解本揭示内容的一些实施例的态样。注意，根据此行业中的标准实务，各种特征未按比例绘制。事实上，为了论述的清晰起见，可任意地增大或减小各种特征的尺寸。
图1为根据本揭示内容的一些实施例的一电路的电路示意图；
图2为根据本揭示内容的一些实施例的对应于图1中展示的电子熔丝(electricalfuse；eFuse)电路的一eFuse电路的电路示意图；
图3A为根据本揭示内容的一些实施例的对应于图2中展示的eFuse单元(eFusecell)中的一者的eFuse单元的电路示意图；
图3B为根据本揭示内容的一些实施例的对应于图3A中展示的eFuse单元的eFuse单元的布局结构；
图4A为根据本揭示内容的一些实施例的对应于图2中展示的eFuse单元的eFuse单元的电路示意图；
图4B为根据本揭示内容的一些实施例的对应于图4A中展示的eFuse单元的eFuse单元的布局结构；
图4C为根据本揭示内容的一些实施例的对应于图4B中展示的eFuse单元的eFuse单元的横截面示意图；
图5A为根据本揭示内容的一些实施例的对应于图4A中展示的eFuse单元的eFuse单元的布局结构；
图5B为根据本揭示内容的一些实施例的对应于图5A中展示的eFuse单元的eFuse单元的横截面示意图；
图6A为根据本揭示内容的一些实施例的对应于图2中展示的eFuse单元的eFuse单元的电路示意图；
图6B为根据本揭示内容的一些实施例的对应于图6A中展示的eFuse单元的eFuse单元的布局结构；
图7为根据本揭示内容的一些实施例的用于对应于图2中展示的eFuse单元的eFuse单元的电路路径的示意图；
图8A为根据本揭示内容的一些实施例的用于产生包含eFuse单元的集成电路(integrated circuit；IC)布局图的方法的流程图；
图8B为根据本揭示内容的一些实施例的用于产生包含eFuse单元的集成电路(integrated circuit；IC)的方法的流程图；
图9为根据本揭示内容的一些实施例的用于设计IC布局设计的系统的方块图；
图10为根据一些实施例的IC制造系统及与其相关联的IC制造流程的方块图。
【符号说明】
11、12、13、14、21、22、23、24、31、32、41、42:熔丝区段
51、52、53、54:熔丝线
61、62、63、64、65、66:熔丝壁
100:记忆体电路
110:程序选择单元
120:读取选择单元
130:感测放大器
140:参考电路
220、230、240、250、260、270、280、290:电子熔丝(eFuse)单元
221、222、241、242、261、262、281、282:eFuse元件
223、243、263、283:晶体管元件
300A、400A、600A:eFuse单元
300B、400B、500A、600B:布局结构
500B:示意图
800A、800B:方法
900:电子设计自动化系统
910:输入/输出接口
920:处理器
930:网络接口
940:网络
950:总线
960:储存媒体
961:计算机程序码(指令)
962:程序库
963:使用者界面
970:制造工具
1000:集成电路(IC)制造系统
1020:设计室
1022:IC设计布局图
1030:光罩室
1032:光罩数据准备
1044:光罩制造
1045:光罩
1050:IC晶圆厂
1052:晶圆制造
1053:半导体晶圆
1060:IC元件
S810a-S840a、S810b-S840 b:操作
AA:主动区
BL0-BL3:位元线
cf1、cf2:熔丝导电区段
Cg:栅极区段
CS1、CS2:导电区段
FA:电子熔丝(eFuse)电路
G:栅极
MD:连接结构
P1:程序路径、电力开关
P2:读取路径、程序选择晶体管
R1-R8:熔丝元件、熔丝
Rdrop、Rfuse、Rdrain、Rvss:电阻
Rref、RVQPS:电阻器
RVQ_YPASS:电阻、电阻器
T1-T5:晶体管
V1、VG:导通孔
VDD:读取电压
VDDQ:程序电压
VQ:节点
VQPS:电源供应器
WL0-WL4:字元线
线1、线2:线
具体实施方式
以下揭露内容提供许多不同实施例或实例，用于实施提供的标的的不同特征。以下描述元件及布置的具体实例以简化本揭示内容的一些实施例。当然，这些仅为实例，且并不意欲为限制性。举例而言，在接下来的描述中，第一特征在第二特征上方或上的形成可包含第一与第二特征直接接触地形成的实施例，且亦可包含额外特征可形成于第一与第二特征之间使得第一与第二特征可不直接接触的实施例。此外，在各种实例中，本揭示内容的一些实施例可重复参考数字及/或字母。此重复是为了简单且清晰的目的，且自身并不规定论述的各种实施例及/或组态之间的关系。
在本说明书中使用的术语通常具有其在此项技术中及在使用各术语的具体上下文中的普通意义。在本说明书中的实例(包含本文中论述的任何术语的实例)的使用是说明性的，且决不限制本揭示内容的一些实施例或任一举例说明的术语的范畴及意义。同样地，本揭示内容的一些实施例不限于在本说明书中给出的各种实施例。
虽然术语“第一”、“第二”等可在本文中用以描述各种元件，但这些元件不应受到这些术语限制。这些术语用以将一个元件与另一元件区分。举例而言，在不脱离实施例的范畴的情况下，第一元件可被称为第二元件，且类似地，第二元件可被称为第一元件。如本文中所使用，术语“及/或”包含相关联的列出项目中的一或多者的任何及所有组合。
在本文中，术语“耦接”亦可被称为“电耦接”，且术语“连接”可被称为“电连接”。“耦接”及“连接”亦可用来指示两个或更多个元件相互合作或互动。
此外，为了易于理解，诸如“下伏(underlying)”、“在……下方(below)”、“下部(lower)”、“上覆(overlying)”、“上部(upper)”及类似者的空间相对术语可贯穿此描述用以描述如在图中图示的一个元件或特征与另一(另外)元件或特征的关系。除了图中描绘的定向之外，这些空间相对术语意欲亦涵盖在使用或操作中的元件的不同定向。可将结构以其他方式定向(例如，旋转90度或以其他定向)，且同样地可将本文中使用的空间相对描述词相应地作出解释。
如本文中所使用，“大约”、“约”、“大致”或“实质上”应大体指一给定值或范围的任一近似值，其中其取决于其属的各种技术而变化，且其范畴应与由熟悉其属的此项技术者理解的最宽泛解释一致，以便涵盖所有这些修改及类似结构。在一些实施例，其应大体意谓在一给定值或范围的20％内，较佳地10％内，且更佳地5％内。本文中给出的数值量为近似，意谓术语“大约”、“约”、“大致”或“实质上”若未明确地陈述，则可加以推断，或意谓其他近似值。
现在对图1进行参看。图1为根据本揭示内容的一些实施例的记忆体电路100的电路示意图。在一些实施例中，记忆体电路100亦指非挥发性记忆体(non-volatile memory；NVM)电路。
对于图1中的图示，记忆体电路100包含程序选择单元(program selection unit)110、读取选择单元(read selection unit)120、感测放大器(sense amplifier)130、参考电路140及电子熔丝(electrical fuse；eFuse)电路FA。程序选择单元110耦接至eFuse电路FA，且用以接收包含例如程序电压VDDQ的程序信号。读取选择单元120耦接于感测放大器130与eFuse电路FA之间，且用以接收自感测放大器130耦接的读取信号，包含例如，读取电压VDD。感测放大器130耦接至读取选择单元120，且用以接收读取信号。eFuse电路FA在节点VQ处耦接至程序选择单元110及读取选择单元120两者。参考电路140耦接至感测放大器130。
继续参看图1，亦图示程序路径P1及读取路径P2，分别用于程序化及读取eFuse电路FA。
程序路径P1包含将程序信号耦接至节点VQ的程序选择单元110。在一些实施例中，程序选择单元110包含选择晶体管T1。选择晶体管T1在一些实施例为p型金属氧化物半导体(PMOS)晶体管。
读取路径P2包含读取选择单元120及感测放大器130的部分(亦即，图1中展示的晶体管T3)。在一些实施例中，读取选择单元120包含选择晶体管T2。选择晶体管T2在一些实施例为n型金属氧化物半导体(NMOS)晶体管。读取选择单元120将读取电压信号耦接至节点VQ。在一些实施例中，感测放大器130包含晶体管T3及T4。晶体管T3及T4在一些实施例中为PMOS。晶体管T3及T4形成电流镜，且将读取路径P2耦接至参考电路140。在一些实施例中，参考电路140包含电阻器Rref及晶体管T5。
基于记忆体电路100在程序操作或读取操作中，程序路径P1及读取路径P2由程序选择单元110及读取选择单元120选择性地耦接至节点VQ。
在程序操作中，程序选择单元110及读取选择单元120断开连接读取路径P2，且将节点VQ耦接至程序电压VDDQ。程序电压VDDQ足够大，因此程序信号提供经由eFuse电路FA的程序电流，以使eFuse电路FA中的某一个eFuse被烧毁。
在读取操作中，程序选择单元110及读取选择单元120断开连接程序路径P1，且将节点VQ耦接至感测放大器130。感测放大器130基于经由eFuse电路FA的电流判定逻辑高(H)或逻辑低(L)电压存在于节点VQ处。若已烧毁eFuse电路FA中的一个eFuse，则eFuse的电阻将为大，且在节点VQ处的电压将为高(亦即，H)。若尚未烧毁eFuse电路FA中的一个eFuse，则在节点VQ处的电压将为低(亦即，L)。
如上图示的记忆体电路100的组态是为了说明性目的而给出。记忆体电路100的各种组态在本揭示内容的一些实施例的预料范畴内。举例而言，在各种实施例中，程序选择单元110由NMOS晶体管实施，且读取选择单元120由一PMOS晶体管实施。
现在对图2进行参看。图2为根据本揭示内容的一些实施例的对应于图1中展示的eFuse电路FA的eFuse电路FA的电路示意图。
对于图2中的图示，eFuse电路FA经配置为阵列，且按多个行及多个列配置。将阵列图示为具有两列及四行eFuse单元。eFuse单元中的每一行耦接至对应的字元线，包含例如耦接于eFuse单元220的字元线WL0，且eFuse单元的每一列耦接至各别两个位元线，包含例如耦接于eFuse单元220的位元线BL0及BL1。每一eFuse单元可经由字元线与位元线组合个别存取。
图2中展示的eFuse电路FA中包含的eFuse单元标示为220、230、240、250、260、270、280及290。eFuse单元220、240、260及280配置于连接至位元线BL0及位元线BL1的一个列中。eFuse单元230、250、270及290配置于连接至位元线BL2及位元线BL3的另一列中。eFuse单元220及230配置于连接至字元线WL0的一个行中。类似地，eFuse单元240及250配置于连接至字元线WL1的同一行中，eFuse单元260及270配置于连接至字元线WL2的同一行中，且eFuse单元280及290配置于连接至字元线WL3的同一行中。
每一eFuse单元220至290包含两个eFuse元件及一个晶体管元件，且eFuse单元220至290中的每一者的组态亦指示为“1T2R”。参看图2，举例而言，eFuse单元220包含eFuse元件221及222，及晶体管元件223。eFuse元件221及222分别耦接至位元线BL0及位元线BL1。晶体管元件223耦接于eFuse元件221与222之间，且进一步耦接至字元线WL0。类似地，eFuse单元240包含eFuse元件241及242，及晶体管元件243。eFuse元件241及242分别耦接至位元线BL0及位元线BL1。晶体管元件243耦接于eFuse元件241与242之间，且进一步耦接至字元线WL1。eFuse单元260包含eFuse元件261及262，及晶体管元件263。eFuse元件261及262分别耦接至位元线BL0及位元线BL1。晶体管元件263耦接于eFuse元件261与262之间，且进一步耦接至字元线WL2。eFuse单元280包含eFuse元件281及282，及晶体管元件283。eFuse元件281及282分别耦接至位元线BL0及位元线BL1。晶体管元件283耦接于eFuse元件281与282之间，且进一步耦接至字元线WL3。
如上图示的eFuse电路FA的组态是为了说明性目的而给出。eFuse电路FA的各种组态在本揭示内容的一些实施例的预料范畴内。举例而言，在各种实施例中，字元线WL0、WL1、WL2、WL3及WL4配置成列，且位元线BL0、BL1、BL2及BL3配置成行。
现在对图3A进行参看。图3A为根据本揭示内容的一些实施例的对应于eFuse单元(包含例如图2中展示的eFuse单元220)中的一者的eFuse单元300A的电路示意图。
对于图3A中的图示，eFuse单元300A包含耦接至位元线BL0的熔丝R1、耦接至位元线BL1的熔丝R2及耦接至字元线WL0的晶体管T1。由于一个晶体管(亦即，晶体管T1)耦接至一个eFuse单元(亦即，eFuse单元300A)中包含的两个熔丝(亦即，熔丝R1及R2)，因此此eFuse单元的组态亦指示为“1T2R”。换言之，对于作为1T2R的eFuse单元，一个字元线(例如，WL0)及两个位元线(例如，BL0及BL1)包含于一个单元中，以便在由一个字元线及两个位元线控制的程序操作中操作两个位元。在一些实施例中，熔丝R1对应于图2中展示的eFuse元件221，熔丝R2对应于图2中展示的eFuse元件222，且晶体管T1对应于图2中展示的晶体管元件223。换言之，eFuse单元300A图示eFuse单元220的等效电路。
熔丝R1与熔丝R2耦接在一起，且熔丝R1及熔丝R2中的每一者耦接至晶体管T1。在一些实施例中，晶体管T1为NMOS。换言之，晶体管T1经由熔丝R1耦接至位元线BL0，用于接收自位元线BL0传输的数据信号。晶体管T1亦经由熔丝R2耦接至位元线BL1，用于接收自位元线BL1传输的数据信号。此外，晶体管T1耦接至字元线WL0，用于由字元线WL0控制。
eFuse单元300A的以上实施是为了说明性目的而提供。eFuse单元300A的各种实施在本揭示内容的一些实施例的预料范畴内。举例而言，除了晶体管T1之外，eFuse单元300A包含两个晶体管(未展示)。在一些实施例中，此两个晶体管为分别耦接至熔丝R1及熔丝R2的NMOS。换言之，一个晶体管耦接于熔丝R1与位元线BL0之间，用于由位元线BL0控制。另一晶体管耦接于熔丝R2与位元线BL1之间，用于由位元线BL1控制。换个方式解释，以上论述的晶体管指示为位元线选择器晶体管。
现在对图3B进行参看。图3B为根据本揭示内容的一些实施例的对应于图3A中展示的eFuse单元300A的eFuse单元的布局结构300B。对于图3B中的图示，布局结构300B包含晶体管T1、熔丝元件R1及熔丝元件R2。在布局图中，熔丝元件R1紧靠熔丝元件R2设置。在一些实施例中，熔丝元件R1与熔丝元件R2按熔丝导电区段cf1的宽度间隔开。在一些实施例中，将熔丝元件R1与熔丝元件R2指示为一对熔丝元件。对于图3B中的图示，在布局图中，将熔丝元件R1及熔丝元件R2两者配置于晶体管T1下方。在各种实施例中，在布局图中，晶体管T1与熔丝元件R1部分重叠。为了图示的简单起见，图3B仅展示布局结构300B的一部分。布局结构300B的其他元件在本揭示内容的一些实施例的预料范畴内。
在一些实施例中，晶体管T1亦指至少一个选择晶体管，包含例如NMOS晶体管，用于由字元线WL0(其亦展示于图3A中)控制。在一些实施例中，晶体管T1对应于图3A中展示的晶体管T1。
在一些实施例中，熔丝元件R1及熔丝元件R2亦指eFuse，且耦接在一起，用于由同一晶体管(亦即，晶体管T1)控制，且亦由包含例如BL0及BL1(其展示于图3A或图6B中)的各别位元线控制。在一些实施例中，熔丝元件R1对应于图3A中展示的熔丝R1。在其他一些实施例中，熔丝元件R2对应于图3A中展示的熔丝R2。在各种实施例中，熔丝元件R1及熔丝元件R2经由导电区段(亦即，以下参看图5A及图5B论述的导电区段CS1)耦接至晶体管T1。
继续参看图3B，晶体管T1包含主动区AA、多个栅极G及多个连接结构MD。栅极G设置于主动区AA上方，且栅极G延伸以跨越主动区AA。栅极G单独地配置。连接结构MD设置于主动区AA上方，且连接结构MD延伸以跨越主动区AA。连接结构MD与栅极G相互分开来配置，且按交替次序配置。
栅极G及连接结构MD设置于字元线WL0下方。导通孔VG直接设置于栅极G上方，且将栅极G耦接至字元线WL0。栅极G经由导通孔VG耦接至字元线WL0，且用以接收自字元线WL0传输的数据信号。在一些实施例中，参看图3B，在布局图中，字元线WL0配置于晶体管T1上方。在一些其他实施例中，在布局图中，字元线WL0配置于晶体管T1下方。在各种实施例中，导通孔VG设置于连接结构MD上方，且将连接结构MD耦接至字元线WL0。
在一些实施例中，栅极G为多晶硅栅极。主动区AA由掺杂区域/区实施，以便形成包含于eFuse单元300A中的晶体管T1，如在图3A中展示。在一些实施例中，主动区域AA由p型掺杂材料制成。在一些其他实施例中，主动区域AA由n型掺杂材料制成。在一些实施例中，主动区域AA经组态用于形成晶体管的通道。在替代实施例中，为了形成鳍式场效晶体管(finfield-effect transistor；FinFET)，主动区域AA经组态用于形成鳍结构。
此些鳍可通过任一合适方法图案化。举例而言，此些鳍可使用一或多个光微影制程来图案化，包含双图案化或多图案化制程。通常，双图案化或多图案化制程组合光微影及自对准的制程，从而允许创造具有例如小于另外可使用单一直接光微影制程获得的图案间距小的间距的图案。举例而言，在一个实施例中，牺牲层形成于基板上，且使用光微影制程来图案化。使用自对准的制程在经图案化的牺牲层旁形成间隔物。接着移除牺牲层，且剩余间隔物可接着用以将鳍图案化。
在一些实施例中，在FinFET中，连接结构MD亦被称作鳍连接结构或鳍连接层。为了图示简单起见，晶体管T1中图示少数布局结构，包含例如栅极G及连接结构MD。晶体管T1中的各种布局结构在本揭示内容的一些实施例的预料范畴内。
继续参看图3B，熔丝元件R1包含熔丝区段11、21、31及41、熔丝线51及熔丝壁61及63。熔丝区段11、21、31及41、熔丝线51及熔丝壁61及63中的所有者设置于晶体管T1上方的同一金属层(亦即，图5B中展示的第二金属层M2，其在下文参看图5A及图5B论述)中。在一些实施例中，参看图3B，在布局图中，熔丝区段11及21及熔丝壁61与栅极G及连接结构MD部分重叠。
熔丝区段11、21、31及41相互分开来配置，且配置于熔丝线51的侧上。熔丝壁61及63相互分开来配置，且配置于熔丝线51的侧上。在一些实施例中，熔丝区段11及31被称作一对熔丝区段，且配置于熔丝线51的一个端的相对侧上。又，熔丝区段21及41被称作一对熔丝区段，且配置于熔丝线51的另一端的相对侧上。此外，熔丝壁61及63被称作一对熔丝壁，且配置于熔丝线51的中间的相对侧上。
在程序操作中，在一些实施例中，熔丝线51经烧毁，且熔丝壁61及63阻挡来自烧毁的熔丝线51的残渣(包含例如金属或氧化物)，用于避免残渣干涉eFuse单元的其他元件。
在一些实施例中，熔丝元件R1经由多个导通孔V1耦接至设置于熔丝元件R1上方的另一金属层(亦即，以下参看图6B论述的第三金属层M3)中的位元线BL0(其展示于图3A或图6B中)。在一些实施例中，参看图3B，导通孔V1配置于熔丝区段11及31及熔丝线51的部分中，用于经由导通孔V1将熔丝元件R1耦接至位元线BL0。换言之，晶体管T1经由熔丝元件R1耦接至导通孔V1，且至位元线BL0。
继续参看图3B，熔丝元件R2包含熔丝区段12、22、32及42、熔丝线52及熔丝壁62及64。类似于熔丝元件R1，熔丝区段12、22、32及42、熔丝线52及熔丝壁62及64中的所有者设置于设置熔丝元件R1的同一金属层中。参看图3B，熔丝导电区段cf1配置于熔丝区段21与熔丝区段12之间，用于将熔丝元件R1与熔丝元件R2相互耦接。在一些实施例中，熔丝导电区段cf1直接邻接于熔丝区段21与熔丝区段12之间配置。在一些实施例中，熔丝导电区段cf1设置于设置熔丝元件R1至R2的同一金属层中。因此，熔丝区段12经由熔丝导电区段cf1耦接至熔丝区段21。换言之，熔丝元件R1经由熔丝导电区段cf1耦接至熔丝元件R2。
类似于熔丝元件R1，熔丝区段12、22、32及42相互分开来配置，且配置于熔丝线52的侧上。熔丝壁62及64相互分开来配置，且配置于熔丝线52的侧上。在一些实施例中，熔丝区段12及32被称作一对熔丝区段，且配置于熔丝线52的一个端的相对侧上。又，熔丝区段22及42被称作一对熔丝区段，且配置于熔丝线52的另一端的相对侧上。此外，熔丝壁62及64被称作一对熔丝壁，且配置于熔丝线52的中间的相对侧上。
在程序操作中，在一些实施例中，熔丝线52经烧毁，且熔丝壁62及64阻挡来自烧毁的熔丝线52的残渣(包含例如金属或氧化物)，用于避免残渣干涉eFuse单元的其他元件。
在一些实施例中，熔丝元件R2经由导通孔V1耦接至设置于设置位元线BL0的同一金属层中的位元线BL1(其展示于图3A或图6B中)。在一些实施例中，参看图3B，导通孔V1配置于熔丝区段22及42及熔丝线52的部分中，用于经由导通孔V1将熔丝元件R2耦接至位元线BL1。换言之，晶体管T1经由熔丝元件R2耦接至导通孔V1，且至位元线BL1。
在一些方法中，对应于例如图3A中展示的eFuse单元300A的eFuse单元包含耦接至一个位元线的一个熔丝及耦接至一个字元线的一个晶体管。eFuse单元亦指示为“1T1R”。eFuse单元的布局结构的大小限于金属间距规则及栅极间距。程序路径(以下参看图7论述)指在程序操作中的eFuse单元的等效电路路径，且程序路径的长度对应于布局结构的大小。程序路径的长度由eFuse单元的布局结构的大小实现。对应于eFuse单元的程序路径的电阻随程序路径的长度愈长而增大，且其将造成eFuse单元的不良效能。
与以上方法相比，在本揭示内容的实施例中，例如参看图3A至图3B，指示为“1T2R”的eFuse单元可透过共用一个晶体管的两个熔丝来减小对应的布局结构的大小。因此，可减小程序操作中对应于eFuse单元的程序路径的电阻，且可增强eFuse单元的效能。
现在对图4A进行参看。图4A为根据本揭示内容的一些实施例的对应于eFuse单元(包含例如图2中展示的eFuse单元220及240)的eFuse单元400A的电路示意图。
对于图4A中的图示，eFuse单元400A包含熔丝R1、熔丝R2、熔丝R3、熔丝R4、晶体管T1及晶体管T2。由于两个晶体管(亦即，晶体管T1及T2)耦接至一个eFuse单元(亦即，eFuse单元400A)中包含的四个熔丝(亦即，熔丝R1至R4)，因此此eFuse单元的组态亦指示为“2T4R”。换言之，对于作为2T4R的eFuse单元，两个字元线(例如，WL0及WL1)及两个位元线(例如，BL0及BL1)包含于一个单元中，以便在由个字元线及两个位元线控制的程序操作中操作四个位元。在一些实施例中，熔丝R1及R2及晶体管T1与在图3A中展示的eFuse单元300A的彼等者相同。因此，其不在本文中作进一步详述。
与eFuse单元300A相比，eFuse单元400A进一步包含耦接至位元线BL0的熔丝R3、耦接至位元线BL1的熔丝R4及耦接至字元线WL1的晶体管T2。在一些实施例中，熔丝R3对应于图2中展示的eFuse元件241，熔丝R4对应于图2中展示的eFuse元件242，且晶体管T2对应于图2中展示的晶体管元件243。换言之，eFuse单元400A图示eFuse单元220及240的一等效电路。
类似于熔丝R1及R2，熔丝R3与熔丝R4耦接在一起，且熔丝R3及熔丝R4中的每一者耦接至晶体管T2。在一些实施例中，晶体管T2为NMOS。换言之，晶体管T2经由熔丝R3耦接至位元线BL0用于接收自位元线BL0传输的数据信号，且晶体管T2亦经由熔丝R4耦接至位元线BL1用于接收自位元线BL1传输的数据信号。此外，晶体管T2耦接至字元线WL1，用于由字元线WL1控制。在一些实施例中，晶体管T1与T2具有相同组态或结构，且熔丝R1至R4具有相同组态或结构。
eFuse单元400A的以上实施是为了说明性目的而提供。eFuse单元400A的各种实施在本揭示内容的一些实施例的预料范畴内。举例而言，晶体管T1及T2由PMOS实施。
现在对图4B进行参看。图4B为根据本揭示内容的一些实施例的对应于图4A中展示的eFuse单元400A的eFuse单元的布局结构400B。对于图4B中的图示，布局结构400B包含晶体管T1、熔丝元件R1、熔丝元件R2、晶体管T2、熔丝元件R3及熔丝元件R4。在一些实施例中，在布局图中，布局结构400B在水平方向上对称。在一些实施例中，熔丝元件R1及R2及晶体管T1与在图3B中展示的布局结构300B的彼等者相同。在一些实施例中，晶体管T2具有与晶体管T1相同的结构。因此，其不在本文中作进一步详述。
图4C为图示根据本揭示内容的一些实施例的横截面图的示意图400C，此横截面图是在图4B中展示的晶体管T1的栅极G中的一者的交叉线线1处检视。为了易于理解，参看图4B论述关于图4C的实施例。
在布局结构400B的布局图中，栅极G设置于主动区AA上方且跨越主动区AA，以及在图4C中展示。在一些实施例中，在布局结构400B的布局图中，导通孔VG设置于栅极G上方，且重叠栅极G，以及在图4C中展示。因此，在图4C中，为了图示的简单起见，示意图400C仅图示设置于主动区AA上方的两个栅极G及对应的两个导通孔VG。在一些实施例中，为了简单起见，在仅在图4C中展示且未在图4B中展示的布局图中，栅极区段Cg设置于栅极G上方且重叠栅极G。在各种实施例中，栅极区段Cg用以经由导通孔VG将栅极G耦接至字元线WL0或WL1。然而，本揭示内容的一些实施例不限于图4B至图4C的实施例。导通孔VG的各种位置或数目在本揭示内容的一些实施例的预料范畴内。
在布局结构400B的布局图中，字元线WL0及WL1设置于栅极G及连接结构MD上方且跨越栅极G及连接结构MD，以及在图4C中展示。在一些实施例中，字元线WL0及WL1形成于金属零(M0)层中。此M0层设置于栅极G、连接结构MD及主动区AA上方。在一些实施例中，字元线WL0及WL1经由导通孔VG耦接至栅极G或连接结构MD。举例而言，参看图4C，字元线WL0用以经由导通孔VG耦接至晶体管T1的栅极G(其展示于图4B中)，且字元线WL1用以经由导通孔VG耦接至晶体管T2的栅极G(其展示于图4B中)。
与布局结构300B相比，布局结构400B进一步包含晶体管T2、熔丝元件R3及熔丝元件R4。在布局图中，晶体管T2紧靠晶体管T1配置。在布局图中，晶体管T2与熔丝元件R3及R4分开来配置。
在布局图中，熔丝元件R3紧靠熔丝元件R4配置。在一些实施例中，熔丝元件R3与熔丝元件R4按熔丝导电区段cf2的宽度间隔开。在一些实施例中，将熔丝元件R3与熔丝元件R4指示为与包含熔丝元件R1至R2的另一对熔丝元件不同的一对熔丝元件。对于图3B中的图示，在布局图中，将元件R3及熔丝元件R4两者配置于晶体管T1及T2下方。换言之，在布局图中，将熔丝元件R3及熔丝元件R4两者与晶体管T1及T2分开来配置。换个方式解释，将所有熔丝元件R1至R4配置为一阵列，且在布局图中，配置于晶体管T1及T2下方。为了图示的简单起见，图4B仅展示布局结构400B的一部分。布局结构400B的其他元件在本揭示内容的一些实施例的预料范畴内。
在一些实施例中，晶体管T2具有与晶体管T1类似的功能，且亦指用于由字元线WL1控制的至少一个选择晶体管，包含例如NMOS晶体管。在一些实施例中，晶体管T2对应于图4A中展示的晶体管T2。
在一些实施例中，熔丝元件R3及R4具有与熔丝元件R1及R2类似的功能。熔丝元件R3及熔丝元件R4亦指eFuse，且耦接在一起，用于由同一晶体管(例如，晶体管T2)控制，且亦分别由包含例如BL0及BL1(其展示于图4A中)的位元线控制。在一些实施例中，熔丝元件R3对应于图3A中展示的熔丝R3。在其他一些实施例中，熔丝元件R4对应于图3A中展示的熔丝R4。在各种实施例中，熔丝元件R3及熔丝元件R4经由导电区段(亦即，以下参看图5A及图5B论述的导电区段CS2)耦接至晶体管T2。
继续参看图4B，晶体管T2的栅极G经由导通孔VG耦接至字元线WL1，且用以接收自字元线WL1传输的数据信号。在一些实施例中，参看图4B，字元线WL1紧靠字元线WL0配置，且字元线WL0及WL1在布局图中配置于晶体管T1及T2上方。在各种实施例中，在布局图中，字元线WL0及WL1配置于晶体管T1及T2下方。在一些实施例中，参看图4B，在布局图中，晶体管T2的栅极G及连接结构MD与熔丝区段12及22及熔丝壁62部分重叠。
继续参看图4B，熔丝元件R3包含熔丝区段13、23、31及41、熔丝线53及熔丝壁63及65。熔丝元件R3及熔丝元件R1共用邻近熔丝区段或邻近熔丝壁中的至少一者，包含例如熔丝区段31及41及熔丝壁63。类似于熔丝元件R1至R2，熔丝区段13、23、31及41、熔丝线53及熔丝壁63及65中的所有者设置于设置熔丝元件R1及R2的同一金属层中。
类似于熔丝元件R1至R2，熔丝区段13、23、31及41相互分开来配置，且配置于熔丝线53的侧上。熔丝壁63及65相互分开来配置，且配置于熔丝线53的侧上。在一些实施例中，熔丝区段31及13被称作一对熔丝区段，且配置于熔丝线53的一个端的相对侧上。又，熔丝区段41及23被称作一对熔丝区段，且配置于熔丝线53的另一端的相对侧上。此外，熔丝壁63及65被称作一对熔丝壁，且配置于熔丝线53的中间的相对侧上。
在程序操作中，在一些实施例中，熔丝线53经烧毁，且熔丝壁63及65阻挡来自烧毁的熔丝线53的残渣(包含例如金属或氧化物)，用于避免残渣干涉eFuse单元的其他元件(包含例如熔丝元件R1)。
在一些实施例中，熔丝元件R3经由导通孔V1耦接至设置于设置位元线BL0的同一金属层中的位元线BL0(其展示于图4A中)。在一些实施例中，参看图4B，导通孔V1配置于熔丝区段13及31及熔丝线53的部分中，用于经由导通孔V1将熔丝元件R3耦接至位元线BL0。换言之，晶体管T2经由熔丝元件R3耦接至导通孔V1，且至位元线BL0。
继续参看图4B，熔丝元件R4包含熔丝区段14、24、32及42、熔丝线54及熔丝壁64及66。熔丝元件R4及熔丝元件R2共用邻近熔丝区段或邻近熔丝壁中的至少一者，包含例如熔丝区段32及42及熔丝壁64。类似于熔丝元件R1至R3，熔丝区段14、24、32及42、熔丝线54及熔丝壁64及66中的所有者设置于设置熔丝元件R1至R3的同一金属层中。参看图4B，熔丝导电区段cf2配置于熔丝区段23与熔丝区段14之间，用于将熔丝元件R3与熔丝元件R4相互耦接。在一些实施例中，熔丝导电区段cf2直接邻接于熔丝区段23与熔丝区段14之间配置。在一些实施例中，熔丝导电区段cf2设置于设置熔丝元件R1至R4的同一金属层中。因此，熔丝区段23经由熔丝导电区段cf2耦接至熔丝区段14。换言之，熔丝元件R3经由熔丝导电区段cf2耦接至熔丝元件R4。在一些实施例中，导电区段cf1与导电区段cf2具有相同布局结构。
类似于熔丝元件R1至R3，熔丝区段14、24、32及42相互分开来配置，且配置于熔丝线54的侧上。熔丝壁64及66相互分开来配置，且配置于熔丝线54的侧上。在一些实施例中，熔丝区段32及14被称作一对熔丝区段，且配置于熔丝线54的一个端的相对侧上。又，熔丝区段42及24被称作一对熔丝区段，且配置于熔丝线54的另一端的相对侧上。此外，熔丝壁64及66被称作一对熔丝壁，且配置于熔丝线54的中间的相对侧上。
在程序操作中，在一些实施例中，熔丝线54经烧毁，且熔丝壁64及66阻挡来自烧毁的熔丝线54的残渣(包含例如金属或氧化物)，用于避免残渣干涉eFuse单元的其他元件(包含例如熔丝元件R2)。
在一些实施例中，熔丝元件R4经由导通孔V1耦接至设置于设置位元线BL0的同一金属层中的位元线BL1(其展示于图4A中)。在一些实施例中，参看图4B，导通孔V1配置于熔丝区段24及42及熔丝线54的部分中，用于经由导通孔V1将熔丝元件R4耦接至位元线BL1。换言之，晶体管T2经由熔丝元件R4耦接至导通孔V1，且至位元线BL1。
现在对图5A进行参看。图5A为根据本揭示内容的一些实施例的对应于图4A中展示的eFuse单元400A的eFuse单元的布局结构500A。在一些实施例中，熔丝元件R1至R4及晶体管T1至T2与在图4B中展示的布局结构400B的彼等者相同。因此，其不在本文中作进一步详述。
图5B为图示根据本揭示内容的一些实施例的横截面图的示意图500B。此横截面图是在图5A中展示的晶体管T1的连接结构MD中的一者的交叉线线2处检视。为了易于理解，参看图5A论述关于图5B的实施例。
与布局结构400B相比，布局结构500A进一步包含导电区段CS1及导电区段CS2。
在布局结构500A的布局图中，连接结构MD设置于主动区AA上方且跨越主动区AA，以及在图5B中展示。在一些实施例中，导通孔VD设置于连接结构MD上方且重叠连接结构MD，为了简单起见，其仅展示于图5B中且未展示于图5A中。因此，在图5B中，为了图示的简单起见，示意图500B仅图示设置于主动区AA上方的两个连接结构MD及对应的两个导通孔VD。然而，本揭示内容的一些实施例不限于图5A至图5B的实施例。导通孔VG的各种位置或数目在本揭示内容的一些实施例的预料范畴内。
在布局结构500A的布局图中，字元线WL0及WL1设置于栅极G及连接结构MD上方且跨越栅极G及连接结构MD，以及在图5B中展示。在一些实施例中，字元线WL0及WL1形成于金属零(M0)层中。此M0层设置于栅极G、连接结构MD及主动区AA上方。在一些实施例中，字元线WL0及WL1经由导通孔VD耦接至连接结构MD。举例而言，参看图5B，字元线WL0用以经由导通孔VD耦接至晶体管T1的连接结构MD(其展示于图5A中)，且字元线WL1用以经由导通孔VD耦接至晶体管T2的连接结构MD(其展示于图5A中)。
对于图5A中的图示，在布局结构500A的布局图中，导电区段CS1设置于晶体管T1的栅极G及连接结构MD的部分上方且跨越栅极G及连接结构MD的部分，以及在图5B中展示。在一些实施例中，导电区段CS1形成于设置于M0层上方的第一金属(M1)层中。在一些实施例中，导电区段CS1经由导通孔V0(图5A中未展示)耦接至字元线WL0，且经由导通孔VD耦接至晶体管T1的连接结构MD。换言之，晶体管T1经由导通孔VD耦接至字元线WL0，且经由导通孔V0连接至导电区段CS1。
此外，在布局结构500A的布局图中，导电区段CS1亦设置于熔丝元件R1上方且与熔丝元件R1部分重叠，以及在图5B中展示。具体言之，导电区段CS1与熔丝元件R1的熔丝区段21重叠。在一些实施例中，熔丝元件R1形成于设置于M1层上方的第二金属(M2)层中。在一些实施例中，导电区段CS1经由导通孔V1耦接至熔丝元件R1。换言之，熔丝元件R1经由导通孔V1耦接至导电区段CS1。
因此，熔丝元件R1经由导通孔V1耦接至导电区段CS1，经由导通孔V0耦接至字元线WL0，且经由导通孔VD耦接至晶体管T1的连接结构MD。换言之，晶体管T1经由导通孔VD耦接至字元线WL0，经由导通孔V0耦接至导电区段CS1，且经由导通孔V1连接至熔丝元件R1。基于以上论述，由于熔丝元件R1耦接至熔丝元件R2，因此晶体管T1亦由与耦接至熔丝元件R1的相同路径耦接至熔丝元件R2。
继续参看图5A，在布局结构500A的布局图中，导电区段CS2设置于晶体管T2的栅极G及连接结构MD的部分上方且跨越栅极G及连接结构MD的部分，以及在图5B中展示。在一些实施例中，导电区段CS2形成于M1层中。在一些实施例中，导电区段CS1经由导通孔V0(图5A中未展示)耦接至字元线WL1，且经由导通孔VD耦接至晶体管T2的连接结构MD。换言之，晶体管T2经由导通孔VD耦接至字元线WL1，且经由导通孔V0连接至导电区段CS2。
此外，在布局结构500A的布局图中，导电区段CS2亦设置于熔丝元件R2及R4上方且与熔丝元件R2及R4部分重叠，以及在图5B中展示。具体言之，导电区段CS2与熔丝元件R2的熔丝区段12及32及熔丝线52的部分重叠，且亦与熔丝元件R4的熔丝区段14及32及熔丝线54的部分重叠。在一些实施例中，熔丝元件R1至R4形成于M2层中。在一些实施例中，导电区段CS2经由导通孔V1耦接至熔丝元件R4。换言之，熔丝元件R4经由导通孔V1耦接至导电区段CS2。
因此，熔丝元件R4经由导通孔V1耦接至导电区段CS2，经由导通孔V0耦接至字元线WL1，且经由导通孔VD耦接至晶体管T2的连接结构MD。换言之，晶体管T2经由导通孔VD耦接至字元线WL1，经由导通孔V0耦接至导电区段CS2，且经由导通孔V1连接至熔丝元件R4。基于以上论述，由于熔丝元件R4耦接至熔丝元件R3，因此晶体管T2亦由与耦接至熔丝元件R2的相同路径耦接至熔丝元件R3。
在一些实施例中，导电区段CS1的长度与导电区段CS2的长度不同。在一些实施例中，继续参看图5A，导电区段CS1的长度比导电区段CS2的长度短。在一些其他实施例中，导电区段CS1的宽度与导电区段CS2的宽度不同。在一些实施例中，继续参看图5A，导电区段CS1的宽度等于导电区段CS2的宽度。
在一些实施例中，导电区段CS1与CS2形成于同一金属层中，例如，参看图5B，形成于M1层中。在一些其他实施例中，导电区段CS1与CS2形成于不同金属层中，例如，导电区段CS1形成于M1层中，且导电区段CS2形成于M2层中。在各种实施例中，晶体管T1耦接至无导电区段CS1的熔丝元件R1及R2，且晶体管T2耦接至无导电区段CS2的熔丝元件R3及R4。
在一些方法中，对应于例如图4A中展示的eFuse单元400A的eFuse单元包含分别耦接至两个位元线的两个熔丝及分别耦接至两个字元线的两个晶体管。此些晶体管中的每一者耦接至一个熔丝，且此eFuse单元亦指示为“2T2R”。eFuse单元的布局结构的大小亦限于设计规则，包含例如熔丝的金属间距规则及晶体管的栅极间隙，且其导致程序路径的长度(以下参看图7论述)。自此，对应于eFuse单元的程序路径的电阻增大，且其将造成eFuse单元的不良效能。
与以上方法相比，在本揭示内容的实施例中，例如参看图4A至图5B，指示为“2T4R”的eFuse单元可对应地按共用两个晶体管的四个熔丝且按双字元线配置来减小对应的布局结构的大小。因此，布局结构的组态经最佳化以实施eFuse单元，且程序操作中对应于eFuse单元的程序路径的电阻可通过eFuse单元大小的减小而减小，且可进一步增强eFuse单元的效能。
现在对图6A进行参看。图6A为根据本揭示内容的一些实施例的对应于eFuse单元(包含例如图2中展示的eFuse单元220、240、260及280)的eFuse单元600A的电路示意图。
对于图6A中的图示，eFuse单元600A包含熔丝R1至R8及晶体管T1至T4。由于四个晶体管(亦即，晶体管T1至T4)耦接至一个eFuse单元(亦即，eFuse单元600A)中包含的八个熔丝(亦即，熔丝R1至R8)，因此eFuse单元600A的组态亦指示为“4T8R”。换言之，对于作为4T8R的eFuse单元，四个字元线(例如，WL0至WL3)及两个位元线(例如，BL0及BL1)包含于一个单元中，以便在由四个字元线及两个位元线控制的程序操作中操作八个位元。在一些实施例中，熔丝R1至R4及晶体管T1至T2与在图4A中展示的eFuse单元400A的彼等者相同。因此，其不在本文中作进一步详述。
与eFuse单元400A相比，eFuse单元600A进一步包含耦接至位元线BL0的熔丝R5、耦接至位元线BL1的熔丝R6及耦接至字元线WL2的晶体管T3。此外，eFuse单元600A进一步包含耦接至位元线BL0的熔丝R7、耦接至位元线BL1的熔丝R8及耦接至字元线WL3的晶体管T4。在一些实施例中，熔丝R5对应于图2中展示的eFuse元件261，熔丝R6对应于图2中展示的eFuse元件262，且晶体管T3对应于图2中展示的晶体管元件263。在一些实施例中，熔丝R7对应于图2中展示的eFuse元件281，熔丝R8对应于图2中展示的eFuse元件282，且晶体管T4对应于图2中展示的晶体管元件283。换言之，eFuse单元600A图示eFuse单元220、240、260及280的一等效电路。
类似于以上论述的eFuse单元400A，一个晶体管耦接至两个熔丝，例如，熔丝R5与R6耦接在一起，且其中的每一者耦接至晶体管T3。在一些实施例中，晶体管T3为NMOS。熔丝R7与R8耦接在一起，且其中的每一者耦接至晶体管T4。在一些实施例中，晶体管T4为NMOS。换言之，晶体管T3经由熔丝R5耦接至位元线BL0，且晶体管T3亦经由熔丝R6耦接至位元线BL1。此外，晶体管T3耦接至字元线WL2。晶体管T4经由熔丝R7耦接至位元线BL0，且晶体管T4亦经由熔丝R8耦接至位元线BL1。此外，晶体管T4耦接至字元线WL3。
eFuse单元600A的以上实施是为了说明性目的而提供。eFuse单元600A的各种实施在本揭示内容的一些实施例的预料范畴内。举例而言，晶体管T1至T4由PMOS实施。
现在对图6B进行参看。图6B为根据本揭示内容的一些实施例的对应于图6A中展示的eFuse单元600A的eFuse单元的布局结构600B。对于图6B中的图示，布局结构600B包含晶体管T1至T4、熔丝元件R1至R8。在一些实施例中，熔丝元件R1及R2及晶体管T1与在图3B中展示的布局结构300B的彼等者相同，且亦与在图4B中展示的布局结构400B或在图5A中展示的布局结构500A的彼等者相同。在一些实施例中，熔丝元件R3及R4及晶体管T2与在图4B中展示的布局结构400B或在图5A中展示的布局结构500A的彼等者相同。在一些实施例中，晶体管T1至T4具有与以上所论述相同的结构，且熔丝元件R1至R8亦具有与以上所论述相同的结构。因此，其不在本文中作进一步详述。
与布局结构500A相比，布局结构600B进一步包含晶体管T3至T4及熔丝元件R5至R8。在布局图中，晶体管T3至T4与晶体管T1至T2及熔丝元件R1至R5分开来配置。晶体管T3紧靠熔丝元件R7配置，且晶体管T4紧靠熔丝元件R8配置。
在布局图中，熔丝元件R5紧靠熔丝元件R6配置。在一些实施例中，熔丝元件R5与熔丝元件R6按熔丝导电区段(其在以上参看图3B、图4B或图5A论述)的宽度间隔开。在一些实施例中，将熔丝元件R5与熔丝元件R6指示为一对熔丝元件。对于图6B中的图示，熔丝元件R5配置于熔丝元件R3与熔丝元件R7之间，且熔丝元件R6配置于熔丝元件R4与熔丝元件R8之间。此外，在布局图中，元件R5及R6配置于晶体管T1及T2下方，且配置于晶体管T3及T4上方。换言之，在布局图中，将元件R5及熔丝元件R6两者与晶体管T1至T4分开来配置。
在布局图中，熔丝元件R7紧靠熔丝元件R8配置。在一些实施例中，熔丝元件R7与熔丝元件R8按熔丝导电区段(其在以上参看图3B、图4B或图5A论述)的宽度间隔开。在一些实施例中，将熔丝元件R7与熔丝元件R8指示为一对熔丝元件。对于图6B中的图示，熔丝元件R7紧靠晶体管T3配置，且熔丝元件R8紧靠晶体管T4配置。此外，在布局图中，熔丝元件R5及R6配置于晶体管T1及T2下方，且配置于晶体管T3及T4上方。换言之，在布局图中，将熔丝元件R5及熔丝元件R6两者与晶体管T1至T4分开来配置。换个方式解释，将所有熔丝元件R1至R8配置为一阵列，且在布局图中，由晶体管T1至T4包围。为了图示的简单起见，图6B仅展示布局结构600B的一部分。布局结构600B的其他元件在本揭示内容的一些实施例的预料范畴内。
在一些实施例中，参看图6B，布局结构600B相对于线A上对称，但设置于字元线WL0至WL3中的一些导通孔VG除外。
在一些方法中，对应于例如图6A中展示的eFuse单元600A的eFuse单元包含分别耦接至四个位元线的四个熔丝及分别耦接至四个字元线的四个晶体管。此些晶体管中的每一者耦接至一个熔丝，且此eFuse单元亦指示为“4T4R”。如上参考其他一些方法论述，程序操作中的eFuse单元的电阻增大，且eFuse单元的效能因此降低。
与以上方法相比，在本揭示内容的实施例中，例如参看图6A至图6B，指示为“4T8R”的eFuse单元可对应地按共用四个晶体管的八个熔丝且按双字元线配置来减小对应的布局结构的大小。此外，对于一个eFuse单元，其可一次程序化八个位元。因此，布局结构的组态经最佳化以实施eFuse单元，且程序操作中对应于eFuse单元的程序路径的电阻可减小，且可进一步增强eFuse单元的效能。
现在对图7进行参看。图7为根据本揭示内容的一些实施例的用于对应于图2中展示的eFuse单元中的至少一个的eFuse单元的电路路径的示意图。对于图7中的图示，用于eFuse单元的程序路径包含例如图3A中展示的eFuse单元300A、图4A中展示的eFuse单元400A或图6A中展示的eFuse单元600A。将程序路径图示为图7的左侧中的实体布局，且亦图示为由图7的右侧中的等效电路路径表示。作为实体布局的程序路径对应于作为具有用于图示的相同参考编号的等效电路路径的程序路径。
对于图7中的图示，程序路径在电源供应器VQPS与接地之间延伸。电阻器RVQPS耦接于电源供应器VQPS与电力开关P1(其在一些实施例中为PMOS开关)之间，且电阻器RVQPS与电源供应器VQPS至电力开关晶体管P1的连接相关联。在PMOS电力开关晶体管P1的漏极处提供电压VDDQ(其亦展示于图1中)。
程序路径进一步沿着Y方向延伸至程序选择晶体管P2(在一些实施例中，其为PMOS)。在一些实施例中，程序选择晶体管P2对应于图1中的读取选择单元120。在程序选择晶体管P2与电力开关晶体管P1之间的程序路径的电阻经识别为RVQ_YPASS，且亦指示为电阻器RVQ_YPASS。
程序路径进一步自程序选择晶体管P2延伸至eFuse单元，且将其间的电阻识别为Rdrop。将eFuse单元的电阻识别为Rfuse。此外，程序路径自eFuse单元延伸至程序晶体管(例如，在图6A至图6B中展示的晶体管T1至T4中的至少一者)，且将其间的电阻识别为Rdrain。程序路径进一步延伸穿过选择晶体管P3(其在一些实施例中为NMOS)至接地，且将其间的电阻识别为Rvss。
下表根据以上结合图3A至图6B描述的本揭示内容的一些实施例，比较当将1T1R布局结构用于eFuse单元中的每一者(其在表中指示为1T1R)时与当将改良的1T2R布局结构用于eFuse单元中的每一者(其在表中指示为1T2R)时，用于5nm产生的参数。
参数(欧姆) 1T1R 1T2R
RVQ_YPASS 41.95 30.83
Rdrop 62.06 42.31
共计 235.55 206.68
在一些实施例中，电阻RVQ_YPASS由1T2R布局结构自约41.95欧姆减小至约30.83欧姆，且电阻Rdrop由此布局结构自约62.06欧姆减小至约42.31欧姆。程序路径的总电阻由1T2R布局结构自约235.55欧姆减小至约206.68欧姆。因此，在程序操作期间，eFuse单元的电阻减小约15％至30％，且电流(未展示)增大约10％至20％。
图8A为根据本揭示内容的一些实施例的包含eFuse单元的集成电路(integratedcircuit；IC)布局图(包含例如图3B中展示的布局结构300B、图4B中展示的布局结构400B、图5A中展示的布局结构500A或图6B中展示的布局结构600B)的方法800A的流程图。对于图8A中的图示，方法800A包含操作S810a、S820a、S830a及S840a。参考图3A至图6B中的eFuse单元及其布局结构的图8A中的方法800A的以下图示包含例示性操作。然而，图8A中的操作未必是按展示的次序执行。换言之，根据本揭示内容的各种实施例的精神及范畴，可将操作适当地添加、替换、改变次序及/或消除。
在操作S810a中，配置形成于第一导电层中的第一熔丝元件。在一些实施例中，第一熔丝元件对应于包含例如图2中展示的eFuse元件221、图3A至图6B中展示的eFuse元件R1的eFuse元件。在一些实施例中，第一导电层对应于参看图5A至图5B论述的M2层。
在操作S820a中，配置形成于第一导电层中的第二熔丝元件，及配置耦接至第一熔丝元件的第二熔丝元件。在一些实施例中，第二熔丝元件对应于包含例如图2中展示的eFuse元件222、图3A至图6B中展示的eFuse元件R2的eFuse元件。
在一些实施例中，操作S810a或操作S820a中的至少一者进一步包含如下的其他操作。配置形成于第一导电层中的熔丝线。配置设置于形成于第一导电层中的熔丝线的相对侧上的一对熔丝区段。配置设置于此对熔丝区段中的一者与另一熔丝元件(例如，若在此操作中配置第一熔丝元件，则为第二熔丝元件)之间的熔丝导电区段经配置，以将此对熔丝区段中的一者耦接至另一熔丝元件(例如，第二熔丝元件)。
在一些实施例中，熔丝线对应于包含例如图3B、图4B、图5A及图6B中展示的熔丝线51的熔丝线。在一些实施例中，对熔丝区段对应于包含例如图3B、图4B、图5A及图6B中展示的熔丝区段11及31的熔丝区段。在一些实施例中，熔丝导电区段对应于包含例如图3B、图4B、图5A及图6B中展示的熔丝导电区段cf1的熔丝导电区段。
在操作S830a中，形成于设置于第一导电层下方的第二导电层中的晶体管经配置，以经由第一熔丝元件耦接至用于接收第一数据电压的第一数据线，且经由第二熔丝元件耦接至用于接收第二数据电压的第二数据线。在一些实施例中，晶体管对应于包含例如图2中展示的晶体管元件223、图3A至图6B中展示的晶体管T1的晶体管。在一些实施例中，第二导电层对应于参看图5A至图5B论述的主动区域AA。在一些实施例中，第一数据线对应于图2至图6B中展示的位元线BL0，且第二数据线对应于图2至图6B中展示的位元线BL1。
在操作S840a中，产生包含第一熔丝元件、第二熔丝元件及晶体管的IC布局图。在一些实施例中，IC布局图对应于包含例如图3B中展示的布局结构300B、图4B中展示的布局结构400B、图5A中展示的布局结构500A及图6B中展示的布局结构600B的布局图。在一些实施例中，如上论述的包含eFuse单元的集成电路是基于在操作S840a中产生的IC布局图来制造。
图8B为根据本揭示内容的一些实施例的用于制造包含eFuse单元(包含例如图3A中展示的eFuse单元300A、图4A中展示的eFuse单元400A或图6A中展示的eFuse单元600A)的集成电路(integrated circuit；IC)的方法800B的流程图。对于图8B中的图示，方法800B包含操作S810b、S820b、S830b及S840b。
参看图8B，在操作S810b中，第一熔丝元件形成于第一导电层中。在一些实施例中，第一熔丝元件对应于包含例如图2中展示的eFuse元件221或图3A、图4A或图6A中展示的eFuse元件R1的eFuse元件。在一些实施例中，第一导电层对应于如上参看图5A至图5B论述的M2层。
在操作S820b中，耦接至第一熔丝元件的第二熔丝元件形成于第一导电层中。在一些实施例中，第二熔丝元件对应于包含例如图2中展示的eFuse元件222或图3A、图4A或图6A中展示的eFuse元件R2的eFuse元件。
在一些实施例中，操作S810b或操作S820b中的至少一者包含如下的操作。熔丝线形成于第一导电层中。设置于熔丝线的相对侧上的一对熔丝区段形成于第一导电层中。形成设置于此对熔丝区段中的一者与另一熔丝元件(例如，若在此操作中形成第一熔丝元件，则为第二熔丝元件)之间的熔丝导电区段。此熔丝导电区段经由此对熔丝区段中的一者耦接至另一熔丝区段(例如，第二熔丝元件)。
在操作S830b中，晶体管形成于设置于第一导电层下方的第二导电层中。在一些实施例中，晶体管对应于包含例如图2中展示的晶体管元件223、图3A、图4A或图6A中展示的晶体管T1的晶体管。在一些实施例中，第二导电层对应于参看图5A至图5B论述的主动区域AA。
在操作S840b中，晶体管经由第一熔丝元件耦接至用于接收第一数据电压的第一数据线，且经由第二熔丝元件耦接至用于接收第二数据电压的第二数据线。在一些实施例中，第一数据线对应于图2、图3A、图4A或图6A中展示的位元线BL0，且第二数据线对应于图2、图3A、图4A或图6A中展示的位元线BL1。
基于以上操作，产生包含第一熔丝元件、第二熔丝元件及晶体管的IC。在一些实施例中，IC对应于包含例如图3A中展示的eFuse单元300A、图4A中展示的eFuse单元400A或图6A中展示的eFuse单元600A的元件。
参考图3A至图6B中的eFuse单元及其布局结构的图8B中的方法800B的以下图示包含例示性操作。然而，图8B中的操作未必是按展示的次序执行。换言之，根据本揭示内容的各种实施例的精神及范畴，可将操作适当地添加、替换、改变次序及/或消除。
现在对图9进行参看。图9为根据本揭示内容的一些实施例的用于设计集成电路布局设计的电子设计自动化(electronic design automation；EDA)系统900的方块图。EDA系统900用以实施在图8A中揭露的方法800A或在图8B中揭露的方法800B的一或多个操作，且进一步结合图3A至图6B解释。在一些实施例中，EDA系统900包含APR系统。
在一些实施例中，EDA系统900为通用计算元件，其包含硬件处理器920及非暂时性计算机可读储存媒体960。储存媒体(即，记忆体)960尤其编码有(亦即，储存)计算机程序码(指令)961，亦即，可执行指令集合。由硬件处理器920进行的指令961的执行表示(至少部分)一EDA工具，其实施例如方法800A或800B的一部分或所有。
处理器920经由总线950电耦接至计算机可读储存媒体960。处理器920亦由总线950电耦接至输入/输出(I/O)接口910及制造工具970。网络接口930亦经由总线950电连接至处理器920。网络接口930连接至网络940，使得处理器920及计算机可读储存媒体960能够经由网络940连接至外部元件。处理器920用以执行在计算机可读储存媒体960中编码的计算机程序码961，以便使EDA系统900可用于执行指出的处理程序及/或方法的一部分或所有。在一或多个实施例中，处理器920为中央处理单元(central processing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integratedcircuit；ASIC)及/或合适的处理单元。
在一或多个实施例中，计算机可读储存媒体960为电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或元件)。举例而言，计算机可读储存媒体960包含半导体或固态记忆体、磁带、可移除式计算机磁盘、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体960包含紧密光盘只读记忆体(compact disk-read only memory；CD-ROM)、紧密光盘读/写(compact disk-read/write；CD-R/W)及/或数字视频盘(digitalvideo disc；DVD)。
在一或多个实施例中，储存媒体960储存用以使EDA系统900(其中此执行表示(至少部分)EDA工具)可用于执行指出的处理程序及/或方法的一部分或所有的计算机程序码961。在一或多个实施例中，储存媒体960亦储存有助于执行指出的处理程序及/或方法的一部分或所有的信息。在一或多个实施例中，储存媒体960储存包含如本文中揭露的这些标准单元(例如，包含在以上关于图3A至图3B论述的晶体管T1的eFuse单元，或包含在以上关于图4A至图5B论述的晶体管T1至T2的eFuse单元，或包含在以上关于图6A至图6B论述的晶体管T1至T4的eFuse单元)的标准单元的程序库962。
EDA系统900包含I/O接口910。I/O接口910耦接至外部电路系统。在一或多个实施例中，I/O接口910包含键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕及/或游标方向键，用于将信息及命令传达给处理器920。
EDA系统900亦包含耦接至处理器920的网络接口930。网络接口930允许EDA系统900与一或多个其他计算机系统连接至的网络940通讯。网络接口930包含无线网络接口，诸如，BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如，ETHERNET、USB或IEEE-1364。在一或多个实施例中，指出的处理程序及/或方法的一部分或所有实施于两个或更多个EDA系统900中。
EDA系统900亦包含耦接至处理器920的制造工具970。制造工具970用以基于由处理器920处理的设计文件及/或如上所论述的IC布局设计制造集成电路，包含例如图1中图示的集成电路100。
EDA系统900用以经由I/O接口910接收信息。经由I/O接口910接收的信息包含指令、数据、设计规则、标准晶胞的程序库及/或其他参数中的一或多者，用于由处理器920处理。经由总线950将信息传送至处理器920。EDA系统900用以经由I/O接口910接收与UI有关的信息。此信息储存于计算机可读媒体960中，作为使用者界面(user interface；UI)963。
在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为一单独软件应用程序，用于由一处理器执行。在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为是一额外软件应用程序的一部分的一软件应用程序。在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为至一软件应用程序的一外挂程序。在一些实施例中，指出的处理程序及/或方法中的至少一者经实施为是EDA工具的一部分的一软件应用程序。在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为由EDA系统900使用的软件应用程序。在一些实施例中，使用诸如可购自CADENCE DESIGN SYSTEMS公司的
Figure BDA0002963417510000281
或另一合适布局产生工具产生包含标准晶胞的一布局图。
在一些实施例中，此些处理程序经实现为储存于非暂时性计算机可读记录媒体中的程序的函数。非暂时性计算机可读记录媒体的实例包含但不限于，外部/可移除式及/或内部/内建式储存或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM)、记忆卡及类似者中的一或多者。
图10为根据一些实施例的IC制造系统1000及与其相关联的IC制造流程的方块图。在一些实施例中，基于布局图，(A)一或多个半导体光罩或(B)在半导体集成电路的一层中的至少一个元件中的至少一者是使用IC制造系统1000制造。
在图10中，IC制造系统1000包含在与制造IC元件1060有关的设计、开发及制造循环及/或服务中相互互动的实体，诸如，设计室1020、光罩室1030及IC制造商/制造厂(“晶圆厂”)1050。IC制造系统1000中的此些实体由通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为多种不同网络，诸如，企业内部网络或网际网络。此些通讯网络包含有线及/或无线通讯通道。每一实体与其他实体中的一或多者互动，且将服务提供至其他实体中的一或多者及/或接收来自其他实体中的一或多者的服务。在一些实施例中，设计室1020、光罩室1030及IC晶圆厂1050中的两个或更多个由单一较大型公司拥有。在一些实施例中，设计室1020、光罩室1030及IC晶圆厂1050中的两个或更多个共存于共同设施中，且使用共同资源。
设计室(或设计团队)1020产生IC设计布局图1022。IC设计布局图1022包含针对IC元件1060(例如，以上关于图1、图3A、图4A及/或图6A论述的记忆体电路100、eFuse单元300A、400A及600A)设计的各种几何图案(例如，在图3B、图4B、图5A及/或图6A中描绘的布局结构)。此些几何图案对应于组成待制造的IC元件1060的各种元件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1022的一部分包含待在一半导体基板(诸如，硅晶圆)及设置于此半导体基板上的各种金属层中形成的各种IC特征，诸如，主动区、栅极电极、源极及漏极、导电区段或层间互连的导通孔。设计室1020实施恰当设计程序以形成IC设计布局图1022。此设计程序包含逻辑设计、实体设计或处所及路线中的一或多者。IC设计布局图1022呈现于具有几何图案的信息的一或多个数据文件中。举例而言，IC设计布局图1022可按GDSII文件格式或DFII文件格式来表达。
光罩室1030包含光罩数据准备1032及光罩制造1044。光罩室1030使用IC设计布局图1022制造待用于根据IC设计布局图1022制造IC元件1060的各种层的一或多个光罩1045。光罩室1030执行光罩数据准备1032，其中IC设计布局图1022经转译成一代表性数据文件(“RDF”)。光罩数据准备1032将RDF提供至光罩制造1044。光罩制造1044包含光罩写入器。光罩写入器将RDF转换至在诸如光罩(mask)(光罩(reticle))1045或半导体晶圆1053的基板上的影像。设计布局图1022由光罩数据准备1032制造以遵照光罩写入器的特定特性及/或IC晶圆厂1050的要求。在图10中，将数据准备1032及光罩制造1044图示为分开的构件。在一些实施例中，数据准备1032与光罩制造1044可共同地被称作光罩数据准备。
在一些实施例中，数据准备1032包含光学接近性校正(optical proximitycorrection；OPC)，其使用微影增强技术来补偿影像误差，诸如，可自绕射、干涉、其他制程效应及类似者引起的误差。OPC调整IC设计布局图1022。在一些实施例中，数据准备1032包含另外解析度增强技术(resolution enhancement technique；RET)，诸如，偏轴照射、子解析度辅助特征、相转移光罩、其他合适技术及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology；ILT)，其将OPC作为一反向成像问题来处理。
在一些实施例中，数据准备1032包含光罩规则检查器(mask rule checker；MRC)，其通过一组光罩建立规则检查已经历OPC中的处理程序的IC设计布局图1022，此些光罩建立规则含有某些几何及/或连接性限制以确保充分裕度，以考量半导体制造制程中的可变性，及类似者。在一些实施例中，MRC修改IC设计布局图1022以补偿在光罩制造1044期间的限制，此可取消通过OPC执行的修改的部分以便符合光罩建立规则。
在一些实施例中，数据准备1032包含微影制程检查(lithography processchecking；LPC)，其模拟将由IC晶圆厂1050实施以制造IC元件1060的处理。LPC基于IC设计布局图1022模拟此处理，以创造经模拟的制造的元件，诸如，IC元件1060。LPC模拟中的处理参数可包含与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考量各种因素，诸如，航空影像对比度、焦点深度(depth offocus；DOF)、光罩误差增强因数(mask error enhancement factor；MEEF)、其他合适因数及类似者或其组合。在一些实施例中，在一经模拟的制造的元件已通过LPC创造后，若经模拟的元件在形状上并不足够靠近满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图1022。
应理解，已为了清晰起见而简化了光罩数据准备1032的以上描述。在一些实施例中，数据准备1032包含诸如逻辑运算(logic operation；LOP)的额外特征以根据制造规则修改IC设计布局图1022。另外，在数据准备1032期间应用于IC设计布局图1022的处理程序可按多种不同次序执行。
在数据准备1032后且在光罩制造1044期间，基于修改的IC设计布局图1022制造光罩1045或群光罩1045。在一些实施例中，光罩制造1044包含基于IC设计布局图1022执行一或多个微影曝露。在一些实施例中，使用一电子束(e束)或多个电子束的一机构来基于修改的IC设计布局图1022在光罩(mask)(光罩(photomask)或光罩(reticle))1045上形成图案。光罩1045可按各种技术形成。在一些实施例中，光罩1045是使用二进位技术形成。在一些实施例中，光罩图案包含不透明区及透明区。用以曝露已涂布于晶圆上的影像敏感性材料层(例如，光阻)的诸如紫外线(ultraviolet；UV)束的辐射束受到不透明区域阻挡，且经由透明区域透射。在一个实例中，光罩1045的二进位光罩型式包含透明基板(例如，熔融石英)，及涂布于二进位光罩的不透明区中的不透明材料(例如，铬)。在另一实例中，光罩1045是使用相转移技术形成。在光罩1045的相转移光罩(phase shift mask；PSM)型式中，形成于相转移光罩上的图案中的各种特征用以具有恰当相位差以增强解析度及成像品质。在各种实例中，相转移光罩可为衰减的PSM或交变PSM。由光罩制造1044产生的光罩用于多种制程中。举例而言，此(等)光罩用于离子植入制程中以形成半导体晶圆1053中的各种掺杂的区，用于蚀刻制程中以形成半导体晶圆1053中的各种蚀刻区，及/或用于其他合适制程中。
IC晶圆厂1050包含晶圆制造1052。IC晶圆厂1050为IC制造企业，其包含用于多种不同IC产品的制造的一或多个制造设施。在一些实施例中，IC晶圆厂1050为半导体铸造厂。举例而言，可存在用于多个IC产品的前端制造的一制造设施(前段制程(front-end-of-line；FEOL)制造)，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后段制程(back-end-of-line；BEOL)制造)，且第三制造设施可提供用于铸造厂企业的其他服务。
IC晶圆厂1050使用由光罩室1030制造的光罩1045来制造IC元件1060。因此，IC晶圆厂1050至少间接地使用IC设计布局图1022来制造IC元件1060。在一些实施例中，半导体晶圆1053是由IC晶圆厂1050使用光罩1045形成IC元件1060来制造。在一些实施例中，IC制造包含至少间接地基于IC设计布局图1022来执行一或多个微影曝露。半导体晶圆1053包含一硅基板或具有形成于其上的材料层的其他恰当基板。半导体晶圆1053进一步包含各种掺杂的区、介电特征、多级互连及类似者(在后续制造步骤形成)中的一或多者。
此外，实施前述实施例中的晶体管的各种电路或元件在本揭示内容的一些实施例的预期范畴内。
此外，在本文的一些实施例中，此些晶体管中的至少一者实施有至少一个金属氧化物半导体(metal oxide semiconductor；MOS)晶体管、至少一个双极接面晶体管(bipolar junction transistor；BJT)等或其组合。实施前述实施例中的晶体管的各种电路或元件在本揭示内容的一些实施例的预期范畴内。
在一些实施例中，揭露一种集成电路。集成电路包含晶体管、第一熔丝元件及第二熔丝元件。此晶体管形成于第一导电层中。此第一熔丝元件形成于设置于此第一导电层上方的第二导电层中。此第二熔丝元件形成于此第二导电层中且耦接至此第一熔丝元件。此晶体管经由此第一熔丝元件耦接至用于接收第一数据信号的第一数据线，且此晶体管经由此第二熔丝元件耦接至用于接收第二数据信号的第二数据线。
在一些实施例中，集成电路进一步包含熔丝导电区段。此熔丝导电区段形成于此第二导电层中。此熔丝导电区段邻接于此第一熔丝元件与此第二熔丝元件之间，且将此第一熔丝元件耦接至此第二熔丝元件。
在一些实施例中，集成电路进一步包含导电区段。此导电区段形成于设置于此第一导电层与此第二导电层之间的第三导电层中。此导电区段、此第一熔丝元件的部分及此晶体管的部分在布局图中重叠，且此第一熔丝元件经由此导电区段耦接至此晶体管。
在一些实施例中，此第一熔丝元件包含熔丝线及对熔丝区段。此对熔丝区段设置于此熔丝线的相对侧上。此对熔丝区段中的一者经由形成于此第二导电层中的熔丝导电区段耦接至此第二熔丝元件。
在一些实施例中，此第一熔丝元件包含第一熔丝线及一对第一熔丝区段。此对第一熔丝区段设置于此第一熔丝线的一端的相对侧上。此第二熔丝元件包含第二熔丝线及一对第二熔丝区段。此对第二熔丝区段设置于此第二熔丝线的一端的相对侧上。此对此些第一熔丝区段中的一者经由形成于此第二导电层中的熔丝导电区段耦接至此对第二熔丝元件中的一者。
在一些实施例中，耦接至此对第二熔丝元件中的一者的此对第一熔丝区段中的一者经由形成于设置于此第一导电层与此第二导电层之间的第三导电层中的导电区段进一步耦接至此晶体管。
在一些实施例中，揭露一种集成电路。此集成电路包含电子熔丝单元阵列。此电子熔丝单元阵列包含按多个行及多个列配置的多个电子熔丝单元。此些电子熔丝单元包含第一导电区段、第一晶体管及一对第一熔丝区段。此第一晶体管形成于第一导电层中。此对第一熔丝元件形成于设置于此第一导电层上方的第二导电层中。此对第一熔丝元件耦接在一起，且经由此第一导电区段耦接至此第一晶体管。此第一晶体管经由此对第一熔丝元件中的一者耦接至用于接收第一数据信号的第一数据线，且此第一晶体管经由此对第一熔丝元件中的另一者耦接至用于接收第二数据信号的第二数据线。
在一些实施例中，此些电子熔丝单元进一步包含第二晶体管、第一程序线及第二程序线。此第二晶体管形成于此第一导电层中且紧靠此第一晶体管设置。此第一程序线形成于设置于此第一导电层与此第二导电层之间的第三导电层中。此第一晶体管耦接至此第一程序线。此第二程序线形成于此第三导电层中且紧靠此第一程序线设置。此第二晶体管耦接至此第二程序线。在布局图中，此第一程序线及此第二程序线两者皆设置于此第一晶体管、此第二晶体管及此对第一熔丝元件中的所有者上方或下方。
在一些实施例中，集成电路进一步包含第三导电层。此第三导电层设置于此第一导电层与此第二导电层之间。此第一导电区段形成于此第三导电层中，且在布局图中，与此第一晶体管及此对第一熔丝元件中的一者部分重叠。
在一些实施例中，此对第一熔丝元件中的一者包含熔丝线、第一对熔丝区段及第二对熔丝区段。此第一对熔丝区段设置于此熔丝线的第一端的相对侧上。此第二对熔丝区段设置于此熔丝线的第二端的相对侧上。此第一端与此第二端彼此相对。在布局图中，此第一对熔丝区段中的一者与此第一导电区段重叠。在一布局图中，此第二对熔丝区段及此熔丝线的部分与此第一数据线重叠。
在一些实施例中，此对第一熔丝元件中的一者包含第一熔丝线及一对第一熔丝区段。此对第一熔丝区段设置于此第一熔丝线的一端的相对侧上。此对第一熔丝元件中的另一者包含第二熔丝线及一对第二熔丝区段。此对第二熔丝区段设置于此第二熔丝线的一端的相对侧上。此对第一熔丝区段中的一者经由形成于此第二导电层中的熔丝导电区段耦接至此对第二熔丝元件中的一者，且在布局图中，与此第一导电区段重叠。
在一些实施例中，集成电路进一步包含第一程序线及第二程序线。此第一程序线形成于设置于此第一导电层与此第二导电层之间的第三导电层中。此第一晶体管耦接至此第一程序线。此第二程序线形成于此第三导电层中且紧靠此第一程序线设置。在布局图中，此第一程序线及此第二程序线两者皆设置于此些电子熔丝单元上方或下方。此些电子熔丝单元进一步包含第二晶体管及一对第二熔丝区段。此第二晶体管形成于此第一导电层中且紧靠此第一晶体管设置。此第二晶体管耦接至此第二程序线。此对第二熔丝元件形成于此第二导电层中且由熔丝导电区段耦接在一起。在布局图中，此对第一熔丝元件设置于此对第二熔丝元件与此第二晶体管之间。此第二晶体管经由此对第二熔丝元件中的一者耦接至用于接收此第一数据信号的此第一数据线，且此第二晶体管经由此对第二熔丝元件中的另一者耦接至用于接收此第二数据信号的此第二数据线。
在一些实施例中，此些电子熔丝单元进一步包含第二导电区段。此第二导电区段紧靠此第一导电区段设置。此对第二熔丝元件经由此第二导电区段耦接至此第二晶体管。此第一导电区段及此第二导电区段形成于设置于此第二导电层与此第三导电层之间的第四导电层中。此第二导电区段与此第一导电区段具有不同长度。
在一些实施例中，集成电路进一步包含第三程序线及第四程序线。此第三程序线形成于此第三导电层中且远离此第一程序线及此第二程序线两者设置。此第四程序线形成于此第三导电层中且紧靠此第三程序线设置。在布局图中，此第三程序线及此第四程序线两者皆设置于此些电子熔丝单元上方或下方。此些电子熔丝单元进一步包含第三晶体管、第四晶体管、一对第三熔丝元件及一对第四熔丝元件。此第三晶体管形成于此第一导电层中。此第三晶体管耦接至此第三程序线。此第四晶体管形成于此第一导电层中且紧靠此第三晶体管设置。此第四晶体管耦接至此第四程序线。此对第三熔丝元件形成于此第二导电层中且耦接在一起。此对第二熔丝元件设置于此对第一熔丝元件与此对第三熔丝元件之间。此对第四熔丝元件形成于此第二导电层中且耦接在一起。此对第三熔丝元件设置于此对第二熔丝元件与此对第四熔丝元件之间。此第三晶体管经由此对第三熔丝元件中的一者耦接至用于接收此第一数据信号的此第一数据线，且此第二晶体管经由此对第二熔丝元件中的另一者耦接至用于接收此第二数据信号的此第二数据线。
在一些实施例中，揭露一种制造集成电路(integrated circuit；IC)的方法。此方法包含以下操作：在此集成电路中的第一导电层中形成第一熔丝元件；在此集成电路中的此第一导电层中形成耦接至此第一熔丝元件的第二熔丝元件；在此集成电路中的设置于此第一导电层下方的第二导电层中形成晶体管；及经由此第一熔丝元件将此晶体管耦接至用于接收第一数据电压的第一数据线，及经由此第二熔丝元件将此晶体管耦接至用于接收第二数据电压的第二数据线。
在一些实施例中，方法进一步包含以下操作：在此第一导电层中形成熔丝导电区段；及经由此熔丝导电区段将此第一熔丝元件耦接至此第二熔丝元件。
在一些实施例中，方法进一步包含以下操作：在设置于此第一导电层与此第二导电层之间的第三导电层中形成导电区段；及经由此导电区段将此第一熔丝元件耦接至此晶体管。
在一些实施例中，方法进一步包含以下操作：在此第二导电层中形成邻接于此第一熔丝元件与此第二熔丝元件之间的熔丝导电区段；在设置于此第一导电层与此第二导电层之间的第三导电层中形成导电区段；及经由此导电区段将此第一熔丝元件耦接至此晶体管。
在一些实施例中，形成此第一熔丝元件的操作进一步包含以下操作：形成熔丝线；形成设置于此熔丝线的相对侧上的一对熔丝区段；形成设置于此第二熔丝元件与此对熔丝区段中的一者之间的熔丝导电区段；及经由此对熔丝区段中的一者将此熔丝导电区段耦接至此第二熔丝元件。
在一些实施例中，方法进一步包含以下操作：在设置于此第一导电层与此第二导电层之间的第三导电层中形成耦接于此第一熔丝元件与此晶体管之间的导电区段。
前文概括了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示内容的一些实施例的态样。熟悉此项技术者应了解，其可易于将本揭示内容的一些实施例用作用于设计或修改其他处理程序及结构以用于实行相同目的及/或达成本文中介绍的实施例的相同优势的基础。熟悉此项技术者亦应认识到，这些等效构造不脱离本揭示内容的一些实施例的精神及范畴，且在不脱离本揭示内容的一些实施例的精神及范畴的情况下，其可进行各种改变、取代及更改。

Claims (10)

1.一种集成电路，其特征在于，包括：
一晶体管，形成于一第一导电层中；
一第一熔丝元件，形成于设置于该第一导电层上方的一第二导电层中；及
一第二熔丝元件，形成于该第二导电层中且耦接至该第一熔丝元件，
其中该晶体管经由该第一熔丝元件耦接至用于接收一第一数据信号的一第一数据线，且该晶体管经由该第二熔丝元件耦接至用于接收一第二数据信号的一第二数据线。
2.根据权利要求1所述的集成电路，其特征在于，进一步包括：
一熔丝导电区段，形成于该第二导电层中，
其中该熔丝导电区段邻接于该第一熔丝元件与该第二熔丝元件之间，且该熔丝导电区段将该第一熔丝元件耦接至该第二熔丝元件。
3.根据权利要求1所述的集成电路，其特征在于，进一步包括：
一导电区段，形成于设置于该第一导电层与该第二导电层之间的一第三导电层中，
其中该导电区段、该第一熔丝元件的部分及该晶体管的部分在一布局图中重叠，且该第一熔丝元件经由该导电区段耦接至该晶体管。
4.根据权利要求1所述的集成电路，其特征在于，该第一熔丝元件包括：
一熔丝线；及
一对熔丝区段，设置于该熔丝线的相对侧上，
其中该对熔丝区段中的一者经由形成于该第二导电层中的一熔丝导电区段耦接至该第二熔丝元件。
5.一种集成电路，其特征在于，包括：
一电子熔丝单元阵列，包括按多个行及多个列配置的多个电子熔丝单元，其中所述多个电子熔丝单元包括：
一第一导电区段；
一第一晶体管，形成于一第一导电层中；及
一对第一熔丝元件，形成于设置于该第一导电层上方的一第二导电层中，
其中该对第一熔丝元件耦接在一起，且经由该第一导电区段耦接至该第一晶体管，且
该第一晶体管经由该对第一熔丝元件中的一者耦接至用于接收一第一数据信号的一第一数据线，且该第一晶体管经由该对第一熔丝元件中的另一者耦接至用于接收一第二数据信号的一第二数据线。
6.根据权利要求5所述的集成电路，其特征在于，所述多个电子熔丝单元进一步包括：
一第二晶体管，形成于该第一导电层中且紧靠该第一晶体管设置；
一第一程序线，形成于设置于该第一导电层与该第二导电层之间的一第三导电层中，其中该第一晶体管耦接至该第一程序线；及
一第二程序线，形成于该第三导电层中且紧靠该第一程序线设置，其中该第二晶体管耦接至该第二程序线，
其中在一布局图中，该第一程序线及该第二程序线两者皆设置于该第一晶体管、该第二晶体管及该对第一熔丝元件中的所有者上方或下方。
7.根据权利要求5所述的集成电路，其特征在于，该对第一熔丝元件中的一者包括：
一第一熔丝线；及
一对第一熔丝区段，设置于该第一熔丝线的一端的相对侧上，
其中该对第一熔丝元件中的另一者包括：
一第二熔丝线；及
一对第二熔丝区段，设置于该第二熔丝线的一端的相对侧上，
其中该对第一熔丝区段中的一者经由形成于该第二导电层中的一熔丝导电区段耦接至该对第二熔丝元件中的一者，且在一布局图中，该对第一熔丝区段中的该一者与该第一导电区段重叠。
8.根据权利要求5所述的集成电路，其特征在于，进一步包括：
一第一程序线，形成于设置于该第一导电层与该第二导电层之间的一第三导电层中，其中该第一晶体管耦接至该第一程序线；及
一第二程序线，形成于该第三导电层中且紧靠该第一程序线设置，其中在一布局图中，该第一程序线及该第二程序线两者皆设置于所述多个电子熔丝单元上方或下方，
其中所述多个电子熔丝单元进一步包括：
一第二晶体管，其形成于该第一导电层中且紧靠该第一晶体管设置，其中该第二晶体管耦接至该第二程序线；及
一对第二熔丝元件，形成于该第二导电层中且由一熔丝导电区段耦接在一起，其中在一布局图中，该对第一熔丝元件设置于该对第二熔丝元件与该第二晶体管之间，
其中该第二晶体管经由该对第二熔丝元件中的一者耦接至用于接收该第一数据信号的该第一数据线，且该第二晶体管经由该对第二熔丝元件中的另一者耦接至用于接收该第二数据信号的该第二数据线。
9.一种制造集成电路的方法，其特征在于，包括以下步骤：
在一集成电路中的一第一导电层中形成一第一熔丝元件；
在该集成电路中的该第一导电层中形成耦接至该第一熔丝元件的一第二熔丝元件；
在该集成电路中的设置于该第一导电层下方的一第二导电层中形成一晶体管；及
经由该第一熔丝元件将该晶体管耦接至用于接收一第一数据电压的一第一数据线，及经由该第二熔丝元件将该晶体管耦接至用于接收一第二数据电压的一第二数据线。
10.根据权利要求9所述的方法，其特征在于，形成该第一熔丝元件的步骤包括以下步骤：
形成一熔丝线；
形成设置于该熔丝线的相对侧上的一对熔丝区段；
形成设置于该第二熔丝元件与该对熔丝区段中的一者之间的一熔丝导电区段；及
经由该对熔丝区段中的一者将该熔丝导电区段耦接至该第二熔丝元件。
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764536B2 (en) * 2007-08-07 2010-07-27 Grandis, Inc. Method and system for providing a sense amplifier and drive circuit for spin transfer torque magnetic random access memory
US10153288B2 (en) * 2016-05-31 2018-12-11 Taiwan Semiconductor Manufacturing Company Limited Double metal layout for memory cells of a non-volatile memory
US10163783B1 (en) * 2018-03-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Reduced area efuse cell structure
WO2021016237A1 (en) * 2019-07-22 2021-01-28 Weebit Nano Ltd. A configuration and method of operation of a one-transistor two-resistors (1t2r) resistive memory (reram)
US10811092B1 (en) * 2019-08-16 2020-10-20 Winbond Electronics Corp. RRAM with plurality of 1TnR structures
US11004509B1 (en) * 2019-11-08 2021-05-11 Globalfoundries U.S. Inc. Circuit structure and memory circuit with resistive memory elements, and related methods
US11729997B2 (en) * 2020-06-29 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture

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