KR102254358B1 - 집적 회로 레이아웃, 구조물, 시스템, 및 방법들 - Google Patents

집적 회로 레이아웃, 구조물, 시스템, 및 방법들 Download PDF

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Abstract

집적 회로(IC) 레이아웃 다이어그램을 생성하는 방법은, 제1 안티 퓨즈 구조물 및 제2 안티 퓨즈 구조물의 위치들을 정의하도록 활성 영역을 제1 게이트 영역 및 제2 게이트 영역과 교차시키는 단계와, 제1 도전성 영역과 제1 게이트 영역 사이의 전기적 접속의 위치를 정의하도록 제1 게이트 영역을 제1 도전성 영역으로 오버라잉하는 단계와, 제2 도전성 영역과 제2 게이트 영역 사이의 전기적 접속의 위치를 정의하도록 제2 게이트 영역을 제2 도전성 영역으로 오버라잉하는 단계를 포함한다. 제1 도전성 영역 및 제2 도전성 영역은 제1 게이트 영역 및 제2 게이트 영역이 연장되는 방향에 수직인 방향을 따라 정렬되고, 활성 영역을 제1 게이트 영역과 교차시키는 것, 활성 영역을 제2 게이트 영역과 교차시키는 것, 제1 게이트 영역을 오버라잉하는 것, 또는 제2 게이트 영역을 오버라잉하는 것 중 적어도 하나가 컴퓨터의 프로세서에 의해 실행된다.

Description

집적 회로 레이아웃, 구조물, 시스템, 및 방법들{INTEGRATED CIRCUIT LAYOUT, STRUCTURE, SYSTEM, AND METHODS}
본 발명은 집적 회로 레이아웃, 구조물, 시스템, 및 방법들에 관한 것이다.
집적 회로(integrated circuit, IC)는 때때로 IC의 전원이 꺼져 있을 때 데이터가 손실되지 않는 비휘발성 메모리(non-volatile memory, "NVM")를 제공하기 위해 1 회성 프로그램 가능한(one-time-programmable, "OTP") 메모리 소자들을 포함한다. 비휘발성 메모리(NVM)의 한가지 유형은 다른 회로 소자들에 접속된 유전체 재료(산화물 등)의 층을 사용함으로써 IC 내부에 통합된 안티 퓨즈 비트(anti-fuse bit)를 포함한다. 안티 퓨즈 비트를 프로그램하기 위해, 유전체 재료를 지속 가능하게 변경(예를 들어, 파손(break down))하기 위해 유전체 재료 층의 양단에 프로그래밍 전계가 인가됨으로써, 유전체 재료 층의 저항을 감소시킨다. 일반적으로, 안티 퓨즈 비트의 상태를 결정하기 위해, 유전체 재료 층의 양단에 판독 전압이 인가되고 그 결과 전류가 판독된다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1a는 일부 실시예들에 따른 안티 퓨즈 셀(anti-fuse cell)의 도면이다.
도 1b는 일부 실시예들에 따른 안티 퓨즈 셀의 일 부분의 개략도이다.
도 1c 내지 도 1e는 일부 실시예들에 따른 안티 퓨즈 셀 어레이의 도면들이다.
도 1f 내지 도 1h는 일부 실시예들에 따른 안티 퓨즈 셀 어레이의 부분들의 개략도들이다.
도 2는 일부 실시예들에 따라 IC 레이아웃 다이어그램(layout diagram)을 생성하는 방법의 흐름도이다.
도 3a 내지 도 3d는 일부 실시예들에 따른 안티 퓨즈 어레이들(anti-fuse arrays)의 도면들이다.
도 4는 일부 실시예들에 따라 IC 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 5a 내지 도 5c는 일부 실시예들에 따른 IC 디바이스의 도면들이다.
도 6은 일부 실시예들에 따라 안티 퓨즈 셀에 대한 판독 동작을 수행하는 방법의 흐름도이다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(electronic design automation, EDA) 시스템의 블록도이다.
도 8은 일부 실시예들에 따른 IC 제조 시스템, 및 그와 관련된 IC 제조 흐름의 블록도이다.
다음의 개시는 제공된 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 컴포넌트들(components), 값들, 동작들, 재료들, 배치들(arrangements) 등의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 기타의 컴포넌트들, 값들, 동작들, 재료들, 배치들 등도 고려된다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 이거나 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
다양한 실시예들에서, IC 레이아웃들과 안티 퓨즈 구조물들 및 IC 레이아웃들로 제조된 어레이들은 안티 퓨즈 구조물들을 포함하는 인접한 활성 영역들 사이의 거리보다 짧은 각각의 안티 퓨즈 구조물과 가장 가까운 전기 접속 사이의 게이트 구조물 세그먼트를 포함한다. 인접한 활성 영역들 사이의 거리보다 긴 게이트 구조물 세그먼트들을 포함하는 접근법들과 비교해서, 판독 동작들에서의 전류들은 각각의 안티 퓨즈 구조물에 접속된 게이트 구조물 세그먼트의 균일하게 낮은 저항에 기초하여 증가되고 더욱 균일하게 된다.
도 1a는 일부 실시예들에 따른 안티 퓨즈 셀(A1)의 도면이다. 도 1a는 안티 퓨즈 셀(A1), X 방향, 이 X 방향에 수직인 Y 방향, X 방향으로 연장되는 비트 라인(BL1), 및 Y 방향으로 연장되는 게이트 영역들(P1 내지 P10)의 IC 레이아웃 다이어그램의 평면도를 도시한다.
다양한 실시예들에서, 안티 퓨즈 셀(A1)은 독립형 셀, 예를 들어 셀 라이브러리에 저장된 표준 셀이거나, 도 1a에 도시된 것 이외의 피처들을 포함하는 표준 셀 또는 다른 회로와 같은 더 큰 IC 레이아웃 다이어그램의 일 부분이다. 일부 실시예들에서, 안티 퓨즈 셀(A1)은 안티 퓨즈 셀 어레이, 예를 들어 도 1c 및 도 1d와 관련하여 이하에서 설명되는 안티 퓨즈 셀 어레이(100)에 포함된다.
다양한 실시예들에서, 안티 퓨즈 셀(A1)을 오버라잉(overlying)하는 비트 라인(BL1)의 부분은 안티 퓨즈 셀(A1)의 IC 레이아웃 다이어그램에 포함되거나 포함되지 않으며, 안티 퓨즈 셀(A1)을 오버라잉하는 게이트 영역들(P1 내지 P10)의 일부 또는 전체의 부분들은 안티 퓨즈 셀(A1)의 IC 레이아웃 다이어그램에 포함되거나 포함되지 않는다.
안티 퓨즈 셀(A1)은 활성 영역들(AA0, AA1, AA2)과 도전성 영역들(Z0, Z1, Z2)을 포함한다. 활성 영역들(AA0, AA1, AA2)은 X 방향으로 연장되고 Y 방향으로 서로 정렬된다. 도전성 영역들(Z0, Z1)은 X 방향으로 연장되고 X 방향으로 서로 정렬되며, 인접한 활성 영역들(AA0, AA1) 사이에 배치된다. 도전성 영역(Z2)은 X 방향으로 연장되고 인접한 활성 영역들(AA1, AA2) 사이에 배치된다.
각각의 활성 영역(AA0, AA1, AA2)은 활성 영역을 정의하는 부분으로서 제조 공정에 포함되는 IC 레이아웃 다이어그램 내의 영역이며, 하나 이상의 IC 디바이스 피처, 예를 들어 소스/드레인 영역이 형성되는 반도체 기판에서 산화물 확산 또는 산화물 정의(OD)라고도 지칭된다. 다양한 실시예들에서, 활성 영역은 평면 트랜지스터 또는 fin형 전계 효과 트랜지스터(FinFET)의 n-형 활성 영역 또는 p-형 활성 영역이다. 일부 실시예들에서, 활성 영역(AA1)은 도 5a와 관련하여 이하에서 설명되는 활성 영역(5AA1)을 정의하는 분부으로서 제조 공정에 포함된다.
각각의 게이트 영역(P1 내지 P10)은 도전성 재료이거나 유전체 재료 중 적어도 하나를 포함하는 IC 디바이스의 게이트 구조물을 정의하는 부분으로서 제조 공정에 포함되는 IC 레이아웃 다이어그램의 영역이다. 다양한 실시예들에서, 게이트 영역들(P1 내지 P10)에 대응하는 하나 이상의 게이트 구조물은 적어도 하나의 유전체 재료를 오버라잉하는 적어도 하나의 도전성 재료를 포함한다. 일부 실시예들에서, 게이트 영역들(P4 내지 P7)은 도 5a 내지 도 5c와 관련하여 이하에서 설명되는 각각의 게이트 구조물들(5P4 내지 5P7)을 정의하는 부분으로서 제조 공정에 포함된다.
도 1a에 도시된 실시예에서, 각각의 게이트 영역(P4 내지 P7)은 각각의 활성 영역(AA0, AA1, AA2)을 오버라잉한다. 다양한 실시예들에서, 하나 이상의 게이트 영역(P4 내지 P7)은 하나 이상의 활성 영역(AA0, AA1, AA2)을 오버라잉하지 않거나, 게이트 영역들(P4 내지 P7) 이외에 하나 이상의 게이트 영역(도시되지 않음)은 하나 이상의 활성 영역(AA0, AA1, AA2)을 오버라잉한다.
도 1a에 도시된 실시예에서, 각각의 게이트 영역(P1 내지 P3 및 P8 내지 P10)은 활성 영역들(AA0, AA1, AA2) 중 임의의 활성 영역을 오버라잉하지 않는다. 다양한 실시예들에서, 하나 이상의 게이트 영역(P1 내지 P3 또는 P8 내지 P10)은 하나 이상의 활성 영역(AA0, AA1, AA2)을 오버라잉한다. 다양한 실시예들에서, 안티 퓨즈 셀(A1)은 게이트 영역들(P1 내지 P10) 이외에 하나 이상의 게이트 영역(도시되지 않음)을 포함하고, 및/또는 안티 퓨즈 셀(A1)은 하나 이상의 게이트 영역(P1 내지 P3 또는 P8 내지 P10)을 포함하지 않는다.
각각의 도전성 영역(Z0, Z1, Z2) 및 비트 라인(BL1)은 IC 디바이스에서 하나 이상의 도전 층의 하나 이상의 세그먼트를 정의하는 부분으로서 제조 공정에 포함되는 IC 레이아웃 다이어그램의 영역이다. 다양한 실시예들에서, 하나 이상의 도전성 영역(Z0, Z1, Z2) 또는 비트 라인(BL1)은 IC 디바이스에서 동일하거나 상이한 도전 층들의 하나 이상의 세그먼트에 대응한다. 다양한 실시예들에서, 하나 이상의 도전성 영역(Z0, Z1, Z2) 또는 비트 라인(BL1)은 IC 디바이스 내의 금속 제로(metal zero), 금속 1(metal one), 또는 더 높은 금속층 중 하나 이상에 대응한다. 일부 실시예들에서, 도전성 영역들(Z0 및 Z1) 및 비트 라인(BL1)은 도 5a 내지 도 5c와 관련하여 각각 후술하는 도전성 세그먼트들(5Z0 및 5Z1) 및 비트 라인(5BL)을 정의하는 부분으로서 제조 공정에 포함된다.
도전성 영역(Z0)은 각각의 게이트 영역(P2 내지 P4)을 오버라잉하고, 도전성 영역(V0)은 도전성 영역(Z0)이 게이트 영역(P4)을 오버라잉하는 위치에 배치된다. 도전성 영역(Z1)은 각각의 게이트 영역(P7 내지 P9)을 오버라잉하고, 도전성 영역(V1)은 도전성 영역(Z1)이 게이트 영역(P7)을 오버라잉하는 위치에 배치된다. 도전성 영역(Z2)은 각각의 게이트 영역(P4 내지 P7)을 오버라잉하고, 도전성 영역(V2)는 도전성 영역(Z2)이 게이트 영역(P6)을 오버라잉하는 위치에 배치된다.
각각의 도전성 영역(V0, V1, V2)은 각각의 도전성 영역(Z0, Z1, Z2)에 대응하는 하나 이상의 도전층 세그먼트와 각각의 게이트 영역(P4, P7, P6)에 대응하는 게이트 구조물 사이의 전기적 접속을 형성하도록 구성된 IC 디바이스 내의 하나 이상의 도전 층의 하나 이상의 세그먼트를 정의하는 부분으로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 각각의 도전성 영역(V0, V1, V2)에 기초하여 형성된 하나 이상의 도전층 세그먼트는 예를 들어 IC 디바이스의 금속 제로층과 같은 그 위에 있는 금속층 내의 대응하는 게이트 구조물과 대응하는 세그먼트 사이의 비아(via)를 포함한다. 일부 실시예들에서, 도전성 영역들(V0, V1)은 도 5a 및 도 5c와 관련하여 이하에서 설명되는 각각의 비아들(5V0, 5V1)을 정의하는 부분으로서 제조 공정에 포함된다.
도전성 영역들(Z0, Z1)은 X 방향으로 거리 D1만큼 분리되어 있다. 거리 D1은 도전성 영역들(Z0, Z1)을 포함하는 도전 층에 대한 하나 이상의 설계 규칙에 기초하여 미리 결정된 거리 이상인 값을 갖는다. 다양한 실시예들에서, 미리 결정된 거리는 금속층, 예를 들어 금속 제로층에 대한 최소 간격 규칙 또는 도전성 영역들(Z0, Z1) 사이의 회로 설계 기반의 전압 차에 대한 최소 간격 규칙의 하나 또는 조합에 기초한다. 비제한적인 예시에서, 회로 설계 기반의 전압 차에 대한 최소 간격 규칙은 2개의 도전체들 중 하나가 전원 전압 레벨을 전달할 수 있도록 구성된 2개의 도전체들 사이의 최소 거리이고, 2개의 도전체들 중 다른 하나는 기준 또는 접지 전압 레벨을 전달할 수 있다.
비트 라인(BL1)은 활성 영역(AA1)을 오버라잉하고, 도전성 영역(C1)은 게이트 영역들(P5, P6) 사이의 활성 영역(AA1) 위에 배치된다. 도전성 영역(C1)은 비트 라인(BL1)에 기초한 하나 이상의 세그먼트와 활성 영역(AA1)에 기초한 활성 영역 사이에 전기 접속을 형성하도록 구성된 IC 디바이스에서 하나 이상의 도전 층의 하나 이상의 세그먼트를 정의하는 부분으로서 제조 공정에 포함된 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 도전성 영역(C1)에 기초하여 형성된 하나 이상의 도전 층 세그먼트는 활성 영역(AA1)에 기초한 활성 영역과 IC 디바이스의 그 위에 있는 금속층, 예를 들어 금속 제로 층의 비트 라인(BL1)에 기초한 하나 이상의 세그먼트들 사이에 접촉부를 포함한다. 일부 실시예들에서, 도전성 영역(C1)은 도 5a 및 도 5b와 관련하여 이하에서 설명하는 접촉부(5C1)를 정의하는 부분으로서 제조 공정에 포함된다.
전술한 구성에 의해, 안티 퓨즈 셀(A1)에 기초하여 제조된 IC 디바이스는 활성 영역(AA1)에 기초하여 활성 영역 내에 배치된 안티 퓨즈 비트들(B1, B5)을 포함한다. 안티 퓨즈 비트(B1)는 안티 퓨즈 구조물(B1P)과 트랜지스터(B1R)를 포함하고, 안티 퓨즈 비트(B5)는 안티 퓨즈 구조물(B5P)과 트랜지스터(B5R)를 포함한다.
다양한 실시예들에서, 안티 퓨즈 셀(A1)은 안티 퓨즈 셀(A1)에 인접한 하나 이상의 셀, 예를 들어 도 1c와 관련하여 이하에서 설명되는 안티 퓨즈 셀(A2)의 하나 이상의 활성 영역과 결합하여, 활성 영역들(AA0, AA2) 중 하나 또는 양쪽 모두가 안티 퓨즈 비트들(B1, B5) 이외에 하나 이상의 안티 퓨즈 비트(도 1a에 라벨링되지 않음)를 포함하도록 구성된다.
안티 퓨즈 구조물(B1P)은 게이트 영역(P4)이 활성 영역(AA1)과 교차하는(intersect) 위치에 형성되고, 활성 영역(AA1)을 오버라잉하는 게이트 영역(P4)의 부분, 음의 X 방향으로 게이트 영역(P4)에 인접한 활성 영역(AA1)의 제1 부분, 및 X 방향으로 게이트 영역(P4)으로부터 게이트 영역(P5)까지 연장되는 활성 영역(AA1)의 제2 부분을 기반으로 한다. 일부 실시예들에서, 게이트 영역(P4)은 활성 영역(AA1)의 좌측 에지를 따라 활성 영역(AA1)을 오버라잉하며, 안티 퓨즈 구조물(B1P)은 음의 X 방향으로 게이트 영역(P4)에 인접한 활성 영역(AA1)에 대응하는 활성 영역 부분을 포함하지 않는다.
게이트 영역(P4)에 대응하고 활성 영역(AA1)에 대응하는 활성 영역을 오버라잉하는 게이트 구조물의 적어도 일 부분은 동작시에 유전체 층의 양단에 충분히 큰 전계가 유전체 재료를 지속 가능하게 변경시키도록 구성된 하나 이상의 유전체 재료의 층을 포함함으로써, 전계의 인가 전의 레벨로부터 유전체 층의 저항을 현저히 감소시킨다. 유전체 재료를 지속 가능하게 변경시키는 것은 일부 실시예들에서 유전체 재료를 파손하는 것으로도 지칭된다.
안티 퓨즈 구조물(B1P)이 음의 X 방향으로 게이트 영역(P4)에 인접한 활성 영역(AA1)에 대응하는 활성 영역 부분을 포함하는 일부 실시예들에서, 안티 퓨즈 구조물(B1P)은 프로그래밍 트랜지스터로 지칭된다. 일부 실시예들에서, 예를 들어 안티 퓨즈 구조물(B1P)이 음의 X 방향으로 게이트 영역(P4)에 인접한 활성 영역(AA1)에 대응하는 활성 영역 부분을 포함하지 않는 실시예들에서, 안티 퓨즈 구조물(B1P)은 프로그래밍 커패시터로 지칭된다.
트랜지스터(B1R)는 게이트 영역(P5)이 활성 영역(AA1)과 교차하는 위치에 형성되고, 활성 영역(AA1)을 오버라잉하는 게이트 영역(P5)의 부분, 게이트 영역(P4)으로부터 게이트 영역(P5)까지 연장되는 활성 영역(AA1)의 제2 부분, 및 X 방향으로 게이트 영역(P5)으로부터 게이트 영역(P6)까지 연장되는 활성 영역(AA1)의 제3 부분을 기반으로 한다.
트랜지스터(B1R)는 게이트 영역들(P4, P5) 사이의 활성 영역(AA1)에 대응하는 활성 영역 부분을 통해 안티 퓨즈 구조물(B1P)과 전기적으로 접속되고, 도전성 영역(C1)에 대응하는 하나 이상의 도전성 세그먼트와 직렬인 게이트 영역들(P5, P6) 사이의 활성 영역(AA1)에 대응하는 활성 영역 부분을 통해 비트 라인(BL1)에 대응하는 하나 이상의 세그먼트와 전기적으로 접속된다.
따라서, 게이트 영역(P5)에 대응하는 게이트 구조물은 트랜지스터(B1R)의 게이트로서 구성되고, 신호 WLR0에 응답한다. 따라서, 게이트 영역(P4)에 대응하는 게이트 구조물은 안티 퓨즈 구조물(B1P)의 단자로서 구성되고, 신호 WLP0에 응답한다.
안티 퓨즈 비트(B5)의 안티 퓨즈 구조물(B5P)과 트랜지스터(B5R)는 게이트 영역들(P7, P6)이 활성 영역(AA1)과 교차하는 각각의 위치들에 형성되고, 게이트 영역(P6)에 대응하는 게이트 구조물이 신호 WLR1에 응답하여 트랜지스터(B5R)의 게이트로서 구성되고 게이트 영역(P7)에 대응하는 게이트 구조물이 신호 WLP1에 응답하여 안티 퓨즈 구조물(B5P)의 단자로서 구성되도록 안티 퓨즈 비트(B1)에 대해 전술한 방식으로 구성된다.
도전성 영역(V0)과 안티 퓨즈 비트(B1) 사이의 게이트 영역(P4)에 대응하는 게이트 구조물 부분 및 도전성 영역(V1)과 안티 퓨즈 비트(B5) 사이의 게이트 영역(P7) 대응하는 게이트 구조물 부분 각각은 길이 L을 갖는다. 인접한 활성 영역들(AA0, AA1)은 거리 AAL만큼 분리되어 있다. 도전성 영역들(V0, V1)은 인접한 활성 영역들(AA0, AA1) 사이에 배치되어 있기 때문에, 길이 L은 거리 AAL보다 짧다.
도 1b는 일부 실시예들에 따른 안티 퓨즈 비트들(B1, B5)에 대응하는 안티 퓨즈 셀(A1)의 부분의 개략도이다. 도 1b에 도시된 바와 같이, 비트 라인(BL1)은 게이트 영역들(P5, P6) 사이의 활성 영역(AA1)에 대응하는 활성 영역 부분의 트랜지스터들(B1R, B5R) 각각의 제1 소스/드레인 단자들과 전기적으로 접속된다. 트랜지스터(B1R)의 제2 소스/드레인 단자는 게이트 영역들(P4, P5) 사이의 활성 영역(AA1)에 대응하는 활성 영역 부분에서 안티 퓨즈 구조물(B1P)의 소스/드레인 단자와 전기적으로 접속되고, 트랜지스터(B5R)의 제2 소스/드레인 단자는 게이트 영역들(P6, P7) 사이의 활성 영역(AA1)에 대응하는 활성 영역 부분에서 안티 퓨즈 구조물(B5P)의 소스/드레인 단자와 전기적으로 접속된다.
도전성 영역(V0)과 안티 퓨즈 비트(B1) 사이의 게이트 영역(P4)에 대응하는 게이트 구조물 부분은 저항기(RP0)로 표시되고, 도전성 영역(V1)과 안티 퓨즈 비트(B5) 사이의 게이트 영역(P7)에 대응하는 게이트 구조물 부분은 저항기(RP1)로 표시된다.
안티 퓨즈 비트(B1)에 대한 프로그래밍 및 판독 동작들에서, 신호 WLP0은 저항기(RP0)를 통해 안티 퓨즈 구조물(B1P)에 인가되고, 트랜지스터(B1R)는 게이트 영역(P5)에 대응하는 게이트 구조물을 통해 인가된 신호 WLR0에 응답하여 턴온되고, 기준 전압은 비트 라인(BL1)에 인가된다. 안티 퓨즈 비트(B5)에 대한 프로그래밍 및 판독 동작들에서, 신호 WLP1은 저항기(RP1)를 통해 안티 퓨즈 구조물(B5P)에 인가되고, 트랜지스터(B5R)는 게이트 영역(P6)에 대응하는 게이트 구조물을 통해 인가된 신호 WLR1에 응답하여 스위치 온되고, 기준 전압 레벨은 비트 라인(BL1)에 인가된다.
안티 퓨즈 비트들(B1, B5) 중 하나의 프로그래밍 및 판독 동작들에서, 전류 IBL은 비트 라인(BL1)으로 흐른다. 전류 IBL의 크기들 및 극성들은 비트 라인(BL1)에 인가된 기준 전압에 대한 신호들 WLP0 및 WLP1의 크기들 및 극성들, 및 일련의 저항기(RP0), 안티 퓨즈 구조물(B1P) 및 트랜지스터(B1R)에 의해서, 또는 일련의 저항기(RP1), 안티 퓨즈 구조물(B5P) 및 트랜지스터(B5R)에 의해서 중 어느 하나에 의해 제공되는 경로 저항 값들에 의존한다.
도 1b에 도시된 실시예에서, 안티 퓨즈 구조물들(B1P, B5P) 및 트랜지스터들(B1R, B5R)은 NMOS 디바이스들이고, 그것에 의해 트랜지스터들(B1R, B5R)은 기준 전압 레벨에 대하여 충분히 큰 양의 값을 갖는 각각의 신호 WLR0 또는 WLR1에 응답하여 스위치 온되도록 구성된다. 일부 실시예들에서, 안티 퓨즈 구조물들(B1P, B5P) 및 트랜지스터들(B1R, B5R)은 PMOS 디바이스들이고, 그에 따라서 트랜지스터들(B1R, B5R)은 기준 전압 레벨에 대하여 충분히 큰 음의 값을 갖는 각각의 신호 WLR0 또는 WLR1에 응답하여 스위치 온되도록 구성된다.
프로그래밍 동작에서, 신호 WLP0 또는 WLP1은 프로그래밍 전압 레벨과 기준 전압 레벨 간의 차이가 유전체 재료를 지속 가능하게 변경시키기에 충분히 큰 대응하는 안티 퓨즈 구조물(B1P, B5P)의 유전체 층의 양단에 전계를 생성하도록 프로그래밍 전압 레벨을 가지며, 그 결과 낮아진 저항은 도 1b에서 각각의 저항기(RB1, RB5)로서 표시된다.
판독 동작에서, 신호 WLP0 또는 WLP1은 판독 전압 레벨과 기준 전압 레벨 사이의 차이가 대응하는 안티 퓨즈 구조물(B1P 또는 B5P)의 유전체 재료를 지속 가능하게 변경시키지 않도록 충분히 작고 감지 증폭기(도시되지 않음)에 의해 감지될 수 있는 크기를 갖는 전류 IBL을 생성하기에 충분히 큰 전계를 생성하도록 판독 전압 레벨을 가지며, 그에 따라 대응하는 안티 퓨즈 구조물(B1P 또는 B5P)의 프로그램된 상태를 결정하는데 사용된다.
다양한 실시예들에서, 프로그래밍 또는 판독 전압 레벨들 중 하나 또는 양쪽 모두는 기준 전압 레벨에 대해 양의 값이거나 기준 전압 레벨에 대해 음의 값이다.
전술한 구성에 의해, 동작시, 신호 WLR1은 도전성 영역들(Z2 및 V2)에 대응하는 도전성 세그먼트들 및 게이트 영역(P6)에 대응하는 게이트 구조물을 통해 트랜지스터(B5R)에 제공되고, 신호 WLR0은 게이트 영역(P5)에 대응하는 게이트 구조물 및 도 1c와 관련하여 후술되는 안티 퓨즈 셀(A2)과 같은 인접한 셀의 피처들에 대응하는 도전성 세그먼트들을 통해 트랜지스터(B1R)에 제공된다.
도 1a에 도시된 실시예에서, 안티 퓨즈 비트들(B1, B5)은 활성 영역(AA1) 및 전술한 바와 같이 구성된 안티 퓨즈 셀(A1)의 다른 피처들에 기초하여 형성된다. 다양한 실시예들에서, 안티 퓨즈 셀(A1)은 전술한 프로그래밍 및 판독 동작들에 의해 프로그램되고 판독될 수 있도록 달리 구성되는 활성 영역(AA1)에 기초하여 형성된 안티 퓨즈 비트들(B1, B5)을 포함한다.
도 1a에 도시된 실시예에서, 안티 퓨즈 셀(A1)은 도전성 영역(Z2)이 게이트 영역(P6)을 오버라잉하는 위치에 배치된 도전성 영역(V2)을 포함한다. 일부 실시예들에서, 안티 퓨즈 셀(A1)은 도전성 영역(Z2)이 게이트 영역(P5)을 오버라잉하는 위치에 배치된 도전성 영역(V2)을 포함하고, 이것에 의해 안티 퓨즈 셀(A1)은 Y 방향으로 연장되는 축을 중심으로 180도 회전하는 것에 대응하는 구성을 가지며, 도 1c와 관련하여 후술되는 안티 퓨즈 셀(A2)의 셀에 대응한다.
도 1a에 도시된 실시예에서, 안티 퓨즈 셀(A1)은 Y 방향을 따라 활성 영역들(AA2, AA1) 사이에 배치된 도전성 영역들(Z2, V2)과, Y 방향을 따라 활성 영역들(AA1, AA0) 사이에 배치된 도전성 영역들(Z0, V0, Z1, V1)을 포함한다.
일부 실시예들에서, 안티 퓨즈 셀(A1)은 Y 방향을 따라 활성 영역들(AA2, AA1) 사이에 배치된 도전성 영역들(Z0, V0, Z1, V1)과, Y 방향을 따라 활성 영역들(AA1, AA0) 사이에 배치된 도전성 영역들(Z2, V2), 및 도전성 영역(Z2)이 게이트 영역(P6)을 오버라잉하는 위치에 배치된 도전성 영역(V2)을 포함하고, 그에 따라서 안티 퓨즈 셀(A1)은 X 방향으로 연장되는 축을 중심으로 180도 회전하는 것에 대응하는 구성을 가지며, 도 1c와 관련하여 후술되는 안티 퓨즈 셀(A3)의 셀에 대응한다.
일부 실시예들에서, 안티 퓨즈 셀(A1)은 Y 방향을 따라 활성 영역들(AA2, AA1) 사이에 배치된 도전성 영역들(Z0, V0, Z1, V1)과, Y 방향을 따라 활성 영역들(AA1, AA0) 사이에 배치된 도전성 영역들(Z2, V2), 및 도전성 영역(Z2)이 게이트 영역(P5)을 오버라잉하는 위치에 배치된 도전성 영역(V2)을 포함하고, 그에 따라서 안티 퓨즈 셀(A1)은 X 방향으로 연장되는 축을 중심으로 180도 회전하고 Y 방향으로 연장되는 축을 중심으로 180도 회전하는 것에 대응하는 구성을 가지며, 도 1c와 관련하여 후술되는 안티 퓨즈 셀(A4)의 셀에 대응한다.
전술한 각각의 구성들에 의해, 안티 퓨즈 비트(B1)의 프로그래밍 및 판독 전류 경로는 길이 L을 갖는 게이트 영역(P4)에 대응하는 게이트 구조물의 부분을 포함하고, 안티 퓨즈 비트(B5)의 프로그래밍 및 판독 전류 경로는 길이 L을 갖는 게이트 영역(P7)에 대응하는 게이트 구조물의 부분을 포함한다.
따라서, 도전성 영역들(V0, V1) 및 활성 영역(AA1)은 인접한 활성 영역들 사이의 거리보다 짧고 활성 영역(AA1)에 대응하는 활성 영역에 부가하여 활성 영역들을 오버라잉하지 않는 안티 퓨즈 비트들(B1, B5)의 프로그래밍 및 판독 전류 경로들의 게이트 구조물 부분들을 정의한다. 따라서, 안티 퓨즈 비트들(B1, B5)의 프로그래밍 및 판독 전류 경로들은 대응하는 안티 퓨즈 비트를 포함하는 활성 영역에 부가하여 적어도 하나의 게이트 구조물 부분이 하나 이상의 활성 영역을 오버라잉하는 접근법에서 프로그래밍 및 판독 전류 경로들보다 짧고, 그것에 의해 저항성은 낮다.
이러한 다른 접근법에서 프로그래밍 및 판독 전류 경로들보다 저항성이 낮기 때문에, 안티 퓨즈 비트들(B1, B5)의 프로그래밍 및 판독 전류 경로들은 전체 기생 경로 저항을 감소시킴으로써, 다른 접근 방식에 비해 프로그래밍 및 판독 동작들의 신뢰성을 향상시킨다.
또한, 안티 퓨즈 비트들(B1, B5)의 판독 전류 경로들의 게이트 구조물 부분들은 동일한 길이 L을 갖기 때문에, 안티 퓨즈 비트들(B1, B5)에 대한 판독 전류 경로 저항 값들은 안티 퓨즈 비트들의 판독 전류 경로들의 게이트 구조물 부분들이 현저하게 상이한 길이를 갖는 접근법에 비해 낮은 변동성을 갖는다. 따라서, 주어진 판독 전압 레벨에 대해, 안티 퓨즈 비트들(B1, B5)에 대한 판독 동작에 대한 판독 전류 값들은 안티 퓨즈 비트들의 판독 전류 경로들의 게이트 구조물 부분들이 현저하게 상이한 길이들을 갖는 접근법에 비해 낮은 변동성을 갖는다.
도 1c 및 도 1d는 일부 실시예들에 따른 안티 퓨즈 셀 어레이(100)의 도면들이다. 도 1c 및 도 1d는 도 1a와 관련하여 위에서 각각 설명된 바와 같이 안티 퓨즈 셀(A1)과 X 및 Y 방향에 기초한 안티 퓨즈 셀 어레이(100)의 IC 레이아웃 다이어그램의 상이한 부분들의 평면도들을 도시한다.
도 1a와 관련하여 전술한 안티 퓨즈 셀(A1), 게이트 영역들(P1 내지 P10), 비트 라인(BL1), 및 X 및 Y 방향 이외에, 도 1c는 안티 퓨즈 셀들(A2 내지 A4), 게이트 영역들(P1 내지 P10)에 평행한 게이트 영역들(P11 내지 P18), 및 비트 라인(BL1)에 평행한 비트 라인들(BL2 내지 BL4)을 도시한다.
도 1d는 게이트 영역들(P4 내지 P7) 및 도전성 영역들(MWLP0, MWLR0, MWLR1, MWLP1, VWLP0, VWLR0, VWLR1, VWLP1)을 명확성을 위해 간략화된 안티 퓨즈 셀들(A1, A2)을 도시한다.
도 1c는 매끄러운 경계를 갖는 안티 퓨즈 셀들(A1, A2)과 패터닝된 경계를 갖는 안티 퓨즈 셀들(A3, A4)을 도시한다. 안티 퓨즈 셀(A2)은 안티 퓨즈 셀(A1)에 음의 Y 방향으로 인접하여 접하도록 배치된다. 안티 퓨즈 셀(A3)은 안티 퓨즈 셀(A1)에 양의 X 방향으로 인접하게 그리고 오버래핑되도록 배치된다. 안티 퓨즈 셀(A4)은 안티 퓨즈 셀(A3)에 음의 Y 방향으로 인접하여 접하도록 배치됨과 아울러 안티 퓨즈 셀(A2)에 양의 X 방향으로 인접하게 그리고 오버래핑(overlapping)되도록 배치된다.
안티 퓨즈 셀(A1)은 도 1a에 도시된 구성을 갖는 안티 퓨즈 셀(A1)의 일 실시예이며, 안티 퓨즈 셀들(A2 내지 A4) 각각은 안티 퓨즈 셀(A1)에 관해 전술한 다른 구성들 중 하나를 갖는 안티 퓨즈 셀(A1)의 일 실시예이다.
안티 퓨즈 셀(A2)은 Y 방향을 따라 활성 영역들(AA1, AA0) 사이에 도전성 영역들(Z0, V0, Z1, V1)이 배치되고, Y 방향을 따라 활성 영역들(AA2, AA1) 사이에 도전성 영역들(Z2, V2)이 배치되고, 도전성 영역(Z2)이 게이트 영역(P5)을 오버라잉하는 위치에 도전성 영역(V2)이 배치되는 안티 퓨즈 셀(A1)의 구성을 갖는다.
안티 퓨즈 셀(A3)은 Y 방향을 따라 활성 영역들(AA2, AA1) 사이에 도전성 영역들(Z0, V0, Z1, V1)이 배치되고, Y 방향을 따라 활성 영역들(AA1 및 AA0) 사이에 도전성 영역들(Z2, V2)이 배치되고, 도전성 영역(Z2)이 게이트 영역(P14)을 오버라잉하는 위치에 도전성 영역(V2)이 배치되는 안티 퓨즈 셀(A1)의 구성을 갖는다.
안티 퓨즈 셀(A4)은 Y 방향을 따라 활성 영역들(AA2, AA1) 사이에 도전성 영역들(Z0, V0, Z1, V1)이 배치되고, Y 방향을 따라 활성 영역들(AA1 및 AA0) 사이에 도전성 영역들(Z2, V2)이 배치되고, 도전성 영역(Z2)이 게이트 영역(P13)을 오버라잉하는 위치에 도전성 영역(V2)이 배치되는 안티 퓨즈 셀(A1)의 구성을 갖는다.
각각의 비트 라인(BL1, BL2)은 안티 퓨즈 셀들(A1, A3)을 오버라잉하고, 각각의 비트 라인(BL2 내지 BL4)은 비트 라인(BL2)이 각각의 안티 퓨즈 셀(A1 내지 A4)을 오버라잉하도록 안티 퓨즈 셀들(A2, A4)을 오버라잉한다. 각각의 게이트 영역(P1 내지 P10)은 안티 퓨즈 셀들(A1, A2)을 오버라잉하고, 각각의 게이트 영역(P9 내지 P18)은 각각의 게이트 영역(P9, P10)이 각각의 안티 퓨즈 셀(A1 내지 A4)을 오버라잉하도록 안티 퓨즈 셀들(A3, A4)을 오버라잉한다.
다양한 실시예들에서, 대응하는 안티 퓨즈 셀들(A1 내지 A4)을 오버라잉하는 비트 라인들(BL1 내지 BL4)의 일부 또는 모든 부분들은 대응하는 안티 퓨즈 셀들(A1 내지 A4)의 레이아웃 다이어그램들에 포함되거나 포함되지 않고, 대응하는 안티 퓨즈 셀들(A1 내지 A4)을 오버라잉하는 게이트 영역들(P1 내지 P18)의 일부 또는 모든 부분들은 대응하는 안티 퓨즈 셀들(A1 내지 A4)의 레이아웃 다이어그램들에 포함되거나 포함되지 않는다.
도 1c에 도시된 실시예에서, 안티 퓨즈 셀들(A3, A4)의 부분들을 오버래핑하는 안티 퓨즈 셀들(A1, A2)의 부분들은 2개의 게이트 영역들(P9, P10)을 포함하고, 안티 퓨즈 셀들(A1, A3) 및 안티 퓨즈 셀들(A2, A4) 각각의 조합은 18개의 게이트 영역들(P1 내지 P18)을 포함한다. 다양한 실시예들에서, 안티 퓨즈 셀들(A3, A4)의 부분들을 오버래핑하는 안티 퓨즈 셀들(A1, A2)의 부분들은 2개의 게이트 영역들 보다 적거나 더 큰 게이트 영역을 포함한다. 다양한 실시예들에서, 안티 퓨즈 셀들(A1, A3) 및 안티 퓨즈 셀들(A2, A4) 각각의 조합은 18개의 게이트 영역들 보다 적거나 더 큰 게이트 영역을 포함한다.
도 1c에 도시된 실시예에서, 안티 퓨즈 셀 어레이(100)는 4개의 안티 퓨즈 셀들(A1 내지 A4)을 포함한다. 다양한 실시예들에서, 안티 퓨즈 셀 어레이(100)는 4개의 안티 퓨즈 셀들 보다 적거나 더 큰 안티 퓨즈 셀들을 포함한다.
도 1a와 관련하여 전술한 바와 같이, 그리고 도 1c 및 도 1d에 도시된 바와 같이, 안티 퓨즈 셀(A1)에 기초하여 제조된 IC 디바이스는 활성 영역(AA1) 내에 배치된 안티 퓨즈 비트들(B1, B5)을 포함한다. 안티 퓨즈 비트들(B1, B5)의 상세한 설명, 예를 들어 도 1a에 도시된 실시예는 명확성을 위해 도 1c 및 도 1d에 포함되지 않는다.
안티 퓨즈 셀 어레이(100)에 기초하여 제조된 IC 디바이스는, 안티 퓨즈 비트들(B1, B5) 이외에, 안티 퓨즈 셀(A1)의 활성 영역(AA2) 및 안티 퓨즈 셀(A2)의 활성 영역(AA0)에 대응하는 활성 영역 내에 배치된 안티 퓨즈 비트들(B2, B6), 안티 퓨즈 셀(A2)의 활성 영역(AA1)에 대응하는 활성 영역 내에 배치된 안티 퓨즈 비트들(B3, B7), 및 안티 퓨즈 셀(A2)의 활성 영역들(AA2) 및 안티 퓨즈 셀(A2)에 인접한 안티 퓨즈 셀(도시되지 않음)의 활성 영역(AA0)에 대응하는 활성 영역 내에 음의 Y 방향으로 배치된 안티 퓨즈 비트들(B4, B8)을 포함한다.
안티 퓨즈 셀 어레이(100)에 기초하여 제조된 IC 디바이스는, 안티 퓨즈 셀(A3)의 활성 영역(AA1)에 대응하는 활성 영역 내에 배치된 안티 퓨즈 비트들(B9, B13), 안티 퓨즈 셀(A3)의 활성 영역(AA2) 및 안티 퓨즈 셀(A)의 활성 영역(AA0)에 대응하는 활성 영역 내에 배치된 안티 퓨즈 비트들(B10, B14), 안티 퓨즈 셀(A4)의 활성 영역(AA1)에 대응하는 활성 영역 내에 배치된 안티 퓨즈 비트들(B11, B15), 및 안티 퓨즈 셀(A4)의 활성 영역(AA2) 및 안티 퓨즈 셀(A4)에 인접한 안티 퓨즈 셀(도시되지 않음)의 활성 영역(AA2)에 대응하는 활성 영역 내에 음의 Y 방향으로 배치된 안티 퓨즈 비트들(B12, B16)을 더 포함한다.
따라서, 안티 퓨즈 셀 어레이(100)에 기초하여 제조된 IC 디바이스는 4개의 안티 퓨즈 비트들(B1 내지 B4)의 열, 4개의 안티 퓨즈 비트들(B5 내지 B8)의 열, 4개의 안티 퓨즈 비트들(B9 내지 B12)의 열, 및 4개의 안티 퓨즈 비트들(B13 내지 B16)의 열을 포함한다. 다양한 실시예들에서, 안티 퓨즈 셀 어레이(100)에 기초한 안티 퓨즈 비트들의 하나 이상의 열은 Y 방향으로 하나 이상의 안티 퓨즈 셀(A1 내지 A4)의 위 또는 아래에 있는 하나 이상의 안티 퓨즈 셀(도시되지 않음)에 기초한 4개의 안티 퓨즈 비트들(B1 내지 B16)에 부가하여 하나 이상의 안티 퓨즈 비트(도시되지 않음)를 포함한다.
안티 퓨즈 셀 어레이(100)에 기초하여 제조된 IC 디바이스는 도 1a와 관련하여 전술한 안티 퓨즈 셀(A1)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통해 안티 퓨즈 비트들(B1, B5)과 전기적으로 접속된 비트 라인(BL1)에 대응하는 하나 이상의 도전층 세그먼트, 및 안티 퓨즈 셀(A3)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통해 안티 퓨즈 비트들(B9, B13)과 전기적으로 접속된 비트 라인(BL1)에 대응하는 하나 이상의 도전층 세그먼트를 더 포함한다.
유사하게, 안티 퓨즈 셀 어레이(100)에 기초하여 제조된 IC 디바이스는 안티 퓨즈 셀들(A1, A2)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통한 안티 퓨즈 비트들(B2, B6) 및 안티 퓨즈 셀들(A3, A4)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통한 안티 퓨즈 비트들(B10, B14)과 전기적으로 접속된 비트 라인(BL2)에 대응하는 하나 이상의 도전층 세그먼트; 안티 퓨즈 셀(A2)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통한 안티 퓨즈 비트들(B3, B7) 및 안티 퓨즈 셀(A4)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통한 안티 퓨즈 비트들(B11, B15)과 전기적으로 접속된 비트 라인(BL3)에 대응하는 하나 이상의 도전층 세그먼트; 및 안티 퓨즈 셀(A2)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통한 안티 퓨즈 비트들(B4, B8) 및 안티 퓨즈 셀(A4)의 도전성 영역(C1)에 대응하는 하나 이상의 도전층 세그먼트를 통한 안티 퓨즈 비트들(B12, B16)과 전기적으로 접속된 비트 라인(BL4)에 대응하는 하나 이상의 도전층 세그먼트를 포함한다.
각각의 안티 퓨즈 셀(A1 내지 A4)은 도 1a와 관련하여 전술한 바와 같이 X 방향으로 거리 D1만큼 분리된 도전성 영역들(Z0, Z1)을 포함한다. 다양한 실시예에서, 거리 D1 각각의 예는 동일한 값을 가지거나, 또는 거리 D1의 하나 이상의 예는 거리 D1의 하나 이상의 다른 예의 값과 상이한 하나 이상의 값을 갖는다.
도 1e는 도 1c의 실시예를 나타내고, 또한 안티 퓨즈 셀 어레이(100) 내의 안티 퓨즈 셀들(A1 내지 A4)의 구성에 의해 형성된 지그재그 패턴(ZZ)을 포함한다. 지그재그 패턴(ZZ)은 도전성 영역들(Z0, Z1)이 안티 퓨즈 셀들(A1 내지 A4) 내의 거리 D1만큼 분리되는 위치들을 추적한다.
안티 퓨즈 셀(A1)의 도전성 영역들(Z0, Z1)은 X 방향을 따라 안티 퓨즈 셀(A3)의 도전성 영역(Z2)과 정렬되고 거리 D2만큼 분리되어 있다. 거리 D2는 거리 D1 및 도 1a에 대해 전술한 바와 같이 도전성 영역들(Z0, Z1, Z2)을 포함하는 도전층에 대한 하나 이상의 설계 규칙에 기초하여 사전 결정된 거리 이상인 값을 갖는다.
안티 퓨즈 셀(A1)의 도전성 영역(Z2)은 X 방향을 따라 안티 퓨즈 셀(A3)의 도전성 영역들(Z0, Z1)과 정렬되고 거리 D2만큼 이격되며, 안티 퓨즈 셀(A2)의 도전성 영역들(Z0, Z1)은 X 방향을 따라 안티 퓨즈 셀(A4)의 도전성 영역(Z2)과 정렬되고 거리 D2만큼 이격되며, 안티 퓨즈 셀(A2)의 도전성 영역(Z2)은 X 방향을 따라 안티 퓨즈 셀(A4)의 도전성 영역들(Z0, Z1)과 정렬되고 거리 D2만큼 이격된다. 다양한 실시예들에서, 거리 D2 각각의 예는 동일한 값을 갖거나, 또는 거리 D2의 하나 이상의 예는 거리 D2의 하나 이상의 다른 예의 값과 상이한 하나 이상의 값을 갖는다.
도 1a 및 도 1b와 관련하여 전술한 바와 같이, 게이트 영역(P4) 및 안티 퓨즈 비트(B1)와, 게이트 영역(P7) 및 안티 퓨즈 비트(B5)에 대응하는 게이트 구조물 부분들 각각은 길이 L을 갖는다. 안티 퓨즈 셀 어레이(100) 내의 안티 퓨즈 셀들(A1 내지 A4)의 배열에 의해, 각각의 안티 퓨즈 비트(B2 내지 B4, B6 내지 B16)는 활성 영역과 인접한 도전성 영역(V0, V1) 사이의 게이트 영역(P4, P7, P12, P15)에 대응하는 게이트 구조물 부분을 유사하게 포함하고, 그것에 의해 각각의 게이트 구조물 부분은 길이 L(안티 퓨즈 비트들(B4, B8)에 대해 도시되지 않음)을 갖는다.
다양한 실시예들에서, 길이 L의 각각의 예는 활성 영역들과 인접한 도전성 영역들 사이의 균일한 간격에 기초하여 동일한 값을 갖거나, 또는 길이 L의 하나 이상의 예는 하나 이상의 활성 영역과 하나 이상의 도전성 영역 사이의 가변 간격에 기초하여 길이 L의 하나 이상의 다른 예와 상이한 값을 갖는다. 일부 실시예들에서, 하나 이상의 활성 영역과 하나 이상의 도전성 영역 사이의 가변 간격은 활성 영역 피치와 도전성 영역 피치 사이의 오프셋 또는 다른 차이에 기초한다.
도 1a와 관련하여 전술한 바와 같이, 안티 퓨즈 셀(A1)의 인접한 활성 영역들(AA0, AA1)은 길이 L보다 큰 거리 AAL만큼 이격되어 있다. 안티 퓨즈 셀 어레이(100)는 길이 L보다 큰 거리 AAL(명확성을 위해 라벨링되지 않음)에 의해 분리된 인접한 활성 영역들 각각의 추가적인 쌍을 포함한다. 다양한 실시예들에서, 거리 AAL의 각각의 예는 인접한 활성 영역들 사이의 균일한 간격에 기초하여 동일한 값을 갖거나, 또는 거리 AAL의 하나 이상의 예는 인접한 활성 영역들의 하나 이상의 쌍들 사이의 가변 간격에 기초하여 거리 AAL의 하나 이상의 다른 예와 상이한 값을 갖는다.
도 1d에 도시된 바와 같이, 각각의 도전성 영역(MWLP0, MWLR0, MWLR1, MWLP1)은 IC 디바이스에서 하나 이상의 도전층의 하나 이상의 세그먼트를 정의하는 부분으로서 제조 공정에 포함되는 IC 레이아웃 다이어그램의 영역이다. 다양한 실시예들에서, 도전성 영역들(MWLP0, MWLR0, MWLR1, MWLP1) 중 하나 이상은 IC 디바이스 내의 동일하거나 상이한 도전층들의 하나 이상의 세그먼트에 대응한다. 다양한 실시예들에서, 하나 이상의 도전성 영역(MWLP0, MWLR0, MWLR1, MWLP1)은 IC 디바이스 내의 하나 이상의 금속 1 또는 더 높은 금속층에 대응한다. 일부 실시예들에서, 도전성 영역들(MWLP0, MWLP1)은 도 5c와 관련하여 이하에서 각각 논의되는 도전성 세그먼트들(5MWLP0, 5MWLP1)을 정의하는 부분으로서 제조 공정에 포함된다.
안티 퓨즈 비트들(B1 내지 B8)에 대하여, 도전성 영역(MWLP0)은 Y 방향으로 연장되고 각각의 도전성 영역(Z0)을 오버라잉하고, 도전성 영역(MWLR0)은 Y 방향으로 연장되고 하나의 도전성 영역(Z2)을 오버라잉하고, 도전성 영역(MWLR1)은 Y 방향으로 연장되고 다른 도전성 영역(Z2)을 오버라잉하고, 도전성 영역(MWLP1)은 Y 방향으로 연장되고 각각의 도전성 영역(Z1)을 오버라잉한다.
각각의 도전성 영역(VWLP0, VWLR0, VWLR1, VWLP1)은 도전성 영역들(MWLP0, MWLR0, MWLR1 또는 MWLP1) 중 하나와 도전성 영역들(Z0, Z1, Z2) 중 하나에 대응하는 하나 이상의 도전층 세그먼트들 사이에 전기적 접속을 형성하도록 구성된 IC 디바이스에서 하나 이상의 도전층의 하나 이상의 세그먼트를 정의하는 부분으로서 제조 공정에 포함되는 IC 레이아웃 다이어그램 내의 영역이다. 다양한 실시예들에서, 각각의 도전성 영역(VWLP0, VWLR0, VWLR1, VWLP1)에 대응하는 하나 이상의 도전층 세그먼트는 도전성 영역들(Z0, Z1, Z2) 중 하나에 대응하는 하나 이상의 금속층 세그먼트와 도전성 영역들(MWLP0, MWLR0, MWLR1, MWLP1) 중 하나에 대응하는 하나 이상의 금속층 세그먼트 사이에 비아를 포함한다. 일부 실시예들에서, 도전성 영역들(VWLP0, VWLP1)은 도 5c와 관련하여 이하에서 논의되는 각각의 비아들(5VWLP0, 5VWLP1)을 정의하는 부분으로서 제조 공정에 포함된다.
안티 퓨즈 셀 어레이(100)가 안티 퓨즈 비트들(B1 내지 B8) 이외에 안티 퓨즈 비트들을 포함하는 일부 실시예들에서, 안티 퓨즈 셀 어레이(100)는 안티 퓨즈 비트들(B1 내지 B8)에 관해 전술한 방식으로 추가의 안티 퓨즈 비트들에 대해 구성되는 도전성 영역들(MWLP0, MWLR0, MWLR1, MWLP1, VWLP0, VWLR0, VWLR1, VWLP1)에 추가하여 도전성 영역들(도시되지 않음)을 포함한다.
전술한 안티 퓨즈 셀 어레이(100)의 구성에 의해, 안티 퓨즈 비트들, 예를 들어 안티 퓨즈 비트들(B1 내지 B4) 각각의 열은 다수의 도전성 세그먼트들, 예를 들어 도전성 영역들(V0, Z0, VWLP0)에 대응하는 세그먼트들을 통해 대응하는 도전성 세그먼트들, 예를 들어 도전성 영역(MWLP0)에 대응하는 세그먼트에 전기적으로 접속되고, 총 2개의 안티 퓨즈 비트들은 다수의 도전성 세그먼트들의 인접한 도전성 세그먼트들 사이에 배치된다. 따라서, 안티 퓨즈 비트에 대응하는 각각의 판독 전류 경로는 다수의 도전성 세그먼트들의 도전성 세그먼트에 인접한 안티 퓨즈 비트에 대응하는 활성 영역에 기초한 길이 L을 갖는 게이트 구조물 부분을 포함한다.
도 1c 및 도 1d에 도시된 실시예에서, 안티 퓨즈 셀 어레이(100)의 IC 레이아웃 다이어그램은 도 1a와 관련하여 전술한 안티 퓨즈 셀(A1)의 실시예들의 IC 레이아웃 다이어그램들에 기초하여 전술한 구성을 갖는다. 다양한 실시예들에서, 그렇지 않으면 안티 퓨즈 셀 어레이(100)의 IC 레이아웃은, 안티 퓨즈 비트에 대응하는 각각의 판독 전류 경로가 다수의 도전성 세그먼트들의 도전성 세그먼트에 인접한 안티 퓨즈 비트에 대응하는 활성 영역에 기초하여 거리 AAL보다 짧은 길이 L을 갖는 게이트 구조물 부분을 포함하는 구성을 갖도록, 하나 이상의 안티 퓨즈 셀의 하나 이상의 IC 레이아웃 다이어그램에 기초한다.
프로그래밍 및 판독 동작들에서, 각각의 안티 퓨즈 비트(B1 내지 B4)는 각각의 게이트 영역들(P4, P5)에 대응하는 게이트 구조물들 상의 각각의 도전성 영역들(MWLP0, MWLR0)에 대응하는 도전성 세그먼트들로부터 수신된 신호들 WLP0 및 WLR0에 응답하고, 각각의 안티 퓨즈 비트(B5 내지 B8)는 각각의 게이트 영역들(P6, P7)에 대응하는 게이트 구조물들 상의 각각의 도전성 영역들(MWLR1, MWLP1)에 대응하는 도전성 세그먼트들로부터 수신된 신호들 WLR1 및 WLP1에 응답한다.
프로그래밍 및 판독 동작들에서, 각각의 안티 퓨즈 비트(B9 내지 B12)는 각각의 게이트 영역들(P12, P13)에 대응하는 게이트 구조물들 상의 각각의 도전성 영역들(도시되지 않음)에 대응하는 도전성 세그먼트들로부터 수신된 신호들 WLP2 및 WLR2에 응답하고, 각각의 안티 퓨즈 비트(B13 내지 B16)는 각각의 게이트 영역들(P14, P15)에 대응하는 게이트 구조물들 상의 각각의 도전성 영역들(도시되지 않음)에 대응하는 도전성 세그먼트들로부터 수신된 신호들 WLR3 및 WLP3에 응답한다. 신호들 WLP2, WLR2, WLP3 및 WLR3은 신호들 WLP0, WLR0, WLP1 및 WLR1 및 도 1a 및 도 1b와 관련하여 전술한 방식으로 대응하는 비트 셀들을 제어하도록 구성된다.
안티 퓨즈 셀 어레이(100)를 기반으로 제조된 IC 디바이스, 예를 들어 도 5a 내지 도 5c와 관련하여 후술되는 IC 디바이스(5A1)는 각각의 안티 퓨즈 비트(B2 내지 B4 및 B6 내지 B16)가 대응하는 신호들 WLP0 및 WLR0, WLP1 및 WLR1, WLP2 및 WLR2, 또는 WLP3 및 WLR3의 쌍에 응답하고, 기준 전압 레벨이 비트 라인들(B1, B5)과 도 1a 및 도 1b에 관련하여 전술한 방식으로 프로그래밍 및 판독 동작들에서 대응하는 비트 라인(BL1 내지 BL4)에 기초하여 비트 라인 상에 제공되도록 구성된다.
전술한 구성에 기초하여, 안티 퓨즈 비트들(B1 내지 B16)의 프로그래밍 및 판독 전류 경로들은 인접한 활성 영역들 사이의 거리보다 짧은 게이트 구조물 부분들을 포함하고, 이에 따라 게이트 구조물 부분들이 대응하는 안티 퓨즈 비트를 포함하는 활성 영역에 부가하여 하나 이상의 활성 영역을 오버라잉하는 접근법에 기초한 어레이 내의 프로그래밍 및 판독 전류 경로들보다 저항이 적다. 따라서, 안티 퓨즈 셀 어레이(100)는 안티 퓨즈 셀(A1)에 대하여 전술한 이점들을 실현한다.
안티 퓨즈 비트들(B1 내지 B16)의 프로그래밍 및 판독 전류 경로의 각각의 게이트 구조물 부분이 활성 영역에 인접한 도전성 영역에 기초하여 길이 L을 갖기 때문에, 안티 퓨즈 셀 어레이(100) 내의 프로그래밍 및 판독 전류 경로 저항 값들은 게이트 구조물 부분들의 서브세트가 대응하는 안티 퓨즈 비트들을 포함하는 활성 영역들에 부가하여 하나 이상의 활성 영역을 오버라잉하는 어레이에서 프로그래밍 및 판독 전류 경로 저항 값들보다 더 균일하다.
도 1f 내지 도 1h와 관련하여 이하에서 설명되는 바와 같이, 증가된 균일성은 게이트 구조물 부분들의 서브세트가 대응하는 안티 퓨즈 비트들을 포함하는 활성 영역들에 부가하여 하나 이상의 활성 영역을 오버라잉하는 접근법과 비교하여 판독 전류 값들의 변동성을 감소시킨다.
도 1f는 일부 실시예들에 따른 안티 퓨즈 비트들(B1 내지 B8)에 대응하는 안티 퓨즈 셀 어레이(100)의 부분의 개략도이다. 도 1f는 도 1a 및 도 1b와 관련하여 각각 위에서 설명된 신호들 WLP0, WLR0, WLR1 및 WLP1, 저항기(RP0, RP1), 비트 라인(BL1), 게이트 영역들(P4 내지 P7), 및 안티 퓨즈 비트들(B1, B5)과, 도 1c 내지 도 1e와 관련하여 각각 위에서 설명된 비트 라인들(BL2 내지 BL4) 및 안티 퓨즈 비트들(B2 내지 B4 및 B6 내지 B8)을 포함한다.
도 1f는 또한 저항기(RR0, RR1, RBL1 내지 RBL4)를 포함한다. 저항기(RR0)는 안티 퓨즈 비트들(B1 내지 B4) 및 가장 가까운 도전성 영역(V2) 중 주어진 하나 사이의 게이트 영역(P5)에 대응하는 게이트 구조 부분을 나타내며, 저항기(RR1)는 안티 퓨즈 비트들(B5 내지 B8)과 가장 근접한 도전성 영역(V2) 중 주어진 하나 사이의 게이트 영역(P6)에 대응하는 게이트 구조물 부분을 나타내고, 각각의 저항기(RBL1 내지 RBL4)는 비트 라인들(BL1 내지 BL4)의 각각의 비트 라인에 대응하는 하나 이상의 도전성 세그먼트를 나타낸다.
도 1a 및 도 1b와 관련하여 전술한 바와 같이, 저항기(RP0)는 안티 퓨즈 비트(B1)와 가장 가까운 도전성 영역(V0) 사이의 게이트 영역(P4)에 대응하는 게이트 구조물 부분의 길이를 나타내고, 저항기(RP1)는 안티 퓨즈 비트(B5)와 가장 가까운 도전성 영역(V1) 사이의 게이트 영역(P7)에 대응하는 게이트 구조물 부분의 길이를 나타낸다. 도 1f 내지 도 1h에 도시된 실시예에서, 안티 퓨즈 비트들(B1 내지 B4)과 가장 가까운 도전성 영역(V0) 사이의 게이트 영역(P4)에 대응하는 각각의 게이트 구조물 부분은 저항기(RP0)가 각각의 안티 퓨즈 비트(B1 내지 B4)에 대해 동일한 값을 갖도록 동일한 길이를 가지며, 안티 퓨즈 비트들(B5 내지 B8)과 가장 가까운 도전성 영역(V1) 사이의 게이트 영역(P7)에 대응하는 각각의 게이트 구조물 부분은 저항기(RP1)가 각각의 안티 퓨즈 비트(B1 내지 B4)에 대해 동일한 값을 갖도록 동일한 길이를 갖는다.
안티 퓨즈 셀 어레이(100)의 레이아웃에 기초하여, 적어도 일부 경우에, 하나의 안티 퓨즈 비트들(B1 내지 B8)과 가장 가까운 도전성 영역(V2) 사이의 게이트 구조물 부분의 길이는 다른 하나 이상의 안티 퓨즈 비트(B1 내지 B8)와 가장 가까운 도전성 영역(V2) 사이의 구조물 부분들의 하나 이상의 길이와 상이하다. 그와 같은 경우에, 대응하는 저항기들(RR0 및/또는 RR1)는 상이한 길이들에 기초하여 상이한 공칭 값들을 갖는다.
일부 실시예들에서, 적어도 일부의 경우에 있어서, 주어진 하나 이상의 안티 퓨즈 비트(B1 내지 B8)와 가장 가까운 도전성 영역(V2) 사이의 게이트 구조물 부분의 길이는 다른 하나 이상의 안티 퓨즈 비트(B1 내지 B8)와 가장 가까운 도전성 영역(V2) 사이의 하나 이상의 구조물 부분의 길이와 동일하다. 그와 같은 경우에, 대응하는 저항기(RR0 및/또는 RR1)는 동일한 길이들에 기초하여 동일한 공칭 값을 갖는다.
저항기(RBL1 내지 RBL4)는 각각의 비트 라인들(BL1 내지 BL4)에 대응하는 하나 이상의 도전성 세그먼트의 치수에 기초하여 변화하는 값들을 가지며, 그 치수는 주어진 비트 라인을 따라 주어진 안티 퓨즈 비트의 위치에 기초하여 변화하는 비트 라인 길이를 포함한다. 도 1f 내지 도 1h에 도시된 실시예에서, 하나 이상의 도전성 세그먼트의 저항률은 충분히 작아서 그러한 변화는 중요하지 않으며, 각각의 저항기(RBL1 내지 RBL4)는 동일한 공칭 값을 갖는 것으로 고려된다.
도 1g는 일부 실시예들에 따른 안티 퓨즈 비트들(B1 내지 B4)에 대응하는 안티 퓨즈 셀 어레이(100)의 부분의 개략도이다. 도 1f에 도시된 피쳐들의 서브세트에 부가하여, 도 1g는 저항기들(RVZ, 2RPO)을 포함한다.
각각의 저항기(RVZ)는 도전성 영역(VWLP0)의 예, 도전성 영역(V0)의 예, 및 도전성 영역들(VWLP0, V0)의 예들을 접속하는 도전성 영역(Z0)에 대응하는 도전성 세그먼트의 부분에 대응하는 도전 경로를 나타낸다. 유사한 레이아웃들을 갖는 도전성 영역들(VWLP0, V0, Z0)의 예들에 기초하여, 저항기들(RVZ)은 동일한 공칭 값을 갖는다.
각각의 저항기(2RP0)는 인접한 안티 퓨즈 비트들 사이의 게이트 영역(P4)에 대응하고 도전성 영역(V0)에 대응하는 전기적 접속이 없는 게이트 구조물의 부분을 나타낸다. 게이트 영역(P4)에 대응하는 게이트 구조물은 저항기(2RP0)에 대응하는 각각의 부분에 대해 저항기(RP0)에 대응하는 2개의 부분들을 포함하기 때문에, 저항기들(2RP0)은 저항기들(RP0)의 값보다 현저히 큰 값들을 갖는다. 일부 실시예들에서, 저항기(2RP0)는 저항기(RP0)의 대략 2 배의 공칭 값을 갖는다.
도 1a 및 도 1b와 관련하여 전술한 바와 같이, 안티 퓨즈 비트(B1)에 대한 판독 동작에서, 신호 WLP0은 전류 IBL이 안티 퓨즈 비트(B1) 및 비트 라인(BL1)을 통해 흐르게 하고, 전류 IBL의 값은 안티 퓨즈 비트(B1)의 프로그램된 상태를 결정하는데 사용된다. 도 1f 및 도 1g에 도시된 바와 같이, 안티 퓨즈 비트(B1) 자체에 부가하여, 안티 퓨즈 비트(B1)에 대한 판독 전류 경로는 저항기들(RVZ, RP0, RBL1)을 포함한다.
유사하게, 각각의 안티 퓨즈 비트(B2 내지 B4)에 대해, 판독 전류 경로는 대응하는 안티 퓨즈 비트, 각각의 비트 라인(BL2 내지 BL4)에 대응하는 저항기들(RBL2 내지 RBL4) 및 저항기들(RVZ, RP0) 중 하나를 포함한다. 안티 퓨즈 셀 어레이(100)의 레이아웃에 기초하여, 각각의 안티 퓨즈 비트(B1 내지 B4)에 대한 판독 전류 경로는 저항기(2RP0)를 포함하지 않는다.
전술한 바와 같이, 도 1f 내지 도 1h에 도시된 실시예에서, 저항기들(RBL1 내지 RBL4, RVZ, RPO)은 각각의 안티 퓨즈 비트(B1 내지 B4)에 대해 동일한 각각의 공칭 값들을 갖는다. 따라서, 안티 퓨즈 비트들(B1 내지 B4)의 판독 동작들에서, 판독 전류들은 저항기(RP0)가 예를 들어 판독 전류 경로들의 서브세트에 저항기(2RP0)와 같은 저항기를 포함시킴으로써 안티 퓨즈 비트들 사이에서 변화하는 공칭 값들을 갖는 접근법보다 더 균일한 값들을 갖는다.
도 1h는 일부 실시예들에 따른 안티 퓨즈 비트(Bn)의 일반적인 표시에 대응하는 안티 퓨즈 셀 어레이(100)의 일 부분의 개략도이다. 안티 퓨즈 비트(Bn)는 도 1a 내지 도 1e와 관련하여 전술한 안티 퓨즈 비트들(B1 내지 B16) 중 하나에 대응하고, 트랜지스터(BnR) 및 저항기(RBn)를 포함한다. 트랜지스터(BnR)는 트랜지스터(B1R 또는 B5R)에 대응하고, 저항기(RBn)는 도 1a 및 도 1b와 관련하여 전술한 저항기(RB1 또는 RB5)에 대응하는 안티 퓨즈 비트(Bn)의 저 저항 프로그램된 상태를 나타낸다.
안티 퓨즈 비트(Bn)는 비트 라인(BL1 내지 BL4)에 대응하는 비트 라인(BLn)에 전기적으로 접속되고, 저항기(RP0, RP1)에 대응하는 저항기들(RVZ, RPn), 및 각각의 저항기(RBL1 내지 RBL4)에 대응하는 저항기(RBLn)를 포함하는 판독 전류 경로를 갖는다.
안티 퓨즈 비트(Bn)의 판독 동작에서, 신호 WLP0 또는 WLP1에 대응하는 신호 WLPn은 저항들(RVZ, RPn, RBn, RBLn)의 값들에 기초하여 판독 전류 IBLn을 흐르게 한다. 도 1f 내지 도 1h에 도시된 실시예에서, 저항들(RVZ, RPn, RBLn)의 각각의 공칭 값들이 안티 퓨즈 셀 어레이(100) 전체에 걸쳐 균일하기 때문에, 판독 전류 값들 IBLn의 분포는 저항기(RPn)가 예를 들어 판독 전류 경로들의 서브세트에 저항기(2RP0)와 같은 저항기를 포함시킴으로써 안티 퓨즈 비트들(Bn)을 따라 변화하는 공칭 값들을 갖는 접근법에서의 판독 전류 분포들보다 좁은 그룹화를 갖는다.
안티 퓨즈 비트(Bn)에 대한 판독 동작에서, 신호 WLR0 또는 WLR1에 대응하는 신호 WLRn은 저항기(RR0 또는 RR1)에 대응하는 저항기(RRn)를 통해 트랜지스터(BnR)에 의해 수신되고, 이것에 의해 트랜지스터(BnR)가 턴온되어 판독 전류 IBLn이 흐를 수 있게 한다. 안티 퓨즈 비트(Bn)의 판독 전류 경로는 저항기(RRn)를 포함하지 않기 때문에, 안티 퓨즈 셀 어레이(100) 내의 안티 퓨즈 비트(Bn)의 예들 중에서 저항기(RRn)의 값들의 변화는 판독 전류 IBLn 값들의 균일성에 영향을 미치지 않는다.
도 2는 일부 실시예들에 따라 IC 레이아웃 다이어그램을 생성하는 방법(200)의 흐름도이다. 일부 실시예들에서, IC 레이아웃 다이어그램을 생성하는 단계는 안티 퓨즈 셀, 예를 들어 도 1a 내지 도 1d와 관련하여 전술한 안티 퓨즈 셀(A1)의 IC 레이아웃 다이어그램을 생성하는 단계를 포함한다.
방법(200)의 동작들은 생성된 IC 레이아웃 다이어그램에 기초하여 제조된 도 5a 내지 도 5c와 관련하여 후술되는 IC 디바이스(5A1)와 같은 하나 이상의 안티 퓨즈 구조물을 포함하는 하나 이상의 IC 디바이스를 형성하는 방법의 일부로서 수행될 수 있다. IC 디바이스들의 비제한적 예시들은 메모리 회로, 논리 디바이스들, 처리 디바이스들, 신호 처리 회로들 등을 포함한다.
일부 실시예들에서, 방법(200)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(200)의 일부 또는 전부는 도 7과 관련하여 후술되는 EDA 시스템(700)의 프로세서(702)에 의해 실행된다.
방법(200)의 동작들의 일부 또는 전부는 설계 하우스, 예를 들어 도 8과 관련하여 후술되는 설계 하우스(820)에서 수행되는 설계 절차의 일부로서 수행될 수 있다.
일부 실시예들에서, 방법(200)의 동작들은 도 2에 도시된 순서로 수행된다. 일부 실시예들에서, 방법(200)의 동작들은 도 2에 도시된 순서 이외의 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작은 방법(200)의 하나 이상의 동작을 수행하기 전, 수행하는 사이에, 수행하는 동안에, 및/또는 수행 이후에 실행된다.
동작 210에서, 활성 영역은 제1 게이트 영역 및 제2 게이트 영역과 교차되고, 그것에 의해 활성 영역 내에 제1 안티 퓨즈 구조물 및 제2 안티 퓨즈 구조물의 위치들을 정의한다. 활성 영역을 제1 게이트 영역 및 제2 게이트 영역과 교차시키는 단계는 제1 게이트 영역 및 제2 게이트 영역 각각을 활성 영역이 연장되는 방향에 수직인 방향을 따라 활성 영역 외부의 영역으로 연장시키는 단계를 포함한다.
일부 실시예들에서, 활성 영역을 제1 게이트 영역 및 제2 게이트 영역과 교차시키는 단계는 활성 영역을 제1 게이트 영역 및 제2 게이트 영역에 추가하여 하나 이상의 게이트 영역을 포함하는 복수의 게이트 영역들과 교차시키는 단계의 부분이다. 일부 실시예들에서, 하나 이상의 추가의 게이트 영역은 하나 이상의 더미 게이트 영역을 포함한다.
활성 영역 내에 제1 안티 퓨즈 구조물 및 제2 안티 퓨즈 구조물의 위치를 정의하는 단계는 충분히 강한 전계에 의해 지속 가능하게 변경될 수 있는 하나 이상의 유전체 층을 배치하는 제조 공정에서 사용 가능한 직사각형 또는 다른 영역을 정의하는 단계를 포함한다.
일부 실시예들에서, 활성 영역을 제1 게이트 영역 및 제2 게이트 영역과 교차시키는 단계는 도 1a 내지 도 1d와 관련하여 전술한 바와 같이 활성 영역(AA1)을 게이트 영역들(P4, P7)과 교차시키는 단계를 포함한다.
동작 220에서, 제1 게이트 영역 및 제2 게이트 영역은 그 제1 게이트 영역 및 제2 게이트 영역이 연장되는 방향에 수직인 방향으로 정렬된 각각의 제1 도전성 영역 및 제2 도전성 영역으로 오버라잉된다. 제1 게이트 영역을 제1 도전성 영역으로 오버라잉하는 단계는 제1 도전성 영역과 제1 게이트 영역 사이의 전기적 접속의 위치를 정의하고, 제2 게이트 영역을 제2 도전성 영역으로 오버라잉하는 단계는 제2 도전성 영역과 제2 게이트 영역 사이의 전기적 접속의 위치를 정의한다.
제1 도전성 영역 및 제2 도전성 영역과 각각의 제1 게이트 영역 및 제2 게이트 영역 사이의 전기적 접속의 각각의 위치를 정의하는 단계는 활성 영역으로부터 인접한 활성 영역까지의 거리보다 적은 활성 영역으로부터 전기적 접속까지의 거리를 정의하는 단계를 포함한다.
전기적 접속의 위치를 정의하는 단계는 상부의 도전성 세그먼트로부터 하부의 게이트 영역에 대응하는 게이트 구조물로의 전기적 접속을 형성할 수 있는 하나 이상의 도전성 세그먼트를 배치하는 제조 공정에서 사용 가능한 직사각형 또는 다른 영역을 정의하는 단계를 포함한다. 일부 실시예들에서, 제1 도전성 영역 및 제2 도전성 영역을 오버라잉하는 단계는 상부의 금속층에서 대응하는 게이트 구조물들과 세그먼트들 사이의 비아들의 위치를 정의한다. 일부 실시예들에서, 제1 도전성 영역 및 제2 도전성 영역을 오버라잉하는 단계는 금속 제로층의 세그먼트들을 정의하는 단계 중 일부이다.
일부 실시예들에서, 제1 도전성 영역 및 제2 도전성 영역을 오버라잉하는 단계는 제1 도전성 영역 및 제2 도전성 영역을 포함하는 도전층에 대한 하나 이상의 설계 규칙에 기초하여 미리 결정된 거리와 같거나 큰 공간으로 제1 도전성 영역 및 제2 도전성 영역을 분리시키는 단계를 포함한다. 일부 실시예들에서, 제1 도전성 영역 및 제2 도전성 영역을 오버라잉하는 단계는 제1 도전성 영역 및 제2 도전성 영역을 금속 제로층의 최소 간격 규칙 이상의 공간으로 분리하는 단계를 포함한다.
일부 실시예들에서, 제1 게이트 영역 및 제2 게이트 영역을 각각의 제1 도전성 영역 및 제2 도전성 영역으로 오버라잉하는 단계는 도 1a 내지 도 1d와 관련하여 전술한 바와 같이 게이트 영역들(P4, P7)을 각각의 도전성 영역들(Z0, Z1)로 오버라잉하는 단계를 포함한다.
동작 230에서, 일부 실시예들에서, 활성 영역은 제1 게이트 영역 및 제2 게이트 영역에 평행한 제3 게이트 영역 및 제4 게이트 영역과 교차한다. 활성 영역을 제3 게이트 영역 및 제4 게이트 영역과 교차시키는 단계는 활성 영역에서 제1 트랜지스터 및 제2 트랜지스터의 위치들을 정의하는 단계를 포함한다.
활성 영역에서 제1 트랜지스터 및 제2 트랜지스터의 위치를 정의하는 단계는 활성 영역에 대응하는 활성 영역에서 채널을 제어할 수 있는 하나 이상의 유전체 층을 배치하는 제조 공정에서 사용 가능한 직사각형 또는 다른 영역을 정의하는 단계를 포함한다. 제1 트랜지스터의 위치를 정의하는 단계는 제1 안티 퓨즈 구조물에 인접한 제1 트랜지스터를 포함하고, 제2 트랜지스터의 위치를 정의하는 단계는 제2 안티 퓨즈 구조물에 인접한 제2 트랜지스터를 포함한다.
다양한 실시예들에서, 활성 영역을 제3 게이트 영역 및 제4 게이트 영역과 교차시키는 단계는 제3 게이트 영역 또는 제4 게이트 영역 중 하나 또는 양쪽 모두의 내부 또는 외부에 제1 게이트 영역 또는 제2 게이트 영역 중 하나 또는 양쪽 모두를 배치하는 단계를 포함한다. 일부 실시예들에서, 활성 영역을 제3 게이트 영역 및 제4 게이트 영역과 교차시키는 단계는 제3 게이트 영역 및 제4 게이트 영역을 포함하도록 제1 도전성 영역 및 제2 도전성 영역 사이에 공간을 배치하는 단계를 포함한다.
일부 실시예에서, 활성 영역을 제3 게이트 영역 및 제4 게이트 영역과 교차시키는 단계는 도 1a 내지 도 1d와 관련하여 전술한 바와 같이 활성 영역(AA1)을 게이트 영역들(P5, P6)과 교차시키는 단계를 포함한다.
동작 240에서, 일부 실시예들에서, 활성 영역과 제1 게이트 영역 및 제2 게이트 영역은 활성 영역이 연장되는 방향을 따라 연장되는 제3 도전성 영역으로 오버라잉된다. 일부 실시예들에서, 활성 영역과 제1 게이트 영역 및 제2 게이트 영역을 제3 도전성 영역으로 오버라잉하는 단계는 금속 제로층에 하나 이상의 도전성 세그먼트를 정의하는 단계를 포함한다.
일부 실시예들에서, 활성 영역을 제3 도전성 영역으로 오버라잉하는 단계는 제3 도전성 영역과 활성 영역 사이의 전기 접속의 위치를 정의하는 단계를 포함한다. 전기 접속의 위치를 정의하는 단계는 상부의 도전성 세그먼트로부터 활성 영역에 대응하는 활성 영역으로의 전기 접속을 형성할 수 있는 하나 이상의 도전성 세그먼트를 배치하는 제조 공정에서 사용 가능한 직사각형 또는 다른 영역을 정의하는 단계를 포함한다. 일부 실시예들에서, 활성 영역을 오버라잉하는 단계는 활성 영역과 상부 금속층의 하나 이상의 세그먼트들 사이의 접촉 구조물의 위치를 정의한다. 일부 실시예들에서, 전기적 접속의 위치를 정의하는 단계는 제3 게이트 영역과 제4 게이트 영역 사이의 위치를 정의하는 단계를 포함한다.
일부 실시예들에서, 활성 영역과 제1 게이트 영역 및 제2 게이트 영역을 제3 도전성 영역으로 오버라잉하는 단계는 도 1a 내지 도 1c와 관련하여 전술한 바와 같이 활성 영역(AA1) 및 게이트 영역들(P4, P7)을 비트 라인(BL1)으로 오버라잉하는 단계를 포함한다. 일부 실시예들에서, 활성 영역을 제3 도전성 영역으로 오버라잉하는 단계는 도 1a 내지 도 1c와 관련하여 전술한 바와 같이 도전성 영역(C1)에 대응하는 하나 이상의 도전성 세그먼트의 위치를 정의하는 단계를 포함한다.
동작 250에서, 일부 실시예들에서, IC 레이아웃 다이어그램은 저장 디바이스에 저장된다. 다양한 실시예들에서, IC 레이아웃 다이어그램을 저장 디바이스에 저장하는 단계는 IC 레이아웃 다이어그램을 비휘발성 컴퓨터 판독 가능한 메모리 또는 셀 라이브러리, 예를 들어 데이터베이스에 저장하는 단계, 및/또는 네트워크 상에 IC 레이아웃 다이어그램을 저장하는 단계를 포함한다. 일부 실시예들에서, 저장 디바이스에 IC 레이아웃 다이어그램을 저장하는 단계는 도 7과 관련하여 이하에서 논의되는 EDA 시스템(700)의 네트워크(714)를 통해 IC 레이아웃 다이어그램을 저장하는 단계를 포함한다.
동작 260에서, 일부 실시예들에서, IC 레이아웃 다이어그램은 안티 퓨즈 어레이의 IC 레이아웃 다이어그램에 배치된다. 일부 실시예들에서, 안티 퓨즈 어레이의 IC 레이아웃 다이어그램에 IC 레이아웃 다이어그램을 배치하는 단계는 하나 이상의 축에 관한 IC 레이아웃 다이어그램을 회전시키거나 하나 이상의 방향으로 하나 이상의 추가의 IC 레이아웃 다이어그램에 대해 IC 레이아웃 다이어그램을 시프트하는 단계를 포함한다.
동작 270에서, 일부 실시예들에서, IC 레이아웃 다이어그램에 기초하여 하나 이상의 반도체 마스크들 중 적어도 하나, 또는 반도체 IC의 층 내의 적어도 하나의 컴포넌트가 제조된다. 반도체 IC의 층 내의 하나 이상의 반도체 마스크 또는 적어도 하나의 컴포넌트를 제조하는 것은 도 8과 관련하여 이하에서 설명한다.
동작 280에서, 일부 실시예들에서, 하나 이상의 제조 동작이 IC 레이아웃 다이어그램에 기초하여 수행된다. 일부 실시예들에서, 하나 이상의 제조 동작을 수행하는 단계는 IC 레이아웃 다이어그램에 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. IC 레이아웃 다이어그램에 기초하여 하나 이상의 제조 동작, 예컨대 하나 이상의 리소그래피 노광을 수행하는 단계는 도 8과 관련하여 이하에서 설명한다.
방법(200)의 동작들의 일부 또는 전부를 실행함으로써, 판독 전류 경로들에 대응하는 게이트 영역들이 안티 퓨즈 셀(A1) 및 안티 퓨즈 셀 어레이(100)와 관련하여 전술한 특성들 및 이점들을 갖는 IC 레이아웃 다이어그램이 생성된다.
도 3a 내지 도 3d는 일부 실시예들에 따른 각각의 안티 퓨즈 어레이들(300A 내지 300D)의 도면들이다. 도3a 내지 도 3d 각각은 명확성을 위해 간략화되고 도 1a 내지 도 1c와 관련하여 전술한 바와 같이 안티 퓨즈 어레이 셀(A1)의 다수의 실시예들의 배열의 IC 레이아웃 다이어그램의 평면도를 도시한다. 도 3a는 안티 퓨즈 셀 들(A1, A2)을 포함하는 안티 퓨즈 어레이(300A)를 도시하고, 도 3b는 안티 퓨즈 셀들(A1, A2)을 포함하는 안티 퓨즈 어레이(300B)를 도시하고, 도 3c는 안티 퓨즈 셀들(A1 내지 A4)을 포함하는 안티 퓨즈 어레이(300C)를 도시하고, 도 3d는 안티 퓨즈 셀들(A1 내지 A4)을 포함하는 안티 퓨즈 어레이(300D)를 도시한다.
도 3a 내지 도 3d에 도시된 실시예들에서, 각각의 안티 퓨즈 어레이(300A 내지 300D)는 4개의 인접한 열들(COL1 내지 COL4)을 포함하며, 각각의 열은 4개의 안티 퓨즈 셀들을 포함한다. 다양한 실시예들에서, 안티 퓨즈 어레이(300A 내지 300D)는 4개 이상 또는 이하의 인접한 열들을 포함하거나 및/또는 각각의 열은 4개 이상 또는 이하의 안티 퓨즈 셀들을 포함한다.
안티 퓨즈 어레이들(300A, 300B)에서, 각각의 열(COL1 내지 COL4)은 Y 방향을 따라 교호하는 안티 퓨즈 셀들(A1, A2)을 포함한다. 안티 퓨즈 어레이(300A)에서, 열들(COL1 및 COL3)은 안티 퓨즈 셀들(A1 및 A2)의 제1 서브세트를 포함하고, 열들(COL2 및 COL4)은 안티 퓨즈 셀들(A1 및 A2)의 제2 서브세트를 포함한다. 제2 서브세트를 포함하는 열들(COL2 및 COL4)은 제1 서브세트를 포함하는 열들(COL1 및 COL3)에 대하여 Y 방향을 따라 시프트된다.
안티 퓨즈 어레이(300B)에서, 열들(COL1 및 COL2)은 안티 퓨즈 셀들(A1 및 A2)의 제1 서브세트를 포함하고, 열들(COL3 및 COL4)은 안티 퓨즈 셀들(A1 및 A2)의 제2 서브세트를 포함한다. 제2 서브세트를 포함하는 열들(COL3 및 COL4)은 제1 서브세트를 포함하는 열들(COL1 및 COL2)에 대해 Y 방향을 따라 시프트된다.
제1 서브세트에 대해 상대적으로 시프트되는 제2 서브세트는 제2 서브세트의 안티 퓨즈 구조물 위치와 정렬되는 제1 서브세트의 안티 퓨즈 구조물 위치를 포함하고, 제1 서브세트의 전기적 접속 위치는 X 방향을 따라 제2 서브세트의 2개의 인접한 전기적 접속 위치들 사이의 중간 지점으로 정렬된다.
안티 퓨즈 어레이들(300A 및 300B)에서, 제1 서브세트를 포함하는 열이 제2 서브세트를 포함하는 열에 인접한 각각의 위치에서 열들이 오버래핑된다. 오버래핑 위치에서, 오버래핑된 열들 및 제2 서브세트의 조합은 제1 서브세트에 대해 시프트되어, 도 1c와 관련하여 전술한 안티 퓨즈 셀 어레이(100)의 레이아웃 구성을 포함하는 각각의 안티 퓨즈 어레이들(300A 및 300B)을 초래한다.
다양한 실시예들에서, 안티 퓨즈 어레이들(300A 또는 300B) 중 하나 또는 양쪽 모두는 도 3a 및 도 3b에 도시된 구성 이외의 다른 구성을 포함하는 더 큰 어레이의 부분이다. 비제한적인 예시들은 하나 또는 양쪽 모두의 서브세트들이 2개 이상의 인접한 열들 및/또는 다양한 수의 인접한 열들을 포함하는 어레이들을 포함한다.
안티 퓨즈 어레이들(300C 및 300D)은 열들에 배열되는 것 이외에 행들로 배열된 안티 퓨즈 셀들(A1 내지 A4)을 포함한다. 각각의 행은 X 방향을 따라 교대하는 안티 퓨즈 셀들(A1 및 A3), 또는 X 방향을 따라 교대하는 안티 퓨즈 셀들(A2 및 A4) 중 하나이다.
안티 퓨즈 어레이(300C)에서, 열들(COL1 및 COL3) 각각은 Y 방향을 따라 교호하는 안티 퓨즈 셀들(A1 및 A2)을 포함하고, 열들(COL2 및 COL4) 각각은 Y 방향으로 교호하는 안티 퓨즈 셀들(A3 및 A4)을 포함한다. 안티 퓨즈 어레이(300D)에서, 각각의 열들(COL1 및 COL3)은 음의 Y 방향을 따라 A1 내지 A4로 배열된 안티 퓨즈 셀들(A1 내지 A4)을 포함하고, 각각의 열들(COL2 및 COL4)은 Y 방향을 따라 2개의 셀들만큼 시프트된 열들(COL1 및 COL3)의 배열을 포함한다.
안티 퓨즈 어레이들(300C, 300D)에서, 각각의 열은 각각의 인접한 열과 오버래핑된다. 따라서, 안티 퓨즈 셀들(A1 내지 A4)의 각각의 그룹은 도 1c와 관련하여 전술한 안티 퓨즈 셀 어레이(100)의 레이아웃 구성을 포함한다.
다양한 실시예들에서, 안티 퓨즈 어레이들(300C 또는 300D) 중 하나 또는 양쪽 모두가 도 3c 및 도 3d에 도시된 구성 이외의 구성을 포함하는 더 큰 어레이의 부분이다. 비제한적인 예시들은 도 3c 및 도 3d에 도시된 구성들 중 하나 또는 양쪽 모두의 일부 또는 전체가 결합된 어레이들을 포함한다.
안티 퓨즈 셀 어레이(100)의 구성, 안티 퓨즈 어레이들(300A 내지 300D)의 IC 레이아웃 다이어그램들, 및 이를 기반으로 제조된 IC 디바이스들을 포함함으로써, 안티 퓨즈 셀(A1) 및 안티 퓨즈 셀 어레이(100)와 관련하여 전술한 이점들을 실현할 수 있다.
도 4는 일부 실시예들에 따라 IC 레이아웃 다이어그램을 생성하는 방법(400)의 흐름도이다. 일부 실시예들에서, IC 레이아웃 다이어그램을 생성하는 단계는 도 1c 및 도 1d와 관련하여 전술한 안티 퓨즈 셀 어레이(100)와 같은 안티 퓨즈 셀 어레이의 IC 레이아웃 다이어그램을 생성하는 단계를 포함한다.
방법(400)의 동작들은 하나 이상의 안티 퓨즈 구조물, 예를 들어 생성된 IC 레이아웃 다이어그램에 기초하여 제조된 도 5a 내지 도 5c와 관련하여 후술된 IC 디바이스(5A1)를 포함하는 하나 이상의 IC 디바이스를 형성하는 방법의 부분으로서 수행될 수 있다. IC 디바이스들의 비제한적인 예시들은 메모리 회로들, 논리 디바이스들, 처리 디바이스들, 신호 처리 회로 등을 포함한다.
일부 실시예들에서, 방법(400)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(400)의 일부 또는 전부는 도 7과 관련하여 후술되는 EDA 시스템(700)의 프로세서(702)에 의해 실행된다.
방법(400)의 동작들 중 일부 또는 전부는 설계 하우스, 예를 들어 도 8과 관련하여 후술되는 설계 하우스(820)에서 수행되는 설계 절차의 부분으로서 수행될 수 있다.
일부 실시예들에서, 방법(400)의 동작들은 도 4에 도시된 순서로 수행된다. 일부 실시예들에서, 방법(400)의 동작들은 도 4에 도시된 순서 이외의 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작은 방법(400)의 하나 이상의 동작을 수행하기 전, 수행하는 사이, 수행하는 동안, 및/또는 수행된 이후에 실시된다.
동작 410에서, 복수의 안티 퓨즈 구조물 레이아웃들의 제1 서브세트 및 복수의 안티 퓨즈 구조물 레이아웃들의 제2 서브세트가 수용되며, 제1 서브세트 및 제2 서브세트 각각은 제1 방향으로 연장된다. 다양한 실시예들에서, 제1 서브세트 또는 제2 서브세트를 수용하는 단계 중 하나 또는 둘 다는 하나 이상의 안티 퓨즈 셀 레이아웃 다이어그램을 수용하는 단계를 포함한다. 다양한 실시예들에서, 제1 서브세트 또는 제2 서브세트를 수용하는 단계 중 하나 또는 양쪽 모두는 도 1a 내지 도 1d와 관련하여 전술한 하나 이상의 안티 퓨즈 셀(A1 내지 A4)의 하나 이상의 IC 레이아웃 다이어그램을 수용하는 단계를 포함한다.
일부 실시예들에서, 제1 서브세트 및 제2 서브세트 각각은 복수의 안티 퓨즈 구조물 레이아웃의 안티 퓨즈 구조물 레이아웃들 사이에 복수의 레이아웃 영역들을 포함하고, 복수의 레이아웃 영역들은 제1 레이아웃 영역과 제2 레이아웃 영역 사이에서 교호한다. 제1 레이아웃 영역들 각각은 제2 방향을 따라 연장되는 제1 도전성 영역과 제2 방향을 따라 연장되고 제2 방향을 따라 제1 도전성 영역과 정렬되는 제2 도전성 영역을 포함하고, 제2 레이아웃 영역들 각각은 제2 방향을 따라 연장되는 제3 도전성 영역을 포함한다. 일부 실시예들에서, 제1 레이아웃 영역은 도전성 영역들(Z0 및 Z1)을 포함하고, 제2 레이아웃 영역은 도 1a 내지 도 1d와 관련하여 전술한 도전성 영역(Z2)을 포함한다.
일부 실시예들에서, 제2 서브세트를 수용하는 단계는 제1 방향을 따라 연장되는 축을 중심으로 180도 회전된 제1 서브세트의 구성에 대응하는 제2 서브세트의 구성을 수용하는 단계를 포함한다. 일부 실시예들에서, 제2 서브세트를 수용하는 단계는 도 1a 내지 도 1d와 관련하여 전술한 바와 같이 Y 방향을 따라 연장되는 축에 대해 180도 회전된 안티 퓨즈 셀들(A1 또는 A3) 중 하나 또는 양쪽 모두의 구성에 대응하는 안티 퓨즈 셀들(A2 또는 A4) 중 하나 또는 양쪽 모두의 구성을 수용하는 단계를 포함한다.
일부 실시예들에서, 제1 서브세트 및 제2 서브세트 각각을 수용하는 단계는 제1 방향으로 연장되는 게이트 영역 및 복수의 활성 영역들의 교차점에서의 복수의 안티 퓨즈 구조물 위치들, 및 게이트 영역 및 복수의 상부의 도전성 영역들의 교차점에서의 복수의 전기 접속 위치들을 포함하는 제1 서브세트 및 제2 서브세트 각각을 포함한다. 복수의 안티 퓨즈 구조물 위치들 중 총 2개의 안티 퓨즈 구조물 위치들은 복수의 전기 접속 위치들 중 인접한 전기 접속 위치들의 각각의 쌍 사이에 배치된다.
일부 실시예에서, 제1 서브세트를 수용하는 단계는 안티 퓨즈 비트들(B1 내지 B8)에 대응하는 하나 이상의 레이아웃을 수용하는 단계를 포함하고, 제2 서브세트를 수용하는 단계는 안티 퓨즈 비트들(B9 내지 B16)에 대응하는 하나 이상의 레이아웃을 수용하는 단계를 포함하며, 각각은 도 1a 내지 도 1d와 관련하여 전술한 바와 같다.
일부 실시예들에서, 제1 서브세트는 복수의 제1 서브세트들 중 하나의 제1 서브세트이고, 제1 서브세트를 수용하는 단계는 복수의 제1 서브세트들을 수용하는 단계를 포함한다. 일부 실시예들에서, 제2 서브세트는 복수의 제2 서브세트들 중 하나의 제2 서브세트이고, 제2 서브세트를 수용하는 단계는 복수의 제2 서브세트들을 수용하는 단계를 포함한다. 일부 실시예들에서, 도 3a 내지 도 3d와 관련하여 전술한 바와 같이 복수의 제1 서브세트들을 수용하는 단계는 열들(COL1 및 COL3) 또는 열들(COL1 및 COL2)을 수용하는 단계를 포함하고, 복수의 제2 서브세트들을 수용하는 단계는 열들(COL2 및 COL4) 또는 열들(COL3 및 COL4)을 수용하는 단계를 포함한다.
동작 420에서, 제2 서브세트는 제1 서브세트를 제2 서브세트와 오버래핑함으로써 제1 방향에 수직인 제2 방향을 따라 제1 서브세트에 인접하게 배치된다. 제1 서브세트를 제2 서브세트와 오버래핑하는 단계는 제1 서브세트 및 제2 서브세트의 양쪽 모두에 포함되는 하나 이상의 레이아웃 피처를 포함한다.
일부 실시예들에서, 제1 서브세트를 제2 서브세트와 오버래핑하는 단계는 하나 이상의 게이트 영역 및/또는 하나 이상의 도전성 영역을 공통으로 포함하는 제1 서브세트 및 제2 서브세트의 양쪽 모두를 포함한다. 다양한 실시예들에서, 제1 서브세트를 제2 서브세트와 오버래핑하는 단계는 게이트 영역들(P9 및 P10)을 포함하는 각각의 안티 퓨즈 셀들(A1 내지 A4) 중 적어도 하나를 포함하고, 도 1c 및 도 1d와 관련하여 전술한 바와 같이, 안티 퓨즈 셀들(A1 및 A3)의 양쪽 모두는 도전성 영역(Z0) 및 도전성 영역(Z1)을 포함하거나, 또는 안티 퓨즈 셀들(A2 및 A4)의 양쪽 모두는 도전성 영역(Z0)과 도전성 영역(Z1)을 포함한다.
일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 제1 방향을 따라 제1 서브세트에 대해 제2 서브세트를 시프트하는 단계를 포함한다. 일부 실시예들에서, 제1 서브세트에 대해 제2 서브세트를 시프트하는 단계는 제1 서브세트의 제1 레이아웃 영역들을 제2 방향을 따라 제2 서브세트의 제2 레이아웃 영역들과 정렬하는 단계와, 제1 서브세트의 제2 레이아웃 영역들을 제2 방향을 따라 제2 서브세트의 제1 레이아웃 영역들과 정렬하는 단계를 포함한다. 일부 실시예들에서, 제1 서브세트에 대해 제2 서브세트를 시프트하는 단계는 제1 서브세트의 도전성 영역들(Z0 및 Z1)을 제2 서브세트의 도전성 영역들(Z2)과 정렬하는 단계를 포함한다.
일부 실시예들에서, 제1 서브세트에 대해 제2 서브세트를 시프트하는 단계는 도 3a 및 도 3b와 관련하여 전술한 Y 방향을 따라 다른 하나 이상의 열(COL1 내지 COL4)에 대하여 하나 이상의 열(COL1 내지 COL4)을 시프트하는 단계를 포함한다.
일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 제2 서브세트를 제1 방향을 따라 연장되는 축을 중심으로 180도 회전시키는 단계를 포함한다. 일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 안티 퓨즈 셀들(A1 또는 A2) 중 하나 또는 양쪽 모두를 Y 방향을 따라 연장되는 축을 중심으로 180도 회전시키는 단계를 포함하고, 그것에 의해 안티 퓨즈 셀들(A3 또는 A4) 중 대응하는 하나 또는 양쪽 모두의 구성을 획득한다.
일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 제1 방향을 따라 연장되는 축을 중심으로 180도 회전된 제1 서브세트의 구성에 대응하는 구성을 갖는 제2 서브세트를 배치하는 단계를 포함한다. 일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 도 1c와 관련하여 전술한 바와 같이 안티 퓨즈 셀들(A3 및 A4)을 각각의 안티 퓨즈 셀들(A1 및 A2)에 인접하게 배치하는 단계를 포함한다. 일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 도 3c 및 도 3d와 관련하여 전술한 바와 같이 하나 이상의 열(COL1 내지 COL4)을 다른 하나 이상의 열(COL1 내지 COL4)에 인접하게 배치하는 단계를 포함한다.
제1 서브세트가 복수의 제1 서브세트들 중 하나의 제1 서브세트인 일부 실시예들에서, 제2 서브세트는 복수의 제2 서브세트들 중 하나의 제2 서브세트이며, 제2 서브세트를 제2 방향을 따라 제1 서브세트에 인접하게 배치하는 단계는 복수의 제2 서브세트들의 각각의 제2 서브세트를 복수의 제1 서브세트들의 대응하는 제1 서브세트에 인접하게 그리고 오버래핑되도록 제2 방향을 따라 배치하는 단계를 포함한다. 일부 실시예들에서, 제2 서브세트를 제1 서브세트에 인접하게 배치하는 단계는 도 3a 내지 도 3d와 관련하여 전술한 바와 같이 2개 이상의 열들(COL1 내지 COL4)을 다른 2개 이상의 열들(COL1 내지 COL4)에 인접하게 배치하는 단계를 포함한다.
동작 430에서, 일부 실시예들에서, IC 레이아웃 다이어그램은 저장 장치에 저장된다. 다양한 실시예들에서, IC 레이아웃 다이어그램을 저장 장치에 저장하는 단계는 IC 레이아웃 다이어그램을 비휘발성 컴퓨터 판독 가능한 메모리 또는 셀 라이브러리, 예를 들어 데이터베이스에 저장하는 단계, 및/또는 네트워크 상에 IC 레이아웃 다이어그램을 저장하는 단계를 포함한다. 일부 실시예들에서, 저장 장치에 IC 레이아웃 다이어그램을 저장하는 단계는 도 7과 관련하여 이하에서 설명되는 EDA 시스템(700)의 네트워크(714)를 통해 IC 레이아웃 다이어그램을 저장하는 단계를 포함한다.
동작 440에서, 일부 실시예들에서, 하나 이상의 반도체 마스크들 중 적어도 하나, 또는 반도체 IC의 층 내의 적어도 하나의 컴포넌트는 IC 레이아웃 다이어그램에 기초하여 제조된다. 반도체 IC의 층에 하나 이상의 반도체 마스크 또는 적어도 하나의 컴포넌트를 제조하는 단계는 도 8과 관련하여 후술된다.
동작 450에서, 일부 실시예들에서, 하나 이상의 제조 동작이 IC 레이아웃 다이어그램에 기초하여 수행된다. 일부 실시예들에서, 하나 이상의 제조 동작을 수행하는 단계는 IC 레이아웃 다이어그램에 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. IC 레이아웃 다이어그램에 기초하여 하나 이상의 제조 동작, 예컨대 하나 이상의 리소그래피 노광을 수행하는 단계는 도 8과 관련하여 이하에서 설명한다.
방법(400)의 동작들의 일부 또는 전부를 실행함으로써, 판독 전류 경로들에 대응하는 게이트 영역들이 안티 퓨즈 셀(A1) 및 안티 퓨즈 셀 어레이(100)와 관련하여 전술한 특성들 및 이점들을 갖는 IC 레이아웃 다이어그램이 생성된다.
도 5a 내지 도 5c는 일부 실시예들에 따른 IC 디바이스(5A1)의 도면들이다. IC 디바이스(5A1)는 방법들(200 및/또는 400)의 동작들의 일부 또는 전부를 실행함으로써 형성되고, 도 1a 내지 도 1d와 관련하여 전술한 바와 같이 IC 레이아웃 다이어그램들(A1 및 100)에 기초하여 구성된다. 일부 실시예에서, IC 디바이스(5A1)는 도 8과 관련하여 후술되는 IC 제조업자/제조자("fab")(850)에 의해 제조된 IC 디바이스(860)에 포함된다.
도 5a 내지 도 5c의 IC 디바이스(5A1)의 도시들은 명확성을 위해 단순화된다. 도 5a는 IC 디바이스(5A1)의 평면도를 도시하고, 도 5b는 평면 A-A'을 따른 단면도를 도시하고, 도 5c는 평면 B-B'을 따른 단면도를 도시한다. 도 5a는 도 1a와 관련하여 전술한 X 방향 및 Y 방향을 추가로 도시한다.
IC 디바이스(5A1)는 X 방향을 따라 연장되는 기판(500S) 내의 활성 영역(5AA1), 및 각각 Y 방향을 따라 연장되고 활성 영역(5AA1)을 오버라잉하는 게이트 구조물들(5P4 내지 5P7)을 포함한다. 활성 영역(5AA1)은 활성 영역(AA1)에 따라 구성된 N-형 또는 P-형 활성 영역이고, 게이트 구조물들(5P4 내지 5P7)은 각각의 게이트 영역들(P4 내지 P7)에 따라 구성된 게이트 구조물들이며, 이들 게이트 구조물들 각각은 도 1a 내지 도 1d와 관련하여 위에서 설명되었다.
게이트 구조물(5P4)은 유전체층(5D4)을 오버라잉하는 게이트 도전체(5C4)를 포함하고, 게이트 구조물(5P5)은 유전체 층(5D5)을 오버라잉하는 게이트 도전체(5C5)를 포함하며, 게이트 구조물(5P6)은 유전체 층(5D6)을 오버라잉하는 게이트 도전체(5C6)를 포함하고, 게이트 구조물(5P7)은 유전체층(5D7)을 오버라잉하는 게이트 도전체(5C7)를 포함한다.
안티 퓨즈 구조물(5B1P)은 활성 영역(5AA1)을 오버라잉하는 게이트 구조물(5P4)의 부분 및 이 게이트 구조물(5P4)에 인접한 활성 영역(5AA1)의 부분을 포함한다. 트랜지스터(5B1R)는 활성 영역(5AA1)을 오버라잉하는 게이트 구조물(5P5)의 부분 및 이 게이트 구조물(5P5)에 인접한 활성 영역(5AA1)의 부분을 포함한다. 안티 퓨즈 비트(5B1)는 안티 퓨즈 구조물(5B1P)과 트랜지스터(5B1R)를 포함한다.
안티 퓨즈 구조물(5B5P)은 활성 영역(5AA1)을 오버라잉하는 게이트 구조물(5P7)의 부분 및 이 게이트 구조물(5P7)에 인접한 활성 영역(5AA1)의 부분을 포함한다. 트랜지스터(5B5R)는 활성 영역(5AA1)을 오버라잉하는 게이트 구조물(5P6)의 부분 및 이 게이트 구조물(5P6)에 인접한 활성 영역(5AA1)의 부분을 포함한다. 안티 퓨즈 비트(5B5)는 안티 퓨즈 구조물(5B5P)과 트랜지스터(5B5R)를 포함한다.
접촉부(5C1)는 게이트 구조물들(5P5 및 5P6) 사이의 활성 영역(5AA1)에 전기적으로 접속되고, 도 1a 내지 도 1d에 관해서 전술한 도전성 영역(C1)에 따라 구성된다. 도전성 세그먼트(5BL)는 접촉부(5C1)에 전기적으로 접속되고, 도 1a 내지 도 1d에 관해서 전술한 도전성 영역(BL1)에 따라 구성된다. 일부 실시예들에서, 도전성 세그먼트(5BL)는 금속 제로 층의 세그먼트를 포함한다.
비아(5V0)는 게이트 도전체(5C4)에 전기적으로 접속되고, 비아(5V1)는 게이트 도전체(5C7)에 전기적으로 접속된다. 활성 영역(5AA1)과 각각의 비아들(5V0 및 5V1) 사이의 거리는 도 1a 내지 도 1d와 관련하여 전술한 길이 L에 대응한다. 비아(5V0)는 도전성 영역(V0)에 따라 구성되고, 비아(5V1)는 도전성 영역(V1)에 따라 구성되며, 이들 각각은 도 1a 내지 도 1d와 관련하여 위에서 설명하였다.
도전성 세그먼트(5Z0)는 비아(5V0)를 오버라잉하고 비아(5V0)에 전기적으로 접속되며, 도 1a 내지 도 1d와 관련하여 전술한 도전성 영역(Z0)에 따라 구성된다. 도전성 세그먼트(5Z1)는 비아(5V1)를 오버라잉하고 비아(5V1)에 전기적으로 접속되며, 도 1a 내지 도 1d와 관련하여 전술한 도전성 영역(Z1)에 따라 구성된다.
도전성 세그먼트들(5Z0, 5Z1)은 X 방향을 따라서 서로 정렬된다. 일부 실시예들에서, 각각의 도전성 세그먼트들(5Z0, 5Z1)은 금속 제로층의 세그먼트를 포함한다.
비아(5VWLP0)는 도전성 세그먼트(5Z0)에 전기적으로 접속되고, 비아(5VWLP1)는 도전성 세그먼트(5Z1)에 전기적으로 접속된다. 비아(5VWLP0)는 도전성 영역(VWLP0)에 따라 구성되고, 비아(5VWLP1)는 도전성 영역(VWLP1)에 따라 구성되며, 이들 각각은 도 1d와 관련하여 위에서 설명하였다.
도전성 세그먼트(5MWLP0)는 비아(5VWLP0)를 오버라잉하고 비아(5VWLP0)에 전기적으로 접속되며, 도 1d와 관련하여 전술한 도전성 영역(MWLP0)에 따라 구성된다. 도전성 세그먼트(5MWLP1)는 비아(5VWLP1)를 오버라잉하고 비아(5VWLP1)에 전기적으로 접속되며, 도 1d와 관련하여 전술한 도전성 영역(MWLP1)에 따라 구성된다. 일부 실시예들에서, 도전성 세그먼트들(5MWLP0, 5MWLP1) 각각은 금속 1 층의 세그먼트를 포함한다.
도 5a 내지 도 5c에 도시된 실시예에서, IC 디바이스(5A1)는 활성영역(5AA1) 및 게이트 구조물들(5P4 내지 5P7)을 포함한다. 일부 실시예들에서, IC 디바이스(5A1)는 활성 영역(5AA1)에 추가하여 하나 이상의 활성 영역(도시되지 않음)을 포함한다. 다양한 실시예들에서, IC 디바이스(5A1)는 하나 이상의 게이트 구조물(5P4 내지 5P7)을 포함하지 않거나 또는 게이트 구조물들(5P4 내지 5P7)에 추가하여 하나 이상의 게이트 구조물(도시되지 않음)을 포함한다.
일부 실시예들에서, IC 디바이스(5A1)는 안티 퓨즈 셀 어레이의 일부이며, 도 1a 내지 도 1d와 관련하여 전술한 바와 같이 안티 퓨즈 셀 어레이(100)에 따라 구성된 추가의 안티 퓨즈 구조물들, 게이트 구조물들, 및 도전성 세그먼트들(도시되지 않음)을 포함하거나, 또는 도 3a 내지 도 3d와 관련하여 전술한 바와 같이 안티 퓨즈 어레이들(300A 내지 300D)을 포함한다.
다양한 실시예들에서, IC 디바이스(5A1)는 전술한 바와 같이 활성 영역들, 게이트 구조물들, 및 도전성 세그먼트들의 하나 이상의 조합물을 구성하기에 적합한, 예를 들어 도핑 및/또는 에피택셜 영역들, 웰들, 또는 절연 구조물들과 같은 추가의 IC 디바이스 소자들(도시되지 않음)을 포함한다.
다양한 실시예들에서, IC 디바이스(5A1)는 예를 들어 안티 퓨즈 비트들(5B1 및 5B5)에 대한 하나 이상의 전기 접속부로서 구성된 금속 확산, 금속 제로, 금속 1, 또는 더 높은 금속층의 접촉부들, 비아들, 또는 세그먼트들과 같은 하나 이상의 추가의 도전성 소자(도시되지 않음)를 포함한다.
도 1a 내지 도 1d 및 도 3a 내지 도 3d와 관련하여 전술하였고, 도 2 및 도 4와 관련하여 전술한 방법들(200, 400)의 동작들 중 일부 또는 전부의 실행을 통해 제조된 IC 레이아웃들(A1, 100, 300A 내지 300B)에 따라 구성됨으로써, IC 디바이스(5A1)는 IC 레이아웃들(A1, 100)에 관해 전술한 이점들의 실현을 가능하게 한다.
도 6은 일부 실시예들에 따라 안티 퓨즈 셀에서 판독 동작을 수행하는 방법(600)의 흐름도이다. 방법(600)의 동작들은 하나 이상의 안티 퓨즈 구조물, 예를 들어 도 5a 내지 도 5c와 관련하여 전술한 IC 디바이스(5A1)를 포함하는 하나 이상의 IC 디바이스를 동작시키는 방법의 부분으로서 수행될 수 있다.
일부 실시예들에서, 방법(600)의 동작들은 도 6에 도시된 순서로 수행된다. 일부 실시예들에서, 방법(600)의 동작들은 도 6에 도시된 순서 이외의 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작은 방법(600)의 하나 이상의 동작을 수행하기 전, 수행하는 사이에, 수행하는 동안, 및/또는 수행 이후에 실시된다.
동작 610에서, 판독 전압이 안티 퓨즈 셀 어레이의 4개의 비트 셀 구조물들 각각에 대응하는 게이트 구조물에 인가된다. 판독 전압을 인가하는 단계는 4개의 비트 셀 구조물들 중 제1 비트 셀 구조물에 전기적으로 접속된 비트 라인에 기준 전압을 인가하는 단계를 포함한다. 판독 전압은 판독 전압 레벨을 가지며, 기준 전압은 기준 전압 레벨을 가지며, 판독 전압 레벨과 기준 전압 레벨 간의 차이는 제1 비트 셀 구조물의 유전체 재료를 지속 가능하게 변경시키지 않도록 충분히 작은 전계를 생성한다.
일부 실시예들에서, 판독 전압을 인가하는 단계는 게이트 영역(P4)에 대응하는 게이트 구조물에 신호 WLP0을 인가하는 단계, 게이트 영역(P7)에 대응하는 게이트 구조물에 신호 WLP1을 인가하는 단계, 게이트 영역(P12)에 대응하는 게이트 구조물에 신호 WLP2를 인가하는 단계, 또는 도 1a 내지 도 1d와 관련하여 전술한 게이트 영역(P15)에 대응하는 게이트 구조물에 신호 WLP3을 인가하는 단계를 포함한다.
일부 실시예들에서, 판독 전압을 인가하는 단계는 도 5c와 관련하여 전술한 도전성 세그먼트들(5MWLP0 또는 5MWLP1) 중 하나에서 판독 전압을 인가하는 단계를 포함한다.
단계 620에서, 비트 셀 전류가 제1 비트 셀 구조물에 전기적으로 접속된 비트 라인을 통해 흐르게 된다. 비트 셀 전류는 제1 비트 셀 구조물과 가장 가까운 비아 사이의 게이트 구조물의 부분의 저항에 기초하며, 저항은 4개의 비트 셀 구조물들 내의 제1 비트 셀 구조물의 위치와 실질적으로 무관한 값을 갖는다. 비트 셀 전류가 흐르게 하는 단계는 비트 셀 전류가 감지 증폭기를 사용하여 감지되는데 충분히 큰 크기를 갖게 하는 단계를 포함한다.
비트 셀 전류를 흐르게 하는 단계는 제1 비트 셀 구조물에 포함된 스위칭 디바이스를 턴온하는 단계를 포함한다. 일부 실시예들에서, 비트 셀 전류를 흐르게 하는 단계는 비트 라인 전류 IBL이 도 1a 및 도 1b와 관련하여 전술한 바와 같이 안티 퓨즈 비트(B1)에서 트랜지스터(B1R)를 턴온시키도록 신호 WLR0을 사용하거나 안티 퓨즈 비트(B5)에서 트랜지스터(B5R)를 턴온시키도록 신호 WLR1을 사용하는 대응하는 하나에 의해 저항기(RP0 또는 RP1) 중 하나를 통해 흐르게 하는 단계를 포함한다.
일부 실시예들에서, 비트 셀 전류를 흐르게 하는 단계는 도 1c와 관련하여 전술한 바와 같이 신호 WLR0를 사용하여 비트 셀 전류가 안티 퓨즈 비트들(B1 내지 B4) 중 하나에 인접하고 길이가 L인 게이트 영역(P4)에 대응하는 게이트 구조물의 일 부분으로 흐르게 하는 단계를 포함한다.
일부 실시예들에서, 비트 셀 전류를 흐르게 하는 단계는 도 1c와 관련하여 전술한 바와 같이 신호 WLR1을 사용하여 비트 셀 전류가 안티 퓨즈 비트들(B5 내지 B8) 중 하나에 인접하고 길이가 L인 게이트 영역(P7)에 대응하는 게이트 구조물의 일 부분으로 흐르게 하는 단계를 포함한다.
일부 실시예들에서, 비트 셀 전류를 흐르게 하는 단계는 도 1c와 관련하여 전술한 바와 같이 신호 WLR2를 사용하여 비트 셀 전류가 안티 퓨즈 비트들(B9 내지 B12) 중 하나에 인접하고 길이가 L인 게이트 영역(P12)에 대응하는 게이트 구조물의 일 부분으로 흐르게 하는 단계를 포함한다.
일부 실시예들에서, 비트 셀 전류를 흐르게 하는 단계는 도 1c와 관련하여 전술한 바와 같이 신호 WLR3을 사용하여 비트 셀 전류가 안티 퓨즈 비트들(B13 내지 B16 중 하나에 인접하고 길이가 L인 게이트 영역(P15)에 대응하는 게이트 구조물의 일 부분으로 흐르게 하는 단계를 포함한다.
일부 실시예들에서, 비트 셀 전류를 흐르게 하는 단계는 도 5c와 관련하여 전술한 바와 같이 비트 셀 전류가 게이트 구조물들(5P4 또는 5P7) 중 하나의 일 부분을 통해 흐르게 하는 단계를 포함한다.
동작 630에서, 일부 실시예들에서, 셀 전류는 감지 증폭기를 사용하여 감지된다. 일부 실시예들에서, 감지 증폭기를 사용하여 셀 전류를 감지하는 단계는 대응하는 안티 퓨즈 구조물의 프로그램된 상태를 결정하는 단계를 포함한다.
동작 640에서, 일부 실시예들에서, 하나 이상의 동작 610 내지 630이 적어도 제2 비트 셀 구조물에 대해 반복되어, 비트 셀 전류가 2개 이상의 비트 셀 구조물들에서 흐르게 한다. 다양한 실시예들에서, 동작 610 내지 동작 630 중 하나 이상을 반복하는 단계는 비트 셀 전류가 4개의 비트 셀 구조물들 중 제2 비트 셀 구조물로 흐르게 하는 단계 및/또는 비트 셀 전류가 4개의 비트 셀 구조물들과 다른 비트 셀 구조물로 흐르게 하는 단계를 포함한다. 일부 실시예들에서, 동작 610 내지 동작 630 중 하나 이상을 반복하는 단계는 안티 퓨즈 셀 어레이(100)에 기초하여 제조된 안티 퓨즈 셀 어레이 상에서 동작 610 내지 동작 630 중 하나 이상을 반복하는 단계를 포함한다.
방법(600)의 동작들의 일부 또는 전부를 실행함으로써, 판독 전류 경로들의 게이트 구조 부분들이 안티 퓨즈 셀(A1) 및 안티 퓨즈 셀 어레이(100)와 관련하여 전술한 특성들 및 이점들을 갖는 판독 동작이 수행된다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템(700)의 블록도이다.
일부 실시예들에서, EDA 시스템(700)은 APR 시스템을 포함한다. 하나 이상의 실시예에 따른 유선 라우팅 장치들을 나타내는 레이아웃 다이어그램을 설계하는 본 명세서에 설명된 방법들은, 예를 들어 일부 실시예들에 따른 EDA 시스템(700)을 사용하여 구현 가능하다.
일부 실시예들에서, EDA 시스템(700)은 하드웨어 프로세서(702) 및 비일시적 컴퓨터 판독가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(704)는 다른 것들 사이에서 컴퓨터 프로그램 코드(706), 즉 실행 가능한 명령어들의 세트로 인코딩, 즉 저장된다. 하드웨어 프로세서(702)에 의한 명령들(706)의 실행은 예를 들어 도 9와 관련하여 후술되는 방법(900)(이하, 언급된 공정들 및/또는 방법들)의 일부 또는 전부를 구현하는 EDA 툴을 나타낸다(적어도 부분적으로).
프로세서(702)는 버스(708)를 통해 컴퓨터 판독가능 저장 매체(704)에 전기적으로 결합된다. 프로세서(702)는 또한 버스(708)에 의해 I/O 인터페이스(710)에 전기적으로 결합된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 접속된다. 네트워크 인터페이스(712)는 프로세서(702) 및 컴퓨터 판독가능 저장 매체(704)가 네트워크(714)를 통해 외부 소자들과 접속할 수 있도록 네트워크(714)에 접속된다. 프로세서(702)는 EDA 시스템(700)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용 가능하도록 컴퓨터 판독가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(702)는 중앙 처리 유닛(CPU), 멀티 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(704)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(704)는 반도체 또는 고체 상태 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독가능 저장 매체(704)는 컴팩트 디스크 판독 전용 메모리(CD-ROM), CD-R/W(compact disk-read/write), 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예에서, 저장 매체(704)는 EDA 시스템(700)(그러한 실행은 (적어도 부분적으로) EDA 툴을 나타낸다)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용 가능하도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다. 하나 이상의 실시예에서, 저장 매체(704)는 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 또한 저장한다. 하나 이상의 실시예에서, 저장 매체(704)는 본 명세서에 개시된 바와 같은 표준 셀들, 예컨대 도 1a 내지 도 1d와 관련하여 전술한 바와 같은 안티 퓨즈 셀(A1)을 포함하는 표준 셀들의 라이브러리(707)를 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(710)는 프로세서(702)로 정보 및 명령을 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치스크린, 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(700)은 또한 프로세서(702)에 결합된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 EDA 시스템(700)이 하나 이상의 다른 컴퓨터 시스템이 접속되는 네트워크(714)와 통신을 가능하게 한다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들을 포함하거나; 또는 이더넷, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 2개 이상의 시스템들(700)에서 구현된다.
EDA 시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 명령들, 데이터, 설계 규칙들, 표준 셀들의 라이브러리, 및/또는 프로세서(702)에 의한 처리를 위한 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)로 전송된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 사용자 인터페이스(UI)와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(742)로서 컴퓨터 판독가능 저장 매체(704) 내에 저장된다.
일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일 부분 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 어플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일 부분 또는 전부는 추가적인 소프트웨어 어플리케이션의 일부인 소프트웨어 어플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일 부분 또는 전부는 소프트웨어 어플리케이션에 대한 플러그인 방식(plug-in)으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일 부분인 소프트웨어 어플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일 부분 또는 전부는 EDA 시스템(700)에 의해 사용되는 소프트웨어 어플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO® 또는 다른 적절한 레이아웃 생성 툴과 같은 툴을 사용하여 생성된다.
일부 실시예들에서, 공정들은 비일시적 컴퓨터 판독 가능한 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 비일시적 컴퓨터 판독가능 저장 매체의 예시들에는 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들어 DVD와 같은 하나 이상의 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함하지만, 이들로 제한되지는 않는다.
도 8은 일부 실시예들에 따른 IC 제조 시스템(800) 및 그와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예들에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(800)을 사용하여 제조된다.
도 8에서, IC 제조 시스템(800)은 설계, 개발, 및 제조 사이클 및/또는 IC 디바이스(860)의 제조와 관련된 서비스들에서 서로 상호 작용하는 설계 하우스(820), 마스크 하우스(830), 및 IC 제조업자/제조자("fab")(850)와 같은 엔티티들을 포함한다. IC 제조 시스템(800) 내의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스들을 제공하고 및/또는 하나 이상의 다른 엔티티로부터 서비스들을 수신한다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 2개 이상이 하나의 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 2개 이상이 공통 시설에 공존하며 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 생성한다. IC 설계 레이아웃 다이어그램(822)은 다양한 기하학적 패턴들, 예를 들어 도 5a 내지 도 5c와 관련하여 전술한 IC 디바이스(860), 예를 들어 IC 디바이스(5A1)를 위해 설계된 도 1a, 도 1c, 도 1d, 또는 도 3a 내지 도 3d에 도시된 IC 레이아웃 다이어그램을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(860)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 다양한 IC 피처들을 형성하도록 다양한 층들을 결합한다. 예를 들어, IC 설계 레이아웃 다이어그램(822)의 일 부분은 반도체 기판(실리콘 웨이퍼와 같은)에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 접속의 금속 라인들 또는 비아들, 및 접합 패드용 개구부들과 같은 다양한 IC 피처들과, 그 반도체 기판 상에 배치된 다양한 재료 층들을 포함한다. 설계 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차에는 하나 이상의 논리 설계, 물리적 설계 또는 배치 및 경로가 포함된다. IC 설계 레이아웃 다이어그램(822)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표시될 수 있다.
마스크 하우스(830)는 데이터 준비(832) 및 마스크 제조(844)를 포함한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크(845)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 사용한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(832)를 수행한다. 마스크 데이터 준비(832)는 RDF를 마스크 제조(844)로 제공한다. 마스크 제조(844)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 변환한다. IC 설계 레이아웃 다이어그램(822)은 마스크 기록기의 특정 특성 및/또는 IC 팹(850)의 요건들을 준수하도록 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 분리된 소자들로서 도시되어 있다. 일부 실시예들에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 총괄하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(832)는 리소그래피 향상 기술들을 사용하여 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러들을 보상하기 위한 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(832)는 오프 액시스 조명(off-axis illumination), 서브 해상도 보조 피처들(sub-resolution assist features), 위상 시프팅 마스크들, 다른 적절한 기술들 등 또는 이들의 조합물과 같은 추가의 해상도 향상 기술(RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(832)는 반도체 제조 공정들의 가변성 등을 설명하기 위해 충분한 마진들을 보장하도록 소정의 기하학적 및/또는 접속성 제한을 포함하는 마스크 생성 규칙들의 세트로 OPC의 공정들을 거친 IC 설계 레이아웃 다이어그램(822)을 검사하는 마스크 규칙 검사기(MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수 있는 마스크 제조(844) 도중의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(822)을 수정한다.
일부 실시예들에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현될 공정을 시뮬레이션하는 리소그래피 공정 검사(LPC)를 포함한다. LPC는 IC 디바이스(860)와 같은 시뮬레이션된 제조 디바이스를 생성하기 위해 IC 설계 레이아웃 다이어그램(822)에 기초하여 이와 같은 처리를 시뮬레이션한다. LPC 시뮬레이션의 처리 파라미터들은 IC 제조 사이클의 다양한 공정과 관련된 파라미터들, IC를 제조하기 위해 사용된 툴과 관련된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 공간 영상 콘트라스트(aerial image contrast), 초점 심도("DOF"), 마스크 오차 강화 계수("MEEF"), 다른 적절한 계수들 등 또는 이들의 조합물과 같은 다양한 계수들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙들을 만족시키기에 형태가 충분히 근접하지 않는 경우, IC 설계 레이아웃 다이어그램(822)을 추가로 정제하기 위해 OPC 및/또는 MRC가 반복된다.
마스크 데이터 준비(832)의 전술한 설명은 명확성을 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(832)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 논리 동작(LOP)과 같은 추가적인 피처들을 포함한다. 또한, 데이터 준비(832) 중에 IC 설계 레이아웃 다이어그램(822)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(832) 이후 및 마스크 제조(844) 중에, 마스크(845) 또는 마스크들의 그룹(845)이 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 제조된다. 일부 실시예들에서, 마스크 제조(844)는 IC 설계 레이아웃 다이어그램(822)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 일부 실시예들에서, 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(포토마스크 또는 레티클)(845) 상에 패턴을 형성하기 위해 전자 빔(e-빔) 또는 다중 전자 빔들의 메커니즘이 사용된다. 마스크(845)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(845)는 이진 기술을 사용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료층(예를 들어, 포토레지스트)을 노광하는데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 일 예시에서, 마스크(845)의 이진 마스크 버전은 이진 마스크의 불투명한 영역에 코팅된 투명 기판(예를 들어, 융합된 석영) 및 불투명 재료(예를 들어, 크롬)를 포함한다. 또 다른 예시에서, 마스크(845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(845)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제조(844)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 이러한 마스크(들)는 에칭 공정에서 반도체 웨이퍼(853) 내의 다양한 도핑 영역들을 형성하고 다른 적절한 공정에서 반도체 웨이퍼(853) 내의 다양한 에칭 영역들을 형성하도록 이온 주입 공정에 사용된다.
IC 팹(850)은 웨이퍼 제조(852)를 포함한다. IC 팹(850)은 다양한 상이한 IC 제품들을 제조하기 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비즈니스이다. 일부 실시예들에서, IC 팹(850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들(FEOL(front-end-of-line) 제조)의 프론트 엔드 제조를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품들(BEOL(back-end-of-line ) 제조)의 상호 접속 및 패키징을 위한 백 엔드 제조를 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(850)은 마스크 디바이스(860)를 제조하기 위해 마스크 하우스(830)에 의해 제조된 마스크(들)(845)를 사용한다. 따라서, IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 적어도 간접적으로 사용한다. 일부 실시예들에서, 반도체 웨이퍼(853)는 IC 디바이스(860)를 형성하기 위해 마스크(들)(845)를 사용하여 IC 팹(850)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 반도체 웨이퍼(853)는 실리콘 기판 또는 그 위에 형성된 재료 층들을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는 (후속 제조 단계들에서 형성되는) 다양한 도핑 영역들, 유전체 피처들, 다중 레벨 상호 접속부 등 중 하나 이상을 추가로 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 8의 시스템(800)) 및 그와 관련된 IC 제조 흐름에 관한 세부 사항들은 예를 들어, 2016년 2월 9일자로 허여된 미국 특허 번호 제9,256,709호, 2015년 10월 1일자로 공개된 미국 사전 부여 공개 번호 제20150278429호, 2014년 2월 6일자로 공개된 미국 사전 부여 공개 번호 제20140040838호, 및 2007년 8월 21일자로 허여된 미국 특허 번호 제7,260,442호에서 발견되고 있으며, 이들 각각의 전체 내용은 본 명세서에 참고로 인용된다.
일부 실시예들에서, 집적 회로(IC) 레이아웃 다이어그램을 생성하는 방법은, IC 레이아웃 다이어그램의 활성 영역을 제1 게이트 영역과 교차시켜 활성 영역 내에 제1 안티 퓨즈 구조물의 위치를 정의하는 단계와, 활성 영역을 제2 게이트 영역과 교차시켜 활성 영역 내에 제2 안티 퓨즈 구조물의 위치를 정의하는 단계와, 제1 게이트 영역을 제1 도전성 영역으로 오버라잉하여 제1 도전성 영역과 제1 게이트 영역 사이의 전기적 접속의 위치를 정의하는 단계와, 제2 게이트 영역을 제2 도전성 영역으로 오버라잉하여 제2 도전성 영역과 제2 게이트 영역 사이의 전기적 접속의 위치를 정의하는 단계를 포함하고, 제1 도전성 영역 및 제2 도전성 영역은 제1 게이트 영역 및 제2 게이트 영역이 연장되는 방향에 수직인 방향을 따라 정렬되며, 활성 영역을 제1 게이트 영역과 교차시키는 단계, 활성 영역을 제2 게이트 영역과 교차시키는 단계, 제1 게이트 영역을 오버라잉하는 단계, 또는 제2 게이트 영역을 오버라잉하는 단계 중 적어도 하나의 단계는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 본 발명의 방법은 IC 레이아웃 다이어그램에 기초하여, 하나 이상의 반도체 마스크들 중 적어도 하나, 또는 반도체 IC의 층 내의 적어도 하나의 컴포넌트를 제조하는 단계를 포함한다. 일부 실시예들에서, 본 발명의 방법은 활성 영역을 제3 게이트 영역과 교차시켜 제1 안티 퓨즈 구조물과 제2 안티 퓨즈 구조물 사이의 활성 영역 내의 제1 트랜지스터의 위치를 정의하는 단계와, 활성 영역을 제4 게이트 영역과 교차시켜 제1 트랜지스터와 제2 안티 퓨즈 구조물 사이의 활성 영역 내의 제2 트랜지스터의 위치를 정의하는 단계를 포함한다. 일부 실시예들에서, 제1 도전성 영역 및 제2 도전성 영역을 오버라잉하는 단계는 제3 게이트 영역 및 제4 게이트 영역을 포함하는 공간에 의해 제1 도전성 영역과 제2 도전성 영역을 분리하는 단계를 포함한다. 일부 실시예들에서, 제1 도전성 영역을 오버라잉하는 단계와 제2 도전성 영역을 오버라잉하는 단계 각각은 대응하는 게이트 구조물과 상부 금속층 내의 대응하는 세그먼트 사이의 비아의 위치를 정의한다. 일부 실시예들에서, 제1 도전성 영역을 오버라잉하는 단계와 제2 도전성 영역을 오버라잉하는 단계 각각은 금속 제로 층의 세그먼트를 정의하는 부분이다. 일부 실시예들에서, 본 발명의 방법은 활성 영역과 제1 게이트 영역 및 제2 게이트 영역을 제3 도전성 영역으로 오버라잉하여 제3 도전성 영역과 활성 영역 사이의 전기적 접속의 위치를 정의하는 단계를 포함한다.
일부 실시예들에서, 집적 회로(IC) 디바이스는, 제1 게이트 도전체와 제1 활성 영역 사이에 제1 유전체 층을 포함하는 제1 안티 퓨즈 구조물과, 제2 게이트 도전체와 제1 활성 영역 사이에 제2 유전체 층을 포함하는 제2 안티 퓨즈 구조물과, 제1 활성 영역으로부터 제1 거리만큼 이격된 제1 위치에서 제1 게이트 도전체에 전기적으로 접속된 제1 비아와, 제1 활성 영역으로부터 제2 거리만큼 이격된 제2 위치에서 제2 게이트 도전체에 전기적으로 접속된 제2 비아를 포함하고, 제1 거리는 제2 거리와 대략 동일하다. 일부 실시예들에서, 본 발명의 IC 디바이스는, 제1 게이트 도전체와 제2 활성 영역 사이에 제3 유전체 층을 포함하는 제3 안티 퓨즈 구조물과, 제2 게이트 도전체와 제2 활성 영역 사이에 제4 유전체 층을 포함하는 제4 안티 퓨즈 구조물과, 제2 활성 영역으로부터 제3 거리만큼 이격된 제3 위치에서 제1 게이트 도전체에 전기적으로 접속된 제3 비아와, 제2 활성 영역으로부터 제4 거리만큼 이격된 제4 위치에서 제2 게이트 도전체에 전기적으로 접속된 제4 비아를 포함하고, 제3 거리는 제4 거리와 대략 동일하다. 일부 실시예들에서, 본 발명의 IC 디바이스는, 제1 비아 및 제3 비아에 전기적으로 접속된 제1 도전성 세그먼트와, 제2 비아 및 제4 비아에 전기적으로 접속된 제2 도전성 세그먼트를 포함한다. 일부 실시예들에서, 제1 활성 영역 및 제2 활성 영역은 제1 위치와 제3 위치 사이 및 제2 위치와 제4 위치 사이에 배치되고, 제1 활성 영역 및 제2 활성 영역은 복수의 활성 영역들 중 인접한 활성 영역들이다. 일부 실시예들에서, 본 발명의 IC 디바이스는, 제3 게이트 도전체와 제1 활성 영역 사이에 제5 유전체 층을 포함하는 제1 트랜지스터와, 제4 게이트 도전체와 제1 활성 영역 사이에 제6 유전체 층을 포함하는 제2 트랜지스터와, 제3 게이트 도전체와 제2 활성 영역 사이에 제7 유전체 층을 포함하는 제3 트랜지스터와, 제4 게이트 도전체와 제2 활성 영역 사이에 제8 유전체 층을 포함하는 제4 트랜지스터와, 제1 활성 영역과 제2 활성 영역 사이의 제5 위치에서 3 게이트 도전체 또는 제4 게이트 도전체에 전기적으로 접속된 제5 비아를 포함한다. 일부 실시예들에서, 본 발명의 IC 디바이스는, 제5 게이트 도전체와 제3 활성 영역 사이에 제9 유전체 층을 포함하는 제5 안티 퓨즈 구조물과, 제6 게이트 도전체와 제3 활성 영역 사이에 제10 유전체 층을 포함하는 제6 안티 퓨즈 구조물과, 제6 위치에서 제5 게이트 도전체에 전기적으로 접속된 제6 비아와, 제7 위치에서 제6 게이트 도전체에 전기적으로 접속된 제7 비아를 포함하고, 제5 비아, 제6 비아, 및 제7 비아는 직선으로 정렬된다.
일부 실시예들에서, 전자 설계 자동화(EDA) 시스템은, 프로세서, 및 하나 이상의 프로그램에 대한 컴퓨터 프로그램 코드를 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함한다. 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는, 프로세서로 시스템이, 제1 방향으로 연장되는 복수의 안티 퓨즈 구조물 레이아웃들의 제1 서브세트를 수용하고, 제1 방향으로 연장되는 복수의 안티 퓨즈 구조물 레이아웃들의 제2 서브세트를 수용하며, 제1 서브세트를 제2 서브세트와 오버래핑함으로써 제1 서브세트에 인접한 제2 서브세트를 제1 방향에 수직인 제2 방향을 따라 배치하고, 복수의 안티 퓨즈 구조물 레이아웃들의 오버래핑된 제1 서브세트 및 제2 서브세트에 기초하여 집적 회로(IC) 디바이스의 레이아웃 다이어그램을 생성하도록 구성된다. 일부 실시예들에서, 제1 서브세트 및 제2 서브세트 각각은, 제1 방향으로 연장되는 게이트 영역과 복수의 활성 영역들의 교차점들에서의 복수의 안티 퓨즈 구조물 위치들, 및 게이트 영역과 복수의 오버라잉하는 도전성 영역들의 교차점들에서의 복수의 전기 접속 위치들을 포함하고, 복수의 안티 퓨즈 구조물 위치들 중 총 2개의 안티 퓨즈 구조물 위치들은 복수의 전기 접속 위치들 중 인접한 전기 접속 위치들의 각각의 쌍 사이에 배치된다. 일부 실시예들에서, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는, 프로세서로 시스템이, 제2 서브세트를 제1 방향을 따라 제1 서브세트에 대해 시프트함으로써 제2 서브세트를 제1 서브세트에 인접하게 배치하도록 구성된다. 일부 실시예들에서, 제1 서브세트 및 제2 서브세트 각각은 복수의 안티 퓨즈 구조물 레이아웃들 중 안티 퓨즈 구조물 레이아웃들 사이에 제1 레이아웃 영역들과 제2 레이아웃 영역들 사이를 교호하는 복수의 레이아웃 영역들을 포함하고, 제1 레이아웃 영역들 각각은 제2 방향을 따라 연장되는 제1 도전성 영역 및 제2 방향을 따라 연장되고 제2 방향을 따라 제1 도전성 영역과 정렬되는 제2 도전성 영역을 포함하며, 제2 레이아웃 영역들 각각은 제2 방향을 따라 연장되는 제3 도전성 영역을 포함하고, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서로 시스템이, 제1 서브세트의 제1 레이아웃 영역들을 제2 방향을 따라 제2 서브세트의 제2 레이아웃 영역들과 정렬시킴으로써, 그리고 제1 서브세트의 제2 레이아웃 영역들을 제2 방향을 따라 제2 서브세트의 제1 레이아웃 영역들과 정렬시킴으로써, 제2 서브세트를 제1 서브세트에 대해 시트프하게 하도록 구성된다. 일부 실시예들에서, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서로 시스템이, 제1 방향을 따라 연장되는 축을 중심으로 180도 회전된 제1 서브세트의 구성에 대응하는 제2 서브세트의 구성을 수용함으로써 복수의 안티 퓨즈 구조물 레이아웃들의 제2 서브세트를 수용하거나, 또는 제2 서브세트를 제1 방향을 따라 연장되는 축을 중심으로 180도만큼 회전시킴으로써 제2 서브세트를 제1 서브세트에 인접하게 배치하도록 구성된다. 일부 실시예들에서, 제1 서브세트는 복수의 제1 서브세트들 중 하나의 제1 서브세트이고, 제2 서브세트는 복수의 제2 서브세트들 중 하나의 제2 서브세트이며, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서로 시스템이, 복수의 제2 서브세트들 중 각각의 제2 서브세트를 제2 방향을 따라 복수의 제1 서브세트들 중 대응하는 제1 서브세트에 인접하게 그리고 오버래핑되게 배치함으로써 제2 서브세트를 제2 방향을 따라 제1 서브세트에 인접하게 배치하도록 구성된다. 일부 실시예들에서, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서로 시스템이, 제1 서브세트 및 제2 서브세트 둘 다에 게이트 영역을 포함시킴으로써 제1 서브세트를 제2 서브세트와 오버래핑되게 하도록 구성된다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
실시예들
실시예 1.
집적 회로(integrated circuit, IC) 레이아웃 다이어그램(layout diagram)을 생성하는 방법에 있어서,
상기 IC 레이아웃 다이어그램 내의 활성 영역을 제1 게이트 영역과 교차시켜(intersecting) 상기 활성 영역 내에 제1 안티 퓨즈 구조물(anti-fuse structure)의 위치를 정의하는 단계;
상기 활성 영역을 제2 게이트 영역과 교차시켜 상기 활성 영역 내에 제2 안티 퓨즈 구조물의 위치를 정의하는 단계;
상기 제1 게이트 영역을 제1 도전성 영역으로 오버라잉(overlying)하여 상기 제1 도전성 영역과 상기 제1 게이트 영역 사이의 전기적 접속의 위치를 정의하는 단계; 및
상기 제2 게이트 영역을 제2 도전성 영역으로 오버라잉하여 상기 제2 도전성 영역과 상기 제2 게이트 영역 사이의 전기적 접속의 위치를 정의하는 단계
를 포함하고,
상기 제1 도전성 영역 및 상기 제2 도전성 영역은 일 방향 - 상기 일 방향을 따라 상기 제1 게이트 영역 및 상기 제2 게이트 영역이 연장됨 - 에 수직인 방향을 따라 정렬되며,
상기 활성 영역을 상기 제1 게이트 영역과 교차시키는 것, 상기 활성 영역을 상기 제2 게이트 영역과 교차시키는 것, 상기 제1 게이트 영역을 오버라잉하는 것, 또는 상기 제2 게이트 영역을 오버라잉하는 것 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인, 방법.
실시예 2. 실시예 1에 있어서, 상기 IC 레이아웃 다이어그램에 기초하여,
하나 이상의 반도체 마스크, 또는
반도체 IC의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나를 제조하는 단계를 더 포함하는, 방법.
실시예 3. 실시예 1에 있어서,
상기 활성 영역을 제3 게이트 영역과 교차시켜 상기 제1 안티 퓨즈 구조물과 상기 제2 안티 퓨즈 구조물 사이의 상기 활성 영역 내의 제1 트랜지스터의 위치를 정의하는 단계; 및
상기 활성 영역을 제4 게이트 영역과 교차시켜 상기 제1 트랜지스터와 상기 제2 안티 퓨즈 구조물 사이의 상기 활성 영역 내의 제2 트랜지스터의 위치를 정의하는 단계를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서, 상기 제1 도전성 영역 및 상기 제2 도전성 영역을 오버라잉하는 것은, 상기 제3 게이트 영역 및 상기 제4 게이트 영역을 포함하는 공간에 의해 상기 제1 도전성 영역과 제2 도전성 영역을 분리하는 것을 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 도전성 영역을 오버라잉하는 것 및 상기 제2 도전성 영역을 오버라잉하는 것 각각은, 대응하는 게이트 구조물과, 그 위에 있는 금속층 내의 대응하는 세그먼트 사이의 비아의 위치를 정의하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 도전성 영역을 오버라잉하는 것 및 상기 제2 도전성 영역을 오버라잉하는 것 각각은, 금속 제로 층(metal zero layer)의 세그먼트를 정의하는 것의 일부인 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 활성 영역, 상기 제1 게이트 영역 및 상기 제2 게이트 영역을 제3 도전성 영역으로 오버라잉하여 상기 제3 도전성 영역과 상기 활성 영역 사이의 전기적 접속의 위치를 정의하는 단계를 더 포함하는, 방법.
실시예 8. 집적 회로(IC) 디바이스에 있어서,
제1 게이트 도전체와 제1 활성 영역 사이에 제1 유전체 층을 포함하는 제1 안티 퓨즈 구조물;
제2 게이트 도전체와 상기 제1 활성 영역 사이에 제2 유전체 층을 포함하는 제2 안티 퓨즈 구조물;
상기 제1 활성 영역으로부터 제1 거리에 있는 제1 위치에서 상기 제1 게이트 도전체에 전기적으로 접속된 제1 비아; 및
상기 제1 활성 영역으로부터 제2 거리에 있는 제2 위치에서 상기 제2 게이트 도전체에 전기적으로 접속된 제2 비아
를 포함하고,
상기 제1 거리는 상기 제2 거리와 동일한 것인, IC 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 게이트 도전체와 제2 활성 영역 사이에 제3 유전체 층을 포함하는 제3 안티 퓨즈 구조물;
상기 제2 게이트 도전체와 상기 제2 활성 영역 사이에 제4 유전체 층을 포함하는 제4 안티 퓨즈 구조물;
상기 제2 활성 영역으로부터 제3 거리에 있는 제3 위치에서 상기 제1 게이트 도전체에 전기적으로 접속된 제3 비아; 및
상기 제2 활성 영역으로부터 제4 거리에 있는 제4 위치에서 상기 제2 게이트 도전체에 전기적으로 접속된 제4 비아
를 더 포함하고,
상기 제3 거리는 상기 제4 거리와 동일한 것인, IC 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제1 비아 및 상기 제3 비아에 전기적으로 접속된 제1 도전성 세그먼트; 및
상기 제2 비아 및 상기 제4 비아에 전기적으로 접속된 제2 도전성 세그먼트를 더 포함하는, IC 디바이스.
실시예 11. 실시예 9에 있어서,
상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 위치와 제3 위치 사이에 그리고 상기 제2 위치와 제4 위치 사이에 배치되고,
상기 제1 활성 영역 및 상기 제2 활성 영역은 복수의 활성 영역들 중 인접한 활성 영역들인 것인, IC 디바이스.
실시예 12. 실시예 11에 있어서,
제3 게이트 도전체와 상기 제1 활성 영역 사이에 제5 유전체 층을 포함하는 제1 트랜지스터;
제4 게이트 도전체와 상기 제1 활성 영역 사이에 제6 유전체 층을 포함하는 제2 트랜지스터;
상기 제3 게이트 도전체와 상기 제2 활성 영역 사이에 제7 유전체 층을 포함하는 제3 트랜지스터;
상기 제4 게이트 도전체와 상기 제2 활성 영역 사이에 제8 유전체 층을 포함하는 제4 트랜지스터; 및
상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제5 위치에서 상기 제3 게이트 도전체 또는 상기 제4 게이트 도전체에 전기적으로 접속된 제5 비아를 더 포함하는, IC 디바이스.
실시예 13. 실시예 12에 있어서,
제5 게이트 도전체와 제3 활성 영역 사이에 제9 유전체 층을 포함하는 제5 안티 퓨즈 구조물;
제6 게이트 도전체와 상기 제3 활성 영역 사이에 제10 유전체 층을 포함하는 제6 안티 퓨즈 구조물;
제6 위치에서 상기 제5 게이트 도전체에 전기적으로 접속된 제6 비아; 및
제7 위치에서 상기 제6 게이트 도전체에 전기적으로 접속된 제7 비아
를 더 포함하고,
상기 제5 비아, 상기 제6 비아, 및 상기 제7 비아는 직선으로 정렬되는 것인, IC 디바이스.
실시예 14.
전자 설계 자동화(electronic design automation, EDA) 시스템에 있어서,
프로세서; 및
하나 이상의 프로그램에 대한 컴퓨터 프로그램 코드를 포함하는 비일시적 컴퓨터 판독가능 저장 매체
를 포함하고,
상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이,
복수의 안티 퓨즈 구조물 레이아웃들의 제1 서브세트 - 상기 제1 서브세트는 제1 방향으로 연장됨 - 를 수용하게 하고;
상기 복수의 안티 퓨즈 구조물 레이아웃들의 제2 서브세트 - 상기 제2 서브세트는 상기 제1 방향으로 연장됨 - 를 수용하게 하고;
상기 제1 서브세트를 상기 제2 서브세트와 오버래핑(overlapping)함으로써 상기 제2 서브세트를 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 서브세트에 인접하게 배치하게 하며;
상기 복수의 안티 퓨즈 구조물 레이아웃들의 오버래핑된 제1 서브세트 및 제2 서브세트에 기초하여 집적 회로(IC) 디바이스의 레이아웃 다이어그램을 생성하게 하 하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.
실시예 15. 실시예 14에 있어서, 상기 제1 서브세트 및 상기 제2 서브세트 각각은,
게이트 영역 - 상기 게이트 영역은 제1 방향으로 연장됨 - 과 복수의 활성 영역들의 교차점들에 있는 복수의 안티 퓨즈 구조물 위치들; 및
상기 게이트 영역과 복수의 오버라잉된 도전성 영역들의 교차점들에 있는 복수의 전기 접속 위치들을 포함하고,
상기 복수의 안티 퓨즈 구조물 위치들 중 총 2개의 안티 퓨즈 구조물 위치들은, 상기 복수의 전기 접속 위치들 중 인접한 전기 접속 위치들의 각각의 쌍 사이에 배치되는 것인, 전자 설계 자동화(EDA) 시스템.
실시예 16. 실시예 14에 있어서, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이, 상기 제2 서브세트를 상기 제1 방향을 따라 상기 제1 서브세트에 대해 시프트함으로써 상기 제2 서브세트를 상기 제1 서브세트에 인접하게 배치하게 하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.
실시예 17. 실시예 16에 있어서,
상기 제1 서브세트 및 상기 제2 서브세트 각각은, 상기 복수의 안티 퓨즈 구조물 레이아웃들 중 상기 안티 퓨즈 구조물 레이아웃들 사이에 복수의 레이아웃 영역들 - 상기 복수의 레이아웃 영역들은 제1 레이아웃 영역들과 제2 레이아웃 영역들 사이를 교호함 - 을 포함하고,
상기 제1 레이아웃 영역들 각각은 상기 제2 방향을 따라 연장되는 제1 도전성 영역, 및 상기 제2 방향을 따라 연장되고 상기 제2 방향을 따라 상기 제1 도전성 영역과 정렬되는 제2 도전성 영역을 포함하며,
상기 제2 레이아웃 영역들 각각은 상기 제2 방향을 따라 연장되는 제3 도전성 영역을 포함하고,
상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이,
상기 제1 서브세트의 제1 레이아웃 영역들을 상기 제2 방향을 따라 상기 제2 서브세트의 제2 레이아웃 영역들과 정렬시킴으로써; 그리고
상기 제1 서브세트의 제2 레이아웃 영역들을 상기 제2 방향을 따라 상기 제2 서브세트의 제1 레이아웃 영역들과 정렬시킴으로써 상기 제2 서브세트를 상기 제1 서브세트에 대해 시프트하게 하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.
실시예 18. 실시예 14에 있어서, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이,
상기 제1 방향을 따라 연장되는 축을 중심으로 180도 회전된 상기 제1 서브세트의 구성에 대응하는 상기 제2 서브세트의 구성을 수용함으로써 상기 복수의 안티 퓨즈 구조물 레이아웃들의 제2 서브세트를 수용하게 하거나, 또는
상기 제2 서브세트를 상기 제1 방향을 따라 연장되는 축을 중심으로 180도 회전시킴으로써 상기 제2 서브세트를 상기 제1 서브세트에 인접하게 배치하게 하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.
실시예 19. 실시예 14에 있어서,
상기 제1 서브세트는 복수의 제1 서브세트들 중 하나의 제1 서브세트이고,
상기 제2 서브세트는 복수의 제2 서브세트들 중 하나의 제2 서브세트이며,
상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이, 상기 복수의 제2 서브세트들 중 각각의 제2 서브세트를 상기 제2 방향을 따라 상기 복수의 제1 서브세트들 중 대응하는 제1 서브세트에 인접하게 그리고 오버래핑되게 배치함으로써 상기 제2 서브세트를 상기 제2 방향을 따라 상기 제1 서브세트에 인접하게 배치하게 하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.
실시예 20. 실시예 14에 있어서, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이, 상기 제1 서브세트 및 상기 제2 서브세트의 둘 다에 게이트 영역을 포함시킴으로써 상기 제1 서브세트를 상기 제2 서브세트와 오버래핑하게 하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.

Claims (10)

  1. 집적 회로(integrated circuit, IC) 레이아웃 다이어그램(layout diagram)을 생성하는 방법에 있어서,
    상기 IC 레이아웃 다이어그램 내의 활성 영역을 제1 게이트 영역과 교차시켜(intersecting) 상기 활성 영역 내에 제1 안티 퓨즈 구조물(anti-fuse structure)의 위치를 정의하는 단계로서, 상기 활성 영역은 제1 방향을 따라 연장하고, 상기 제1 게이트 영역은 상기 제1 방향에 수직하는 제2 방향을 따라 연장하는 것인, 상기 제1 안티 퓨즈 구조물의 위치를 정의하는 단계;
    상기 활성 영역을 제2 게이트 영역과 교차시켜 상기 활성 영역 내에 제2 안티 퓨즈 구조물의 위치를 정의하는 단계로서, 상기 제2 게이트 영역은 상기 제2 방향을 따라 연장하는 것인, 상기 제2 안티 퓨즈 구조물의 위치를 정의하는 단계;
    상기 제1 게이트 영역을 제1 도전성 영역으로 오버라잉(overlying)하여 상기 제1 도전성 영역과 상기 제1 게이트 영역 사이의 전기적 접속의 위치를 정의하는 단계; 및
    상기 제2 게이트 영역을 제2 도전성 영역으로 오버라잉하여 상기 제2 도전성 영역과 상기 제2 게이트 영역 사이의 전기적 접속의 위치를 정의하는 단계
    를 포함하고,
    상기 제1 도전성 영역 및 상기 제2 도전성 영역 각각은 상기 제1 방향을 따라 연장하고, 상기 활성 영역과 이격되어 있으며,
    상기 활성 영역을 상기 제1 게이트 영역과 교차시키는 것, 상기 활성 영역을 상기 제2 게이트 영역과 교차시키는 것, 상기 제1 게이트 영역을 오버라잉하는 것, 또는 상기 제2 게이트 영역을 오버라잉하는 것 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인, 방법.
  2. 제1항에 있어서, 상기 IC 레이아웃 다이어그램에 기초하여,
    하나 이상의 반도체 마스크, 또는
    반도체 IC의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나를 제조하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 활성 영역을 제3 게이트 영역과 교차시켜 상기 제1 안티 퓨즈 구조물과 상기 제2 안티 퓨즈 구조물 사이의 상기 활성 영역 내의 제1 트랜지스터의 위치를 정의하는 단계; 및
    상기 활성 영역을 제4 게이트 영역과 교차시켜 상기 제1 트랜지스터와 상기 제2 안티 퓨즈 구조물 사이의 상기 활성 영역 내의 제2 트랜지스터의 위치를 정의하는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 제1 도전성 영역 및 상기 제2 도전성 영역을 오버라잉하는 것은, 상기 제3 게이트 영역 및 상기 제4 게이트 영역을 포함하는 공간에 의해 상기 제1 도전성 영역과 제2 도전성 영역을 분리하는 것을 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 제1 도전성 영역을 오버라잉하는 것 및 상기 제2 도전성 영역을 오버라잉하는 것 각각은, 대응하는 게이트 구조물과, 그 위에 있는 금속층 내의 대응하는 세그먼트 사이의 비아의 위치를 정의하는 것인, 방법.
  6. 제1항에 있어서, 상기 제1 도전성 영역을 오버라잉하는 것 및 상기 제2 도전성 영역을 오버라잉하는 것 각각은, 금속 제로 층(metal zero layer)의 세그먼트를 정의하는 것의 일부인 것인, 방법.
  7. 제1항에 있어서, 상기 활성 영역, 상기 제1 게이트 영역 및 상기 제2 게이트 영역을 제3 도전성 영역으로 오버라잉하여 상기 제3 도전성 영역과 상기 활성 영역 사이의 전기적 접속의 위치를 정의하는 단계를 더 포함하는, 방법.
  8. 집적 회로(IC) 디바이스에 있어서,
    제1 게이트 도전체와 제1 활성 영역 사이에 제1 유전체 층을 포함하는 제1 안티 퓨즈 구조물;
    제2 게이트 도전체와 상기 제1 활성 영역 사이에 제2 유전체 층을 포함하는 제2 안티 퓨즈 구조물;
    상기 제1 활성 영역으로부터 제1 거리에 있는 제1 위치에서 상기 제1 게이트 도전체에 전기적으로 접속된 제1 비아;
    상기 제1 활성 영역으로부터 제2 거리에 있는 제2 위치에서 상기 제2 게이트 도전체에 전기적으로 접속된 제2 비아;
    상기 제1 비아에 전기적으로 접속되고, 상기 제1 게이트 도전체를 오버라잉하는 제1 도전성 세그먼트; 및
    상기 제2 비아에 전기적으로 접속되고, 상기 제2 게이트 도전체를 오버라잉하는 제2 도전성 세그먼트
    를 포함하고,
    상기 제1 거리는 상기 제2 거리와 동일하고,
    상기 제1 및 제2 게이트 도전체는 제1 방향을 따라 연장되고,
    상기 제1 활성 영역은 상기 제1 방향에 수직인 제2 방향을 따라 연장하고,
    상기 제1 및 제2 도전성 세그먼트는 상기 제2 방향을 따라 정렬된 것인, IC 디바이스.
  9. 제8항에 있어서,
    상기 제1 게이트 도전체와 제2 활성 영역 사이에 제3 유전체 층을 포함하는 제3 안티 퓨즈 구조물;
    상기 제2 게이트 도전체와 상기 제2 활성 영역 사이에 제4 유전체 층을 포함하는 제4 안티 퓨즈 구조물;
    상기 제2 활성 영역으로부터 제3 거리에 있는 제3 위치에서 상기 제1 게이트 도전체에 전기적으로 접속된 제3 비아; 및
    상기 제2 활성 영역으로부터 제4 거리에 있는 제4 위치에서 상기 제2 게이트 도전체에 전기적으로 접속된 제4 비아
    를 더 포함하고,
    상기 제3 거리는 상기 제4 거리와 동일한 것인, IC 디바이스.
  10. 전자 설계 자동화(electronic design automation, EDA) 시스템에 있어서,
    프로세서; 및
    하나 이상의 프로그램에 대한 컴퓨터 프로그램 코드를 포함하는 비일시적 컴퓨터 판독가능 저장 매체
    를 포함하고,
    상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로 상기 시스템이,
    복수의 안티 퓨즈 구조물 레이아웃들의 제1 서브세트 - 상기 제1 서브세트는 제1 방향으로 연장됨 - 를 수용하게 하고;
    상기 복수의 안티 퓨즈 구조물 레이아웃들의 제2 서브세트 - 상기 제2 서브세트는 상기 제1 방향으로 연장됨 - 를 수용하게 하고;
    상기 제1 서브세트를 상기 제2 서브세트와 오버래핑(overlapping)함으로써 상기 제2 서브세트를 상기 제1 방향에 수직인 제2 방향을 따라 상기 제1 서브세트에 인접하게 배치하게 하며;
    상기 복수의 안티 퓨즈 구조물 레이아웃들의 오버래핑된 제1 서브세트 및 제2 서브세트에 기초하여 집적 회로(IC) 디바이스의 레이아웃 다이어그램을 생성하게 하고,
    상기 제2 서브세트를 상기 제1 방향을 따라 상기 제1 서브세트에 대해 시프트함으로써 상기 제2 서브세트를 상기 제1 서브세트에 인접하게 배치하도록 구성되는 것인, 전자 설계 자동화(EDA) 시스템.
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