CN110147564A - 集成电路布局、器件、系统和其生成方法 - Google Patents

集成电路布局、器件、系统和其生成方法 Download PDF

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Abstract

生成IC布局图的方法包括使有源区与第一栅极区和第二栅极区相交以限定第一反熔丝结构和第二反熔丝结构的位置，利用第一导电区覆盖第一栅极区以限定第一导电区和第一栅极区之间的电连接的位置，以及利用第二导电区覆盖第二栅极区以限定第二导电区和第二栅极区之间的电连接的位置。第一导电区和第二导电区沿着与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第一栅极区或覆盖第二栅极区中的至少一个。本发明的实施例还提供了集成电路布局、器件和系统。

Description

集成电路布局、器件、系统和其生成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电 路布局、器件、系统和其生成方法。
背景技术
集成电路(IC)有时包括一次性可编程(“OTP”)存储器元件，以 提供非易失性存储器(“NVM”)，其中，当IC断电时，数据不会丢失。 一种类型的NVM包括通过使用连接至其他电路元件的介电材料层(氧化 物等)集成到IC中的反熔丝位。为了对反熔丝位进行编程，对介电材料层 施加编程电场以可持续地改变(例如，破坏)介电材料，从而降低介电材 料层的电阻。通常，为了确定反熔丝位的状态，对介电材料层施加读取电 压并读取合成电流。
发明内容
根据本发明的一方面，提供了一种生成集成电路(IC)布局图的方法， 所述方法包括：使集成电路布局图中的有源区与第一栅极区相交，从而在 所述有源区中限定第一反熔丝结构的位置；使所述有源区与第二栅极区相 交，从而在所述有源区中限定第二反熔丝结构的位置；利用第一导电区覆 盖所述第一栅极区，从而限定所述第一导电区和所述第一栅极区之间的电 连接的位置；以及利用第二导电区覆盖所述第二栅极区，从而限定所述第二导电区和所述第二栅极区之间的电连接的位置，其中，所述第一导电区 和所述第二导电区沿与所述第一栅极区和所述第二栅极区延伸的方向垂直 的方向对准，以及由计算机的处理器执行使所述有源区与所述第一栅极区 相交、所述有源区与所述第二栅极区相交、覆盖所述第一栅极区或覆盖所 述第二栅极区中的至少一个。
根据本发明的另一方面，提供了一种集成电路(IC)器件，包括：第 一反熔丝结构，包括位于第一栅极导体和第一有源区之间的第一介电层； 第二反熔丝结构，包括位于第二栅极导体和第一有源区之间的第二介电层； 第一通孔，在距所述第一有源区第一距离的第一位置处电连接至所述第一 栅极导体；以及第二通孔，在距所述第一有源区第二距离的第二位置处电 连接至所述第二栅极导体，其中，所述第一距离等于所述第二距离。
根据本发明的又一方面，提供了一种电子设计自动化(EDA)系统， 包括：处理器；以及非暂时性计算机可读存储介质，包括用于一个或多个 程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机 程序代码配置为与所述处理器一起使得所述系统：接收多个反熔丝结构布 局的第一子集，所述第一子集在第一方向上延伸；接收所述多个反熔丝结 构布局的第二子集，所述第二子集在所述第一方向上延伸；通过使所述第 一子集与所述第二子集重叠，沿与所述第一方向垂直的第二方向将所述第 二子集放置为与所述第一子集相邻；并且基于所述多个反熔丝结构布局的 重叠的所述第一子集和所述第二子集生成集成电路(IC)器件的布局图。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个 方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据一些实施例的反熔丝单元的示图。
图1B是根据一些实施例的反熔丝单元的部分的示意图。
图1C-图1E是根据一些实施例的反熔丝单元阵列的示图。
图1F-图1H是根据一些实施例的反熔丝单元阵列的部分的示意图。
图2是根据一些实施例的生成IC布局图的方法的流程图。
图3A-图3D是根据一些实施例的反熔丝阵列的示图。
图4是根据一些实施例的生成IC布局图的方法的流程图。
图5A-图5C是根据一些实施例的IC器件的示图。
图6是根据一些实施例的对反熔丝单元实施读取操作的方法的流程 图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的IC制造系统和与其相关联的IC制造流程的 框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施 例或实例。下面描述了组件、值、操作、材料、布置等的特定实例以简化 本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、值、 操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或 者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的 实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件， 从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可 在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的， 并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、 “下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一 个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的 方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可 以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在各个实施例中，IC布局以及由IC布局制造的反熔丝结构和阵列包 括位于每个反熔丝结构和最近的电连接之间的栅极结构区段，其中，栅极 结构区段比包括反熔丝结构的相邻有源区之间的距离更短。与包括比相邻 有源区之间的距离更长的栅极结构区段的方法相比，基于连接至每个反熔 丝结构的栅极结构区段的均匀低电阻，读取操作中的电流增加并且更均匀。
图1A是根据一些实施例的反熔丝单元A1的示图。图1A描述了反熔 丝单元A1、X方向、垂直于X方向的Y方向、在X方向上延伸的位线BL1、 以及在Y方向上延伸的栅极区P1-P10的IC布局图的平面图。
在各个实施例中，反熔丝单元A1是独立单元(例如，存储在单元库中 的标准单元)，或是较大IC布局图的部分(例如，标准单元或包括除了图 1A所述的那些之外的部件的其他电路)。在一些实施例中，反熔丝单元 A1包括在反熔丝单元阵列中，例如，下面相对于图1C和图1D讨论的反 熔丝单元阵列100。
在各个实施例中，位线BL1的位于反熔丝单元A1上方的部分包括或 不包括在反熔丝单元A1的IC布局图中，并且部分或全部栅极区P1-P10 的位于反熔丝单元A1上方的部分包括或不包括在反熔丝单元A1的IC布 局图中。
反熔丝单元A1包括有源区AA0、AA1和AA2以及导电区Z0、Z1和 Z2。有源区AA0、AA1和AA2在X方向上延伸并且在Y方向上彼此对准。 导电区Z0和Z1在X方向上延伸，在X方向上彼此对准，并且位于相邻的 有源区AA0和AA1之间。导电区Z2在X方向上延伸并且位于相邻的有源 区AA1和AA2之间。
每个有源区AA0、AA1和AA2是包括在制造工艺中的IC布局图中的 区域，作为限定半导体衬底中的有源区的部分，也称为氧化物扩散或氧化 物定义(OD)区，其中，在有源区中形成例如源极/漏极区的一个或多个 IC器件部件。在各个实施例中，有源区是平面晶体管或鳍式场效应晶体管 (FinFET)的n型或p型有源区。在一些实施例中，有源区AA1包括在制 造工艺中，作为限定下面相对于图5A讨论的有源区5AA1的部分。
每个栅极区P1-P10是包括在制造工艺中的IC布局图中的区域，作为 限定IC器件中的栅极结构的部分，其中，栅极结构包括导电材料或介电材 料中的至少一种。在各个实施例中，对应于栅极区P1-P10的一个或多个栅 极结构包括位于至少一种介电材料上方的至少一种导电材料。在一些实施 例中，栅极区P4-P7包括在制造工艺中，作为限定下面相对于图5A-图5C 讨论的相应栅极结构5P4-5P7的部分。
在图1A所示的实施例中，每个栅极区P4-P7位于每个有源区AA0、 AA1和AA2上方。在各个实施例中，栅极区P4-P7中的一个或多个不位于 有源区AA0、AA1或AA2中的一个或多个上方，或除了栅极区P4-P7之外 的一个或多个栅极区(未示出)位于有源区AA0、AA1或AA2中的一个 或多个上方。
在图1A所示的实施例中，每个栅极区P1-P3和P8-P10不位于有源区 AA0、AA1或AA2中的任一个上方。在各个实施例中，栅极区P1-P3或 P8-P10中的一个或多个位于有源区AA0、AA1或AA2中的一个或多个上 方。在各个实施例中，反熔丝单元A1包括除了栅极区P1-P10之外的一个 或多个栅极区(未示出)，和/或反熔丝单元A1不包括栅极区P1-P3或P8-P10中的一个或多个。
每个导电区Z0、Z1和Z2以及位线BL1是包括在制造工艺中的IC布 局图中的区域，作为限定IC器件中的一个或多个导电层的一个或多个区段 的部分。在各个实施例中，导电区Z0、Z1或Z2、或位线BL1中的一个或 多个对应于IC器件中的相同或不同导电层的一个或多个区段。在各个实施 例中，导电区Z0、Z1或Z2或位线BL1中的一个或多个对应于IC器件中的金属零、金属一或较高金属层中的一个或多个。在一些实施例中，导电 区Z0和Z1以及位线BL1包括在制造工艺中，作为分别限定下面相对于图 5A-图5C讨论的导电区段5Z0和5Z1以及位线5BL的部分。
导电区Z0位于每个栅极区P2-P4上方，并且导电区V0设置在其中导 电区Z0位于栅极区P4上方的位置处。导电区Z1位于每个栅极区P7-P9 上方，并且导电区V1设置在其中导电区Z1位于栅极区P7上方的位置处。 导电区Z2位于每个栅极区P4-P7上方，并且导电区V2设置在其中导电区 Z2位于栅极区P6上方的位置处。
每个导电区V0、V1和V2是包括在制造工艺中的IC布局图中的区域， 作为限定IC器件中的一个或多个导电层的一个或多个区段的部分，其中， 该每个导电区V0、V1和V2配置为在与相应导电区Z0、Z1或Z2相对应 的一个或多个导电层区段和与相应栅极区P4、P7或P6相对应的栅极结构 之间形成电连接。在各个实施例中，基于每个导电区V0、V1和V2形成的一个或多个导电层区段包括位于IC器件的相应栅极结构和上面的金属层 (例如，金属零层)中的相应区段之间的通孔。在一些实施例中，导电区 V0和V1包括在制造工艺中，作为限定下面相对于图5A和图5C讨论的相 应通孔5V0和5V1的部分。
导电区Z0和Z1在X方向上以距离D1分隔开。距离D1基于用于包 括导电区Z0和Z1的导电层的一个或多个设计规则具有等于或大于的预定 距离的值。在各个实施例中，预定距离是基于用于金属层(例如，金属零 层)的最小间隔规则或用于导电区Z0和Z1之间的基于电路设计的电压差 的最小间隔规则中的一个或组合。在非限制性实例中，基于电路设计的电 压差的最小间隔规则是两个导体之间的最小距离，其中，最小距离配置为 使得两个导体中的一个能够承载电源电压电平并且两个导体中的另外一个 能够承载参考电压电平或接地电压电平。
位线BL1位于有源区AA1上方，并且导电区C1设置在栅极区P5和 P6之间的有源区AA1上方。导电区C1是包括在制造工艺中的IC布局图 中的区域，作为限定IC器件中的一个或多个导电层的一个或多个区段的部 分，其中，该导电区C1配置为在基于位线BL1的一个或多个区段和基于 有源区AA1的有源区之间形成电连接。在各个实施例中，基于导电区C1形成的一个或多个导电层区段包括位于IC器件的基于有源区AA1的有源 区和基于上面的金属层(例如，金属零层)中的位线BL1的一个或多个区 段之间的接触件。在一些实施例中，导电区C1包括在制造工艺中，作为限 定下面相对于图5A和图5B讨论的导电区段5C1的部分。
通过上面讨论的配置，基于反熔丝单元A1制造的IC器件包括位于基 于有源区AA1的有源区内的反熔丝位B1和B5。反熔丝位B1包括反熔丝 结构B1P和晶体管B1R，并且反熔丝位B5包括反熔丝结构B5P和晶体管 B5R。
在各个实施例中，反熔丝单元A1配置为使得有源区AA0或AA2中的 一个或两个与邻近反熔丝单元A1的一个或多个单元(例如，下面相对于图 1C讨论的反熔丝单元A2)中一个或多个有源区结合，其中，该一个或多 个有源区包括除了反熔丝位B1和B5之外的一个或多个反熔丝位(图1A 中未标记)。
反熔丝结构B1P形成在栅极区P4与有源区AA1相交的位置处，并且 基于栅极区P4的位于有源区AA1上方的部分、有源区AA1的在负X方向 上与栅极区P4相邻的第一部分以及有源区AA1的在X方向上从栅极区P4 延伸至栅极区P5的第二部分。在一些实施例中，栅极区P4沿有源区AA1 的左边缘位于有源区AA1上方，从而使得反熔丝结构B1P不包括对应于在负X方向上与栅极区P4相邻的有源区AA1的有源区部分。
栅极结构的对应于栅极区P4并且位于与区域AA1相对应的有源区上 方的至少一部分包括一层或多层介电材料，其配置为使得在操作中跨越介 电层的足够大的电场可持续地改变介电材料，因此从施加电场之前的电平 显著地降低介电层的电阻。在一些实施例中，可持续地改变介电材料也称 为破坏介电材料。
在反熔丝结构B1P包括在负X方向上与栅极区P4相邻的对应于有源 区AA1的有源区部分的一些实施例中，反熔丝结构B1P称为编程晶体管。 在一些实施例中，例如，在其中反熔丝结构B1P不包括对应于在负X方向 上与栅极区P4相邻的有源区AA1的有源区部分的一些实施例中，反熔丝 结构B1P称为编程电容器。
晶体管B1R形成在栅极区P5与有源区AA1相交的位置处，并且基于 栅极区P5的位于有源区AA1上方的部分、有源区AA1的从栅极区P4延 伸至栅极区P5的第二部分，以及有源区AA1的在X方向上从栅极区P5 延伸至栅极区P6的第三部分。
晶体管B1R通过与位于栅极区P4和P5之间的有源区AA1相对应的 有源区部分与反熔丝结构B1P电连接，并且通过对应于栅极区P5和P6之 间的有源区AA1的有源区部分与对应于导电区C1的一个或多个导电区段 串联电连接至对应于位线BL1的一个或多个区段。
由此，与栅极区P5相对应的栅极结构配置为晶体管B1R的栅极，并 且响应于信号WLR0。因此，与栅极区P4相对应的栅极结构配置为反熔丝 结构B1P的端子并且响应于信号WLP0。
反熔丝位B5的反熔丝结构B5P和晶体管B5R形成在栅极区P7和P6 与有源区AA1相交的相应位置处，并且以上面相对于反熔丝位B1描述的 方式配置，从而使得与栅极区P6相对应的栅极结构配置为响应于信号 WLR1的晶体管B5R的栅极，并且与栅极区P7相对应的栅极结构配置为 响应于信号WLP1的反熔丝结构B5P的端子。
与导电区V0和反熔丝位B1之间的栅极区P4相对应的栅极结构部分 和与导电区V1和反熔丝位B5之间的栅极区P7相对应的栅极结构部分中 的每个具有长度L。相邻的有源区AA0和AA1以距离AAL分隔开。因为 导电区V0和V1位于相邻的有源区AA0和AA1之间，所以长度L短于距 离AAL。
图1B是根据一些实施例的与反熔丝位B1和B5相对应的反熔丝单元 A1的部分的示意图。如图1B所示，位线BL1与对应于栅极区P5和P6之 间的有源区AA1的有源区部分中的每个晶体管B1R和B5R的第一源极/漏 极端子电连接。晶体管B1R的第二源极/漏极端子与对应于栅极区P4和P5 之间的有源区AA1的有源区部分中的反熔丝结构B1P的源极/漏极端子电连接，以及晶体管B5R的第二源极/漏极端子与对应于栅极区P6和P7之间 的有源区AA1的有源区部分中的反熔丝结构B5P的源极/漏极端子电连接。
与导电区V0和反熔丝位B1之间的栅极区P4相对应的栅极结构部分 表示为电阻器RP0，并且与导电区V1和反熔丝位B5之间的栅极区P7相 对应的栅极结构部分表示为电阻器RP1。
在反熔丝位B1的编程和读取操作中，信号WLP0通过电阻器RP0施 加至反熔丝结构B1P，晶体管B1R响应于通过与栅极区P5相对应的栅极 结构施加的信号WLR0而导通，并且参考电压施加至位线BL1。在反熔丝 位B5的编程和读取操作中，信号WLP1通过电阻器RP1施加至反熔丝结 构B5P，晶体管B5R响应于通过与栅极区P6相对应的栅极结构施加的信 号WLR1而导通，并且参考电压电平施加至位线BL1。
在反熔丝位B1或B5中的任一个的编程和读取操作中，电流IBL流至 位线BL1。电流IBL的幅度和极性基于信号WLP0和WLP1相对于施加至 位线BL1的参考电压的幅度和极性，并且基于通过串联的电阻器RP0、反 熔丝结构B1P和晶体管B1R，或者通过串联的电阻器RP1、反熔丝结构B5P 和晶体管B5R表示的路径电阻值。
在图1B所示的实施例中，反熔丝结构B1P和B5P以及晶体管B1R和 B5R是NMOS器件，晶体管B1R和B5R由此配置为响应于相对于参考电 压电平具有足够大的正值的相应信号WLR0或WLR1而导通。在一些实施 例中，反熔丝结构B1P和B5P以及晶体管B1R和B5R是PMOS器件，晶 体管B1R和B5R由此配置为响应于相对于参考电压电平具有足够大的负值 的相应信号WLR0或WLR1而导通。
在编程操作中，信号WLP0或WLP1具有编程电压电平，从而使得编 程电压电平和参考电压电平之间的差值在相应的反熔丝结构B1P或B5P的 介电层上产生足够大的电场以可持续地改变介电材料，所得到的降低的电 阻在图1B中表示为相应的电阻器RB1或RB5。
在读取操作中，信号WLP0或WLP1具有读取电压电平，从而使得读 取电压电平和参考电压电平之间的差异产生足够小的电场，以避免可持续 地改变相应的反熔丝结构B1P或B5P的介电材料，并且足够大以生成具有 能够被感测放大器(未示出)感测的幅度的电流IBL，并且从而用于确定 相应的反熔丝结构B1P或B5P的编程状态。
在各个实施例中，编程或读取电压电平中的一个或两个相对于参考电 压电平为正或相对于参考电压电平为负。
通过上面讨论的配置，在操作中，通过与导电区Z2和V2相对应的导 电区段以及与栅极区P6相对应的栅极结构，将信号WLR1提供给晶体管 B5R，并且通过与栅极区P5相对应的栅极结构和与相邻单元(例如，下面 相对于图1C讨论的反熔丝单元A2)的部件相对应的导电区段，将信号 WLR0提供给晶体管B1R。
在图1A所示的实施例中，基于如上所述配置的反熔丝单元A1的有源 区AA1和其他部件形成反熔丝位B1和B5。在各个实施例中，反熔丝单元 A1包括基于有源区AA1形成的反熔丝位B1和B5，其中，反熔丝位B1 和B5配置为能够通过上述编程和读取操作进行编程和读取。
在图1A所示的实施例中，反熔丝单元A1包括设置在其中导电区Z2 位于栅极区P6上方的位置处的导电区V2。在一些实施例中，反熔丝单元 A1包括设置在其中导电区Z2位于栅极区P5上方的位置处的导电区V2， 反熔丝单元A1由此具有对应于围绕在Y方向上延伸的轴旋转180度的配 置，并且对应于下面相对于图1C讨论的反熔丝单元A2的配置。
在图1A所示的实施例中，反熔丝单元A1包括沿Y方向位于有源区 AA2和AA1之间的导电区Z2和V2，以及沿Y方向位于有源区AA1和 AA0之间的导电区Z0、V0、Z1和V1。
在一些实施例中，反熔丝单元A1包括沿Y方向设置在有源区AA2和 AA1之间的导电区Z0、V0、Z1和V1，沿Y方向设置在有源区AA1和AA0 之间的导电区Z2和V2，并且导电区V2设置在其中导电区Z2位于栅极区 P6上方的位置处，因此反熔丝单元A1具有对应于围绕在X方向上延伸的 轴旋转180度的配置，并且对应于下面相对于图1C讨论的反熔丝单元A3 的配置。
在一些实施例中，反熔丝单元A1包括沿Y方向设置在有源区AA2和 AA1之间的导电区Z0、V0、Z1和V1，沿Y方向设置在有源区AA1和AA0 之间的导电区Z2和V2，并且导电区V2设置在其中导电区Z2位于栅极区 P5上方的位置处，因此反熔丝单元A1具有对应于围绕在X方向上延伸的 轴旋转180度并围绕在Y方向上延伸的轴旋转180度的配置，并且对应于 下面相对于图1C讨论的反熔丝单元A4的配置。
通过上述每种配置，反熔丝位B1的编程和读取电流路径包括栅极结构 的与具有长度L的栅极区P4相对应的部分，并且反熔丝位B5的编程和读 取电流路径包括栅极结构的与具有长度L的栅极区P7相对应的部分。
因此，导电区V0和V1以及有源区AA1限定了反熔丝位B1和B5的 编程和读取电流路径的栅极结构部分，其中，该栅极结构部分比相邻有源 区之间的距离更短并且不位于除了与有源区AA1相对应的有源区之外的有 源区上方。因此，与在其中至少一个栅极结构部分位于除了包括相应的反 熔丝位的有源区之外的一个或多个有源区上方的方法中的编程和读取电流 路径相比较，反熔丝位B1和B5的编程和读取电流路径更短并且电阻更小。
通过在这样的其他方法中比编程和读取电流路径更小的电阻，反熔丝 位B1和B5的编程和读取电流路径减小了总寄生路径电阻，从而使得与其 他方法相比提高了编程和读取操作的可靠性。
此外，因为反熔丝位B1和B5的读取电流路径的栅极结构部分具有相 同的长度L，所以反熔丝位B1和B5的读取电流路径电阻值具有比其中反 熔丝位的读取电流路径的栅极结构部分具有显著不同的长度的方法更小的 可变性。因此，对于给定的读取电压电平，用于反熔丝位B1和B5上的读 取操作的读取电流值具有比其中反熔丝位的读取电流路径的栅极结构部分 具有显著不同的长度的方法更小的可变性。
图1C和图1D是根据一些实施例的反熔丝单元阵列100的示图。图1C 和图1D描述了基于反熔丝单元A1的反熔丝单元阵列100的IC布局图的 不同部分，以及X和Y方向的平面图，每个都在上面相对于图1A进行了 讨论。
除了上面相对于图1A所讨论的反熔丝单元A1、栅极区P1-P10、位线 BL1以及X和Y方向，图1C描述了反熔丝单元A2-A4、与栅极区P1-P10 平行的栅极区P11-P18，以及与位线BL1平行的位线BL2-BL4。
图1D描述为了清楚起见而简化的反熔丝单元A1和A2、栅极区P4-P7、 以及导电区MWLP0、MWLR0、MWLR1、MWLP1、VWLP0、VWLR0、 VWLR1和VWLP1。
图1C描述了具有光滑边界的反熔丝单元A1和A2以及具有图案化边 界的反熔丝单元A3和A4。反熔丝单元A2设置为在负Y方向上与反熔丝 单元A1相邻并邻接。反熔丝单元A3设置为在正X方向上与反熔丝单元 A1相邻并重叠。反熔丝单元A4设置为在负Y方向上与反熔丝单元A3相 邻并邻接，并且在正X方向上与反熔丝单元A2相邻并重叠。
反熔丝单元A1是具有图1A所述的配置的反熔丝单元A1的实施例， 并且每个反熔丝单元A2-A4是具有上面相对于反熔丝单元A1所讨论的其 他配置之一的反熔丝单元A1的实施例。
反熔丝单元A2具有反熔丝单元A1的配置，其中，导电区Z0、V0、 Z1和V1沿Y方向设置在有源区AA1和AA0之间，导电区Z2和V2沿Y 方向设置在有源区AA2和AA1之间，以及导电区V2设置在其中导电区 Z2位于栅极区P5上方的位置处。
反熔丝单元A3具有反熔丝单元A1的配置，其中，导电区Z0、V0、 Z1和V1沿Y方向设置在有源区AA2和AA1之间，导电区Z2和V2沿Y 方向设置在有源区AA1和AA0之间，以及导电区V2设置在其中导电区Z2位于栅极区P14上方的位置处。
反熔丝单元A4具有反熔丝单元A1的配置，其中，导电区Z0、V0、 Z1和V1沿Y方向位于有源区AA2和AA1之间，导电区Z2和V2沿Y方 向位于有源区AA1和AA0之间，以及导电区V2设置在其中导电区Z2位 于栅极区P13上方的位置处。
每个位线BL1和BL2位于反熔丝单元A1和A3上方，并且每个位线 BL2-BL4位于反熔丝单元A2和A4上方，从而使得位线BL2位于每个反 熔丝单元A1-A4上方。每个栅极区P1-P10位于反熔丝单元A1和A2上方， 并且每个栅极区P9-P18位于反熔丝单元A3和A4上方，从而使得每个栅 极区P9和P10位于每个反熔丝单元A1-A4上方。
在各个实施例中，位于相应的反熔丝单元A1-A4上方的位线BL1-BL4 的部分的一些或全部包括或不包括在相应的反熔丝单元A1-A4的布局图 中，并且位于相应的反熔丝单元A1-A4上方的栅极区P1-P18的部分的一些 或全部包括或不包括在相应的反熔丝单元A1-A4的布局图中。
在图1C所示的实施例中，反熔丝单元A1和A2的与反熔丝单元A3 和A4的部分重叠的部分包括两个栅极区P9和P10，并且反熔丝单元A1 和A3以及反熔丝单元A2和A4的每个组合包括18个栅极区P1-P18。在 各个实施例中，反熔丝单元A1和A2的与反熔丝单元A3和A4的部分重 叠的部分包括少于或多于两个栅极区。在各个实施例中，反熔丝单元A1 和A3以及反熔丝单元A2和A4的每个组合包括少于或多于18个栅极区。
在图1C所示的实施例中，反熔丝单元阵列100包括四个反熔丝单元 A1-A4。在各个实施例中，反熔丝单元阵列100包括少于或多于四个的反 熔丝单元。
如上面相对于图1A所讨论的，并且也如图1C和图1D所述，基于反 熔丝单元A1所制造的IC器件包括设置在有源区AA1内的反熔丝位B1和 B5。为了清楚起见，反熔丝位B1和B5的细节(例如，图1A中描述的实 施例)不包括在图1C和图1D中。
除了反熔丝位B1和B5之外，基于反熔丝单元阵列100制造的IC器 件包括设置在与反熔丝单元A1的有源区AA2和反熔丝单元A2的有源区AA0相对应的有源区内的反熔丝位B2和B6，设置在与反熔丝单元A2的 有源区AA1相对应的有源区内的反熔丝位B3和B7，以及设置在与反熔丝 单元A2的有源区AA2和在负Y方向上与反熔丝单元A2相邻的反熔丝单 元(未示出)的有源区AA0相对应的有源区内的反熔丝位B4和B8。
基于反熔丝单元阵列100制造的IC器件还包括设置在与反熔丝单元 A3的有源区AA1相对应的有源区内的反熔丝位B9和B13，设置在与反熔 丝单元A3的有源区AA2和反熔丝单元A4的有源区AA0相对应的有源区 内的反熔丝位B10和B14，设置与反熔丝单元A4的有源区AA1相对应的 有源区内的反熔丝位B11和B15，以及设置在与反熔丝单元A4的有源区 AA2和在负Y方向上与反熔丝单元A4相邻的反熔丝单元(未示出)的有 源区AA0相对应的有源区内的反熔丝位B12和B16。
因此，基于反熔丝单元阵列100制造的IC器件包括一列四个反熔丝位 B1-B4、一列四个反熔丝位B5-B8、一列四个反熔丝位B9-B12和一列四个 反熔丝位B13-B16。在各个实施例中，除了四个反熔丝位B1-B16之外，基 于反熔丝单元阵列100的一列或多列反熔丝位包括基于在Y方向上位于反 熔丝单元A1-A4中的一个或多个之上或之下的一个或多个反熔丝单元(未 示出)的一个或多个反熔丝位(未示出)。
基于反熔丝单元阵列100制造的IC器件还包括与位线BL1相对应的 一个或多个导电层区段，其通过与反熔丝单元A1的导电区C1(上面相对 于图1A进行讨论)相对应的一个或多个导电层区段与反熔丝位B1和B5 电连接；以及与位线BL1相对应的一个或多个导电层区段，其通过与反熔 丝单元A3的导电区C1相对应的一个或多个导电层区段与反熔丝位B9和 B13电连接。
类似地，基于反熔丝单元阵列100制造的IC器件包括与位线BL2相 对应的一个或多个导电层区段，其通过与反熔丝单元A1和A2的导电区 C1相对应的一个或多个导电层区段与反熔丝位B2和B6电连接，并且通 过与反熔丝单元A3和A4的导电区C1相对应的一个或多个导电层区段与 反熔丝位B10和B14电连接；与位线BL3相对应的一个或多个导电层区段， 其通过与反熔丝单元A2的导电区C1相对应的一个或多个导电层区段与反 熔丝位B3和B7电连接，并且通过与反熔丝单元A4的导电区C1相对应的 一个或多个导电层区段与反熔丝位B11和B15电连接；以及与位线BL4相 对应的一个或多个导电层区段，其通过与反熔丝单元A2的导电区C1相对 应的一个或多个导电层区段与反熔丝位B4和B8电连接，并且通过与反熔 丝单元A4的导电区C1相对应的一个或多个导电层区段与反熔丝位B12和 B16电连接。
每个反熔丝单元A1-A4包括在X方向上通过距离D1分隔开的导电区 Z0和Z1(上面相对于图1A进行讨论)。在各个实施例中，距离D1的每 个实例具有相同的值，或者距离D1的一个或多个实例具有与距离D1的一 个或多个其他实例的值不同的一个或多个值。
图1E描述了图1C的实施例，并且还包括通过反熔丝单元阵列100内 的反熔丝单元A1-A4的配置形成的之字形图案ZZ。图案ZZ跟踪导电区 Z0和Z1在反熔丝单元A1-A4内分隔开距离D1的位置。
反熔丝单元A1的导电区Z0和Z1沿着X方向与反熔丝单元A3的导 电区Z2对准并且分隔开距离D2。距离D2的值等于或大于基于用于包括 导电区Z0、Z1和Z2的导电层的一个或多个设计规则的预定距离，上面相 对于距离D1和图1A进行讨论。
反熔丝单元A1的导电区Z2沿X方向与反熔丝单元A3的导电区Z0 和Z1对准并且分隔开距离D2，反熔丝单元A2的导电区Z0和Z1沿X方 向与反熔丝单元A4的导电区Z2对准并且分隔开距离D2，以及反熔丝单 元A2的导电区Z2沿X方向与反熔丝单元A4的导电区Z0和Z1对准并且 分隔开距离D2。在各个实施例中，距离D2的每个实例具有相同的值，或 者距离D2的一个或多个实例具有与距离D2的一个或多个其他实例的值不 同的一个或多个值。
如上面相对于图1A和图1B所讨论的，与栅极区P4和反熔丝位B1以 及栅极区P7和反熔丝位B5相对应的每个栅极结构部分具有长度L。通过 反熔丝单元阵列100中的反熔丝单元A1-A4的布置，每个反熔丝位B2-B4 和B6-B16类似地包括与有源区和相邻导电区V0或V1之间的栅极区P4、 P7、P12或P15相对应的栅极结构部分，因此每个栅极结构部分具有长度L (对于反熔丝位B4和B8未示出)。
在各个实施例中，长度L的每个实例具有基于有源区和相邻导电区之 间的均匀间隔的相同值，或者，长度L的一个或多个实例基于一个或多个 有源区与一个或多个导电区之间的可变间隔具有与长度L的一个或多个其 他实例不同的值。在一些实施例中，一个或多个有源区与一个或多个导电 区之间的可变间隔基于有源区间距和导电区间距之间的偏移或其他差值。
如上面相对于图1A所讨论的，反熔丝单元A1的相邻有源区AA0和 AA1以大于长度L的距离AAL分隔开。反熔丝单元阵列100包括以大于 长度L的距离AAL(为了清楚起见未标记)分隔开每个额外的相邻有源区 对。在各个实施例中，距离AAL的每个实例具有基于相邻有源区之间的均 匀间隔的相同值，或者距离AAL的一个或多个实例基于一对或多对相邻有源区之间的可变间隔具有与距离AAL的一个或多个其他实例不同的值。
如图1D所示，每个导电区MWLP0、MWLR0、MWLR1、MWLP1是 包括在制造工艺中的IC布局图中的区域，作为限定IC器件中的一个或多 个导电层的一个或多个区段的部分。在各个实施例中，导电区MWLP0、 MWLR0、MWLR1或MWLP1中的一个或多个对应于IC器件中的相同或不同导电层的一个或多个区段。在各个实施例中，导电区MWLP0、MWLR0、 MWLR1或MWLP1中的一个或多个对应于IC器件中的金属一层或更高金 属层中的一个或多个。在一些实施例中，导电区MWLP0和MWLP1包括 在制造工艺中，作为分别限定下面相对于图5C讨论的导电区段5MWLP0 和5MWLP1的部分。
相对于反熔丝位B1-B8，导电区MWLP0在Y方向上延伸并位于每个 导电区Z0上方，导电区MWLR0在Y方向上延伸并且位于导电区Z2上方， 导电区MWLR1在Y方向上延伸并且位于其他导电区Z2上方，以及导电 区MWLP1在Y方向上延伸并且位于每个导电区Z1上方。
每个导电区VWLP0、VWLR0、VWLR1和VWLP1是包括在制造工艺 中的IC布局图中的区域，作为限定IC器件中的一个或多个导电层的一个 或多个区段的部分，其中，每个导电区VWLP0、VWLR0、VWLR1和VWLP1 配置为在与导电区MWLP0、MWLR0、MWLR1或MWLP1中的一个相对应的一个或多个导电层区段和与导电区Z0、Z1或Z2中的一个相对应的一 个或多个导电层区段之间形成电连接。在各个实施例中，与每个导电区 VWLP0、VWLR0、VWLR1和VWLP1相对应的一个或多个导电层区段包 括位于与导电区Z0、Z1或Z2中的一个相对应的一个或多个金属层区段和 与导电区MWLP0、MWLR0、MWLR1或MWLP1中的一个相对应的一个 或多个金属层区段之间的通孔。在一些实施例中，导电区VWLP0、VWLP1 包括在制造工艺中，作为限定下面相对于图5C讨论的相应通孔5VVL0和 5VWLP1的部分。
在反熔丝单元阵列100包括除了反熔丝位B1-B8之外的反熔丝位的一 些实施例中，除了导电区MWLP0、MWLR0、MWLR1、MWLP1、VWLP0、 VWLR0、VWLR1和VWLP1之外，反熔丝单元阵列100还包括以上面相 对于反熔丝位B1-B8讨论的方式配置为相对于额外的反熔丝位的导电区 (未示出)。
通过上面讨论的反熔丝单元阵列100的配置，每列反熔丝位(例如， 反熔丝位B1-B4)通过多个导电区段(例如，与导电区V0、Z0和VWLP0 相对应的区段)电连接至相应的导电区段(例如，与导电区MWLP0相对 应的区段)，其中，总共两个反熔丝位设置在多个导电区段的相邻导电区 段之间。因此，与反熔丝位相对应的每个读取电流路径包括基于对应于反熔丝位的有源区与多个导电区段的导电区段相邻的具有长度L的栅极结构 部分。
在图1C和图1D所述的实施例中，反熔丝单元阵列100的IC布局图 具有上面基于反熔丝单元A1的实施例的IC布局图(上面相对于图1A所 讨论的)所讨论的配置。在各个实施例中，反熔丝单元阵列100的IC布局 另外基于一个或多个反熔丝单元的一个或多个IC布局图，以便具有以下配 置：与反熔丝位相对应的每个读取电流路径包括具有比基于对应于反熔丝 位的有源区邻近多个导电区段的导电区段的距离AAL更短的长度L的栅极 结构部分。
在编程和读取操作中，每个反熔丝位B1-B4响应于从位于与相应栅极 区P4和P5相对应的栅极结构上的与相应导电区MWLP0和MWLR0相对 应的导电区段接收的信号WLP0和WLR0，并且每个反熔丝位B5-B8响应 于从位于与相应栅极区P6和P7相对应的栅极结构上的与相应导电区 MWLR1和MWLP1相对应的导电区段接收的信号WLR1和WLP1。
在编程和读取操作中，每个反熔丝位B9-B12响应于从位于与相应栅极 区P12和P13相对应的栅极结构上的与相应导电区(未示出)相对应的导 电区段接收的信号WLP2和WLR2，并且每个反熔丝位B13-B16响应于从 位于与相应栅极区P14和P15相对应的栅极结构上的与相应导电区(未示 出)相对应的导电区段接收的信号WLR3和WLP3。信号WLP2、WLR2、WLP3和WLR3配置为以上面相对应信号WLP0、WLR0、WLP1和WLR1 和图1A和图1B所讨论的方式控制相应的位单元。
因此基于反熔丝单元阵列100制造的IC器件(例如下面相对于图5A- 图5C讨论的IC器件5A1)配置为使得每个反熔丝位B2-B4和B6-B16在 编程和读取操作中以上面相对于反熔丝位B1和B5与图1A和图1B讨论的 方式响应于相应的成对信号WLP0和WLR0、WLP1和WLR1、WLP2和 WLR2，或WLP3和WLR3，并且基于相应的位线BL1-BL4来响应于位线 上提供的参考电压电平。
基于上面讨论的配置，反熔丝位B1-B16的编程电流路径和读取电流路 径包括比相邻有源区之间的距离更短的栅极结构部分，并且因此，与基于 其中栅极结构部分位于除了包括相应的反熔丝位的有源区之外的一个或多 个有源区上方的方法的阵列中的编程和读取电流路径相比，具有更小的电 阻。因此，反熔丝单元阵列100实现了上面相对于反熔丝单元A1所讨论的 益处。
因为反熔丝位B1-B16的编程电流路径和读取电流路径的每个栅极结 构部分基于导电区与有源区相邻而具有长度L，所以与其中栅极结构部分 的子集位于除了包括相应的反熔丝位的有源区之外的一个或多个有源区上 方的阵列中的编程电流路径电阻值和读取电流路径电阻值相比较，反熔丝 单元阵列100内的编程电流路径电阻值和读取电流路径电阻值更加均匀。
如下面相对于图1F-图1H所讨论的，与其中栅极结构部分的子集位于 除了包括相应的反熔丝位的有源区之外的一个或多个有源区上方的方法相 比，增加的均匀性导致读取电流值的可变性更小。
图1F是根据一些实施例的与反熔丝位B1-B8相对应的反熔丝单元阵列 100的部分的示意图。图1F包括信号WLP0、WLR0、WLR1和WLP1、电 阻器RP0和RP1、位线BL1、栅极区P4-P7、以及反熔丝位B1和B5(均 在上面相对于图1A和图1B进行讨论)以及位线BL2-BL4和反熔丝位 B2-B4和B6-B8(均在上面相对于图1C-图1E进行讨论)。
图1F还包括电阻器RR0、RR1和RBL1-RBL4。电阻器RR0表示与反 熔丝位B1-B4中给定的一个反熔丝位和最近的导电区V2之间的栅极区P5 相对应的栅极结构部分，电阻器RR1表示与反熔丝位B5-B8中给定的一个 反熔丝位和最近的导电区V2之间的栅极区P6相对应的栅极结构部分，并 且每个电阻器RBL1-RBL4表示与位线BL1-BL4中的相应一个相对应的一 个或多个导电区段。
如上面相对于图1A和图1B所讨论的，电阻器RP0表示与反熔丝位 B1和最近的导电区V0之间的栅极区P4相对应的栅极结构部分的长度，并 且电阻器RP1表示与反熔丝位B5和最近的导电区V1之间的栅极区P7相 对应的栅极结构部分的长度。在图1F-图1H所述的实施例中，与反熔丝位 B1-B4和最近的导电区V0之间的栅极区P4相对应的每个栅极结构部分具有相同的长度，从而使得电阻器RP0对于每个反熔丝位B1-B4具有相同的 值，并且，与反熔丝位B5-B8和最近的导电区V1之间的栅极区P7相对应 的每个栅极结构部分具有相同的长度，从而使得电阻器RP1对于每个反熔 丝位B1-B4具有相同的值。
基于反熔丝单元阵列100的布局，在至少一些情况下，反熔丝位B1-B8 中的给定一个和最近的导电区V2之间的栅极结构部分的长度不同于反熔 丝位B1-B8中的另一个或另外多个与最近的导电区V2之间的栅极结构部 分的一个或多个长度。在这种情况下，相应的电阻器RR0和/或RR1具有 基于不同长度而不同的标称值。
在一些实施例中，在至少一些情况下，反熔丝位B1-B8的给定一个或 多个与最近的导电区V2之间的栅极结构部分的长度与反熔丝位B1-B8中 的另一个或另外多个与最近的导电区V2之间的一个或多个栅极结构部分 的长度相同。在这种情况下，相应的电阻器RR0和/或RR1具有基于相同 长度的相同标称值。
电阻器RBL1-RBL4具有基于与相应位线BL1-BL4相对应的一个或多 个导电区段的尺寸而变化的值，其中，该尺寸包括基于给定反熔丝位沿给 定位线的位置而变化的位线长度。在图1F-图1H所述的实施例中，一个或 多个导电区段的电阻率足够小，从而使得这种变化不显著，并且每个电阻 器RBL1-RBL4被认为具有相同的标称值。
图1G是根据一些实施例的对应于反熔丝位B1-B4的反熔丝单元阵列 100的部分的示意图。除了图1F中所述的部件的子集，图1G包括电阻器 RVZ和2RPO。
每个电阻器RVZ表示与导电区VWLP0的实例、导电区V0的实例相 对应的导电路径，以及导电区段的与连接导电区VWLP0和V0的实例的导 电区Z0相对应的部分。基于具有相似布局的导电区VWLP0、V0和Z0的 实例，电阻器RVZ具有相同的标称值。
每个电阻器2RPO表示与相邻反熔丝位之间的栅极区P4相对应栅极结 构的部分，并且没有与导电区V0相对应的电连接。因为与栅极区P4相对 应的栅极结构包括与电阻器RP0相对应的两个部分，其中，每个部分对应 于电阻器2RP0，所以电阻器2RP0具有显著大于电阻器RP0的值。在一些 实施例中，电阻器2RP0的标称值大约是电阻器RP0的标称值的两倍。
如上面相对于图1A和图1B所讨论，在反熔丝位B1的读取操作中， 信号WLP0使电流IBL流过反熔丝位B1和位线BL1，并且电流IBL的值 用于确定反熔丝位B1的编程状态。如图1F和图1G所示，除了反熔丝位 B1本身之外，反熔丝位B1的读取电流路径包括电阻器RVZ、RP0和RBL1。
类似地，对于每个反熔丝位B2-B4，读取电流路径包括相应的反熔丝 位、与相应位线BL2-BL4相对应的电阻器RBL2-RBL4中的一个，以及电 阻器RVZ和RP0。基于反熔丝单元阵列100的布局，每个反熔丝位B1-B4 的读取电流路径不包括电阻器2RP0。
如上所述，在图1F-图1H所述的实施例中，对于每个反熔丝位B1-B4， 电阻器RBL1-RBL4、RVZ和RPO具有相同的相应标称值。因此，在反熔 丝位B1-B4的读取操作中，例如通过在读取电流路径的子集中包括诸如电 阻器2RP0的电阻器，读取电流的值比其中电阻器RP0具有在反熔丝位之 间变化的标称值的方法更均匀。
图1H是根据一些实施例的反熔丝单元阵列100的与反熔丝位Bn的一 般表示相对应的部分的示意图。反熔丝位Bn对应于上面相对于图1A-图1E 讨论的反熔丝位B1-B16中的一个，并且包括晶体管BnR和电阻器RBn。 晶体管BnR对应于晶体管B1R或B5R，并且电阻器RBn表示与上面相对 于图1A和图1B所讨论的电阻器RB1或RB5相对应的反熔丝位Bn的低电阻编程状态。
反熔丝位Bn与对应于位线BL1-BL4的位线BLn电连接，并且具有读 取电流路径，其中，该读取电流路径包括与电阻器RP0或RP1相对应的电 阻器RVZ、RPn，以及与相应电阻器RBL1-RBL4相对应的RBLn。
在对反熔丝位Bn的读取操作中，与信号WLP0或WLP1相对应的信 号WLPn基于电阻RVZ、RPn、RBn和RBLn的值使读取电流IBLn流动。 在图1F-图1H所述的实施例中，因为电阻RVZ、RPn和RBLn的相应标称 值在整个反熔丝单元阵列100中是均匀的，所以与其中电阻器RPn具有在 反熔丝位Bn之间变化的标称值的方法中的读取电流分布相比较，例如通过 在读取电流路径的子集中包括诸如电阻器2RP0的电阻器，读取电流值IBLn 的分布具有更窄的分组。
在反熔丝位Bn的读取操作中，晶体管BnR通过与电阻器RR0或RR1 相对应的电阻器RRn接收与信号WLR0或WLR1相对应的信号WLRn，从 而使晶体管BnR导通并使能读取电流IBLn流动。因为反熔丝位Bn的读取 电流路径不包括电阻器RRn，所以反熔丝单元阵列100中的反熔丝位Bn 的实例中的电阻器RRn的值的变化不会影响读取电流IBLn值的均匀性。
图2是根据一些实施例的生成IC布局图的方法200的流程图。在一些 实施例中，生成IC布局图包括生成反熔丝单元(例如，上面相对于图1A- 图1D讨论的反熔丝单元A1)的IC布局图。
方法200的操作能够作为形成一个或多个IC器件(例如，下面相对于 图5A-图5C讨论的IC器件5A1)的方法的部分来实施，其中，IC器件包 括基于生成的IC布局图所制造的一个或多个反熔丝结构。IC器件的非限 制性实例包括存储器电路、逻辑器件、处理器件、信号处理电路等。
在一些实施例中，通过计算机的处理器执行方法200的一些或全部。 在一些实施例中，由下面相对于图7进行讨论的EDA系统700的处理器 702执行方法200的一些或全部。
方法200的一些或全部操作能够实施为在设计室(例如，下面相对于 图8讨论的设计室820)中实施的设计过程的部分。
在一些实施例中，以图2所述的顺序实施方法200的操作。在一些实 施例中，可以以除了图2所述的顺序之外的顺序实施方法200的操作。在 一些实施例中，在实施方法200的一个或多个操作之前、之间、期间和/或 之后实施一个或多个操作。
在操作210处，使有源区与第一栅极区和第二栅极区相交，从而限定 有源区中的第一反熔丝结构和第二反熔丝结构的位置。使有源区与第一栅 极区和第二栅极区相交包括沿着与有源区延伸的方向垂直的方向将第一栅 极区和第二栅极区中的每个延伸到有源区外部的区域。
在一些实施例中，使有源区与第一栅极区和第二栅极区相交是使有源 区与多个栅极区相交的部分，其中，多个栅极区包括除了第一栅极区和第 二栅极区之外的一个或多个栅极区。在一些实施例中，一个或多个额外的 栅极区包括一个或多个伪栅极区。
限定有源区中的第一反熔丝结构和第二反熔丝结构的位置包括限定可 用于制造工艺的矩形或其他区域，从而用于定位能够通过足够强的电场可 持续地改变的一个或多个介电层。
在一些实施例中，使有源区与第一栅极区和第二栅极区相交包括使有 源区AA1与栅极区P4和P7相交(上面相对于图1A-图1D进行讨论)。
在操作220处，利用相应的第一导电区和第二导电区覆盖第一栅极区 和第二栅极区，其中，第一导电区和第二导电区在与第一栅极区和第二栅 极区延伸的方向垂直的方向上对准。利用第一导电区覆盖第一栅极区限定 了第一导电区和第一栅极区之间的电连接的位置，并且利用第二导电区覆 盖第二栅极区限定了第二导电区和第二栅极区之间的电连接的位置。
限定第一导电区和第二导电区与相应的第一栅极区和第二栅极区之间 的电连接的每个位置包括将从有源区至电连接的距离限定为小于从有源区 至相邻有源区的距离。
限定电连接的位置包括限定在制造工艺中可用的矩形或其他区域，从 而用于定位能够形成从上面的导电区段至与下面的栅极区相对应的栅极结 构的电连接的一个或多个导电区段。在一些实施例中，上面的第一导电区 和第二导电区限定了相应的栅极结构与上面的金属层中的区段之间的通孔 的位置。在一些实施例中，上面的第一导电区和第二导电区是限定金属零 层的区段的部分。
在一些实施例中，上面的第一导电区和第二导电区包括分隔开的第一 导电区和第二导电区，其中，通过等于或大于基于用于包括第一导电区和 第二导电区的导电层的一个或多个设计规则的预定距离的间隔将第一导电 区和第二导电区分隔开。在一些实施例中，上面的第一导电区和第二导电 区包括通过等于或大于金属零层的最小间隔规则的间隔分隔开的第一导电 区和第二导电区。
在一些实施例中，利用相应的第一导电区和第二导电区覆盖第一栅极 区和第二栅极区包括利用相应导电区Z0和Z1覆盖栅极区P4和P7(上面 相对于图1A-图1D进行讨论)。
在操作230中，在一些实施例中，使有源区与平行于第一栅极区和第 二栅极区的第三栅极和第四栅极区相交。使有源区与第三栅极和第四栅极 区相交包括限定有源区中的第一晶体管和第二晶体管的位置。
限定有源区中的第一晶体管和第二晶体管的位置包括限定可用于制造 工艺的矩形或其他区域，从而用于定位能够控制与有源区相对应的有源区 中的沟道的一个或多个介电层。限定第一晶体管的位置包括第一晶体管与 第一反熔丝结构相邻，并且限定第二晶体管的位置包括第二晶体管与第二 反熔丝结构相邻。
在各个实施例中，使有源区与第三栅极区和第四栅极区相交包括将第 一栅极区或第二栅极区中的一个或两个定位在第三栅极区或第四栅极区中 的一个或两个内部或外部。在一些实施例中，使有源区与第三栅极区和第 四栅极区相交包括将第一导电区和第二导电区之间的间隔定位成包括第三 栅极区和第四栅极区。
在一些实施例中，如上面相对于图1A-图1D讨论的，使有源区与第三 栅极区和第四栅极区相交包括使有源区AA1与栅极区P5和P6相交。
在操作240处，在一些实施例中，利用沿着有源区延伸的方向延伸的 第三导电区覆盖有源区和第一栅极区和第二栅极区。在一些实施例中，利 用第三导电区覆盖有源区以及第一栅极区和第二栅极区包括限定金属零层 中的一个或多个导电区段。
在一些实施例中，利用第三导电区覆盖有源区包括限定第三导电区和 有源区之间的电连接的位置。限定电连接的位置包括限定制造工艺中可用 的矩形或其他区域，从而用于定位能够形成从上面的导电区段至与有源区 相对应的有源区的电连接的一个或多个导电区段。在一些实施例中，上面 的有源区限定了有源区与上面的金属层中的一个或多个区段之间的接触结 构的位置。在一些实施例中，限定电连接的位置包括限定第三栅极区和第 四栅极区之间的位置。
在一些实施例中，如上面相对于图1A-图1C讨论的，利用第三导电区 覆盖有源区以及第一栅极区和第二栅极区包括利用位线BL1覆盖有源区 AA1和栅极区P4和P7。在一些实施例中，如上面相对于图1A-图1C讨论 的，利用第三导电区覆盖有源区包括限定与导电区C1相对应的一个或多个 导电区段的位置。
在操作250处，在一些实施例中，IC布局图存储在存储设备中。在各 个实施例中，将IC布局图存储在存储设备中包括将IC布局图存储在非易 失性计算机可读存储器或单元库(例如，数据库)中，和/或包括将IC布 局图存储在网络上。在一些实施例中，将IC布局图存储在存储设备中包括 将IC布局图存储在下面相对于图7讨论的EDA系统700的网络714上。
在操作260处，在一些实施例中，IC布局图放置在反熔丝阵列的IC 布局图中。在一些实施例中，将IC布局图放置在反熔丝阵列的IC布局图 中包括围绕一个或多个轴旋转IC布局图或在一个或多个方向上相对于一 个或多个额外的IC布局图平移IC布局图。
在操作270处，在一些实施例中，基于IC布局图制造一个或多个半导 体掩模中的至少一个，或半导体IC的层中的至少一个组件。下面相对于图 8讨论制造一个或多个半导体掩模或在半导体IC的层中的至少一个组件。
在操作280处，在一些实施例中，基于IC布局图实施一个或多个制造 操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施 一个或多个光刻曝光。下面相对于图8讨论基于IC布局图实施例如一个或 多个光刻曝光的一个或多个制造操作。
通过执行方法200的一些或全部操作，生成IC布局图，其中，对应于 读取电流路径的栅极区具有上面相对于反熔丝单元A1和反熔丝单元阵列 100讨论的特性并且从而具有相应益处。
图3A-图3D是根据一些实施例的相应反熔丝阵列300A至300D的示 图。图3A-图3D的每个描述了反熔丝阵列单元A1的多个实施例的布置的 IC布局图的平面图(为了清楚起见而简化，并且在上面相对于图1A-图1C 进行了讨论)。图3A描述了包括反熔丝单元A1和A2的反熔丝阵列300A。 图3B描述了包括反熔丝单元A1和A2的反熔丝阵列300B，图3C描述了包括反熔丝单元A1-A4的反熔丝阵列300C，并且图3D描述了包括反熔丝 单元A1-A4的反熔丝阵列300D。
在图3A-图3D所述的实施例中，每个相应的反熔丝阵列300A至300D 包括四个相邻的列COL1至COL4，每列包括四个反熔丝单元。在各个实施 例中，反熔丝阵列300A至300D包括多于或少于四个相邻列和/或每列包括 多于或少于四个反熔丝单元。
在反熔丝阵列300A和300B中，每列COL1至COL4包括沿Y方向交 替的反熔丝单元A1和A2。在反熔丝阵列300A中，列COL1和COL3包 括反熔丝单元A1和A2的第一子集，并且列COL2和COL4包括反熔丝单 元A1和A2的第二子集。包括第二子集的列COL2和COL4相对于包括第 一子集的列COL1和COL3沿Y方向平移。
在反熔丝阵列300B中，列COL1和COL2包括反熔丝单元A1和A2 的第一子集，并且列COL3和COL4包括反熔丝单元A1和A2的第二子集。 包括第二子集的列COL3和COL4相对于包括第一子集的列COL1和COL2 沿Y方向平移。
相对于第一子集平移的第二子集包括第一子集的反熔丝结构位置与第 二子集的反熔丝结构位置对准，并且第一子集的电连接位置沿X方向与第 二子集的两个相邻电连接位置之间的中点对准。
在反熔丝阵列300A和300B中，多列在其中包括第一子集的列与包括 第二子集的列相邻的每个位置处重叠。在重叠位置处，重叠列和相对于第 一子集平移的第二子集的组合产生包括上面相对于图1C进行讨论的反熔 丝单元阵列100的布局配置的反熔丝阵列300A和300B中的每个。
在各个实施例中，反熔丝阵列300A或300B中的一个或两个是包括除 图3A和图3B中所示的配置之外的配置的较大阵列的部分。非限制性实例 包括其中一个或两个子集包括多于两个相邻列和/或各种数量的相邻列的 阵列。
反熔丝阵列300C和300D包括除了布置成列之外的布置成行的反熔丝 单元A1-A4。每行包括沿X方向交替的反熔丝单元A1和A3，或沿X方向 交替的反熔丝单元A2和A4。
在反熔丝阵列300C中，列COL1和COL3中的每个包括沿Y方向交 替的反熔丝单元A1和A2，并且列COL2和COL4中的每个包括在Y方向 上交替的反熔丝单元A3和A4。在反熔丝阵列300D中，列COL1和COL3 中的每个包括沿负Y方向从A1至A4布置的反熔丝单元A1-A4，并且列 COL2和COL4中的每个包括沿Y方向平移两个单元的列COL1和COL3 的布置。
在反熔丝阵列300C和300D中，每列与每个相邻列重叠。因此，反熔 丝单元A1-A4中的每组包括上面相对于图1C所讨论的反熔丝单元阵列100 的布局配置。
在各个实施例中，反熔丝阵列300C或300D中的一个或两个是包括除 图3C和图3D中所示的配置之外的配置的较大阵列的部分。非限制性实例 包括其中图3C和图3D中所示的一个或两个配置的部分或全部组合在一起 的阵列。
通过包括反熔丝单元阵列100的配置，反熔丝阵列300A-300D的IC 布局图和基于其制造的IC器件能够实现上面相对于反熔丝单元A1和反熔 丝单元阵列100讨论的益处。
图4是根据一些实施例的生成IC布局图的方法400的流程图。在一些 实施例中，生成IC布局图包括生成反熔丝单元阵列(例如，上面相对于图 1C和图1D讨论的反熔丝单元阵列100)的IC布局图。
方法400的操作能够实施为形成一个或多个IC器件(例如，下面相对 于图5A-图5C讨论的IC器件5A1)的方法的部分，其中，IC器件包括基 于生成的IC布局图制造的一个或多个反熔丝结构。IC器件的非限制性实 例包括存储器电路、逻辑器件、处理器件、信号处理电路等。
在一些实施例中，通过计算机的处理器执行方法400的一些或全部。 在一些实施例中，如下面参考图7讨论的，由EDA系统700的处理器702 执行方法400的一些或全部。
方法400的一些或全部操作能够实施为在设计室(例如，下面相对于 图8讨论的设计室820)中实施的设计过程的部分。
在一些实施例中，以图4所述的顺序实施方法400的操作。在一些实 施例中，可以以除了图4所述的顺序之外的顺序实施方法400的操作。在 一些实施例中，在实施方法400的一个或多个操作之前、之间、期间和/或 之后实施一个或多个操作。
在操作410处，接收多个反熔丝结构布局的第一子集和多个反熔丝结 构布局的第二子集，第一子集和第二子集中的每个在第一方向上延伸。在 各个实施例中，接收第一子集或第二子集中的一个或两个包括接收一个或 多个反熔丝单元布局图。在各个实施例中，如上面相对于图1A-图1D讨论， 接收第一子集或第二子集中的一个或两个包括接收一个或多个反熔丝单元 A1-A4的一个或多个IC布局图。
在一些实施例中，第一子集和第二子集中的每个包括位于多个反熔丝 结构布局的反熔丝结构布局之间的多个布局区，多个布局区在第一布局区 和第二布局区之间交替。每个第一布局区包括沿第二方向延伸的第一导电 区和沿第二方向延伸并沿第二方向与第一导电区对准的第二导电区，并且 每个第二布局区包括沿第二方向延伸的第三导电区。在一些实施例中，如 上面相对于图1A-图1D讨论的，第一布局区包括导电区Z0和Z1，以及第二布局区包括导电区Z2。
在一些实施例中，接收第二子集包括接收第二子集的配置，其中，该 第二子集的配置对应于围绕沿第一方向延伸的轴旋转180度的第一子集的 配置。在一些实施例中，接收第二子集包括接收反熔丝单元A2或A4中的 一个或两个的配置，其中，如上面相对于图1A-图1D讨论的，该反熔丝单 元A2或A4的配置对应于围绕沿Y方向延伸的轴旋转180度的反熔丝单元 A1或A3中的一个或两个的配置。
在一些实施例中，接收第一子集和第二子集中的每个包括接收包括有 在栅极区和多个有源区的相交处的多个反熔丝结构位置、在第一方向上延 伸的栅极区以及在栅极区和多个上面的导电区的相交处的多个电连接位置 的第一子集和第二子集中的每个。多个反熔丝结构位置的总共两个反熔丝 结构位置定位在多个电连接位置的每对相邻电连接位置之间。
在一些实施例中，接收第一子集包括接收与反熔丝位B1-B8相对应的 一个或多个布局，并且接收第二子集包括接收与反熔丝位B9-B16相对应的 一个或多个布局，每个布局在上面相对于图1A-图1D进行讨论。
在一些实施例中，第一子集是多个第一子集中的一个第一子集，并且 接收第一子集包括接收多个第一子集。在一些实施例中，第二子集是多个 第二子集中的一个第二子集，并且接收第二子集包括接收多个第二子集。 在一些实施例中，如上面相对于图3A-图3D讨论的，接收多个第一子集包 括接收列COL1和COL3或列COL1和COL2，并且接收多个第二子集包括 接收列COL2和COL4或列COL3和COL4。
在操作420处，通过使第一子集与第二子集重叠，沿垂直于第一方向 的第二方向将第二子集放置为与第一子集相邻。第一子集与第二子集重叠 包括其中包括在第一子集和第二子集两者中的一个或多个布局部件。
在一些实施例中，使第一子集与第二子集重叠包括其中第一子集和第 二子集两者共同包括一个或多个栅极区和/或一个或多个导电区。在各个实 施例中，如上面相对于图1C和图1D讨论的，使第一子集与第二子集重叠 包括其中包括栅极区P9和P10的每个反熔丝单元A1-A4、其中包括导电区Z0和导电区Z1的两个反熔丝单元A1和A3，或者包括导电区Z0和导电 区Z1的两个反熔丝单元A2和A4中的至少一个。
在一些实施例中，将第二子集放置为与第一子集相邻包括沿第一方向 相对于第一子集平移第二子集。在一些实施例中，相对于第一子集平移第 二子集包括沿第二方向将第一子集的第一布局区与第二子集的第二布局区 对准，以及沿第二方向将第一子集的第二布局区与第二子集的第一布局区 对准。在一些实施例中，相对于第一子集平移第二子集包括将第一子集的 导电区Z0和Z1与第二子集的导电区Z2对准。
在一些实施例中，如上面相对于图3A和图3B讨论的，相对于第一子 集平移第二子集包括沿Y方向相对于的列COL1-COL4中的一个或多个平 移列COL1-COL4中的另一个或另外多个。
在一些实施例中，将第二子集放置为与第一子集相邻包括围绕沿第一 方向延伸的轴将第二子集旋转180度。在一些实施例中，将第二子集放置 为与第一子集相邻包括围绕沿Y方向延伸的轴将反熔丝单元A1或A2中的 一个或两个旋转180度，从而获得相应的一个或两个反熔丝单元A3或A4 的配置。
在一些实施例中，将第二子集放置为与第一子集相邻包括第二子集放 置为具有与第一子集围绕沿第一方向延伸的轴旋转180度的配置相对应的 配置。在一些实施例中，如上面相对于图1C讨论的，将第二子集放置为与 第一子集相邻包括将反熔丝单元A3和A4放置为与相应的反熔丝单元A1 和A2相邻。在一些实施例中，如上面相对于图3C和图3D讨论的，将第 二子集放置为与第一子集相邻包括将列COL1-COL4中的一个或多个放置 为与列COL1-COL4中的另一个或另外多个列相邻。
在其中第一子集是多个第一子集中的一个第一子集的一些实施例中， 第二子集是多个第二子集中的一个第二子集，将第二子集放置为沿第二方 向与第一子集相邻包括将多个第二子集中的每个第二子集放置为沿第二方 向与多个第一子集的相应第一子集相邻并重叠。在一些实施例中，如上面 相对于图3A-图3D讨论的，将第二子集放置为与第一子集相邻包括将列 COL1-COL4中的两个或多个放置为与列COL1-COL4中的另两个或另外多个列相邻。
在操作430处，在一些实施例中，IC布局图存储在存储设备中。在各 个实施例中，将IC布局图存储在存储设备中包括将IC布局图存储在非易 失性计算机可读存储器或单元库(例如，数据库)中，和/或包括将IC布 局图存储在网络上。在一些实施例中，将IC布局图存储在存储设备中包括 将IC布局图存储在下面相对于图7讨论的EDA系统700的网络714上。
在操作440处，在一些实施例中，基于IC布局图制造一个或多个半导 体掩模中的至少一个，或半导体IC的层中的至少一个组件。下面相对于图 8讨论制造一个或多个半导体掩模或在半导体IC的层中的至少一个组件。
在操作450处，在一些实施例中，基于IC布局图实施一个或多个制造 操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施 一个或多个光刻曝光。下面相对于图8讨论基于IC布局图实施例如一个或 多个光刻曝光的一个或多个制造操作。
通过执行方法400的一些或全部操作，生成IC布局图，其中与读取电 流路径相对应的栅极区具有上面相对于反熔丝单元A1和反熔丝单元阵列 100讨论的特性，并且从而具有相应益处。
图5A-图5C是根据一些实施例的IC器件5A1的示图。通过执行方法 200和/或400的一些或全部操作形成IC器件5A1，并且基于上面相对于图 1A-图1D讨论的IC布局图A1和100进行配置IC器件5A1。在一些实施 例中，IC器件5A1包括在由IC制造商/制造厂(“fab”)850制造的IC 器件860中(下面相对于图8进行讨论)。
为了清楚的目的，简化了图5A-图5C中的IC器件5A1的描述。图5A 描述了IC器件5A1的平面图，图5B描述了沿平面A-A'的截面图，并且图 5C描述了沿平面B-B'的截面图。图5A还描述了上面相对于图1A讨论的 X和Y方向。
IC器件5A1包括位于沿X方向延伸的衬底500S中的有源区5AA1， 以及栅极结构5P4-5P7，每个栅极结构沿Y方向延伸并位于有源区5AA1 上方。有源区5AA1是根据有源区AA1配置的N型有源区或P型有源区， 并且栅极结构5P4-5P7是根据均在上面相对于图1A-图1D讨论的相应栅极 区P4-P7配置的栅极结构。
栅极结构5P4包括位于介电层5D4上方的栅极导体5C4，栅极结构5P5 包括位于介电层5D5上方的栅极导体5C5，栅极结构5P6包括位于介电层 5D6上方的栅极导体5C6，并且栅极结构5P7包括位于介电层5D7上方的 栅极导体5C7。
反熔丝结构5B1P包括栅极结构5P4的位于有源区5AA1上方的部分和 有源区5AA1的与栅极结构5P4相邻的部分。晶体管5B1R包括栅极结构 5P5的位于有源区5AA1上方的部分和有源区5AA1的与栅极结构5P5相邻 的部分。反熔丝位5B1包括反熔丝结构5B1P和晶体管5B1R。
反熔丝结构5B5P包括栅极结构5P7的位于有源区5AA1上方的部分和 有源区5AA1的与栅极结构5P7相邻的部分。晶体管5B5R包括栅极结构 5P6的位于有源区5AA1上方的部分和有源区5AA1的与栅极结构5P6相邻 的部分。反熔丝位5B5包括反熔丝结构5B5P和晶体管5B5R。
接触件5C1电连接至栅极结构5P5和5P6之间的有源区5AA1，并且 根据上面相对于图1A-图1D讨论的导电区C1进行配置。导电区段5BL电 连接至接触件5C1，并且根据上面相对于图1A-图1D讨论的导电区BL1 进行配置。在一些实施例中，导电区段5BL包括金属零层的区段。
通孔5V0电连接至栅极导体5C4，并且通孔5V1电连接至栅极导体 5C7。有源区5AA1与每个通孔5V0和5V1之间的距离对应于上面相对于 图1A-图1D讨论的长度L。通孔5V0根据在上面相对于图1A-图1D讨论 的导电区V0进行配置，并且通孔5V1根据在上面相对于图1A-图1D讨论 的导电区V1进行配置。
位于通孔5V0上方的导电区段5Z0电连接至通孔5V0，并且根据如上 面相对于图1A-图1D所述的导电区Z0进行配置。位于通孔5V1上方的导 电区段5Z1电连接至通孔5V1，并且根据如上面相对于图1A-图1D所述的 导电区Z1进行配置。
导电区段5Z0和5Z1彼此对准并沿X方向对准。在一些实施例中，导 电区段5Z0和5Z1中的每个包括金属零层的区段。
通孔5VWLP0电连接至导电区段5Z0，并且通孔5VWLP1电连接至导 电区段5Z1。通孔5VWLP0根据导电区VWLP0进行配置，并且通孔 5VWLP1根据导电区VWLP1进行配置，其中，每个导电区在上面相对于 图1D进行讨论。
位于通孔5VWLP0上方的导电区段5MWLP0电连接至通孔5VWLP0， 并且根据上面相对于图1D讨论的导电区MWLP0进行配置。位于通孔 5VWLP1上方的导电区段5MWLP1电连接至通孔5VWLP1，并且根据上面 相对于图1D讨论的导电区MWLP1进行配置。在一些实施例中，导电区段 5MWLP0和5MWLP1中的每个包括金属一层的区段。
在图5A-图5C所述的实施例中，IC器件5A1包括有源区5AA1和栅 极结构5P4-5P7。在一些实施例中，IC器件5A1包括除了有源区5AA1之 外的一个或多个有源区(未示出)。在各个实施例中，IC器件5A1不包括 栅极结构5P4-5P7中的一个或多个或者包括除了栅极结构5P4-5P7之外的 一个或多个栅极结构(未示出)。
在一些实施例中，IC器件5A1是反熔丝单元阵列的部分，并且包括根 据上面相对于图1C和图1D讨论的反熔丝单元阵列100或根据上面相对于 图3A-图3D讨论的反熔丝单元阵列300A-300D配置的额外的反熔丝结构、 栅极结构和导电区段(未示出)。
在各个实施例中，IC器件5A1包括适合于配置上面讨论的有源区、栅 极结构和导电区段的一个或多个组合的额外IC器件元件(未示出)，例如， 掺杂区和/或外延区、阱或隔离结构。
在各个实施例中，IC器件5A1包括配置为至反熔丝位5B1和5B5的 一个或多个电连接的一个或多个额外的导电元件(未示出)，例如，金属 扩散层、金属零层、金属一层或更高金属层的接触件、通孔或区段。
通过根据上面相对于图1A-图1D和图3A-图3D讨论的并且通过执行 上面相对于图2和图4讨论的方法200和400的一些或全部操作制造的IC 布局A1、100和300A-300B进行配置，IC器件5A1使得能够实现上面相 对于IC布局A1和100讨论的优势。
图6是根据一些实施例的对反熔丝单元实施读取操作的方法600的流 程图。方法600的操作能够实施为操作包括一个或多个反熔丝结构的一个 或多个IC器件(例如，下面相对于图5A-图5C讨论的IC器件5A1)的方 法的部分。
在一些实施例中，以图6所示的顺序实施方法600的操作。在一些实 施例中，可以以除了图6所示的顺序之外的顺序实施方法600的操作。在 一些实施例中，在实施方法600的一个或多个操作之前、之间、期间和/或 之后实施一个或多个操作。
在操作610处，将读取电压施加至与反熔丝单元阵列的四个位单元结 构的每个相对应的栅极结构。施加读取电压包括将参考电压施加至电连接 至四个位单元结构中的第一个的位线。读取电压具有读取电压电平，参考 电压具有参考电压电平，并且读取电压电平和参考电压电平之间的差异产 生足够小的电场以避免可持续地改变第一位单元结构的介电材料。
在一些实施例中，如上面相对于图1A-图1D讨论的，施加读取电压包 括将信号WLP0施加至与栅极区P4相对应的栅极结构、将信号WLP1施加 至与栅极区P7相对应的栅极结构、将信号WLP2施加至与栅极区P12相对 应的栅极结构、或将信号WLP3施加至与栅极区P15相对应的栅极结构中 的一个。
在一些实施例中，施加读取电压包括在上面相对于图5C讨论的导电区 段5MWLP0或5MWLP1中的一个处施加读取电压。
在操作620处，使位单元电流流过电连接至第一位单元结构的位线。 位单元电流基于第一位单元结构和最近通孔之间的栅极结构的部分的电 阻，该电阻具有大致与四个位单元结构内的第一位单元结构的位置无关的 值。使位单元电流流动包括使位单元电流具有可以使用感测放大器进行感 测的足够大的幅度。
使位单元电流流动包括导通包括在第一位单元结构中的开关装置。在 一些实施例中，如上面相对于图1A和图1B讨论的，使位单元电流流动包 括通过使用信号WLR0以导通反熔丝位B1中的晶体管B1R或使用信号 WLR1以导通反熔丝位B5中的晶体管B5R的相应一个，使位线电流IBL 流过电阻器RP0或RP1中的一个。
在一些实施例中，如上面相对于图1C讨论的，使位单元电流流动包括 使用信号WLR0以使位单元电流流入对应于与反熔丝位B1-B4中的一个相 邻的栅极区P7并具有长度L的栅极结构部分中。
在一些实施例中，如上面相对于图1C讨论的，使位单元电流流动包括 使用信号WLR1以使位单元电流流入对应于与反熔丝位B5-B8中的一个相 邻的栅极区P7并具有长度L的栅极结构部分中。
在一些实施例中，如上面相对于图1C讨论的，使位单元电流流动包括 使用信号WLR2以使位单元电流流入对应于与反熔丝位B9-B12中的一个 相邻的栅极区P12并具有长度L的栅极结构部分中。
在一些实施例中，如上面相对于图1C讨论的，使位单元电流流动包括 使用信号WLR3以使位单元电流流入对应于与反熔丝位B13-B16中的一个 相邻的栅极区P15并具有长度L的栅极结构部分中。
在一些实施例中，如上面相对于图5C讨论的，使位单元电流流动包括 使位单元电流流过栅极结构5P4或5P7中的一个的部分。
在操作630处，在一些实施例中，使用感测放大器来感测单元电流。 在一些实施例中，使用感测放大器感测单元电流包括确定相应反熔丝结构 的编程状态。
在操作640处，在一些实施例中，对至少第二位单元结构重复操作610- 操作630中的一个或多个，从而使位单元电流在两个或多个位单元结构中 流动。在各个实施例中，重复操作610-操作630中的一个或多个包括使位 单元电流流入四个位单元结构中的第二个中和/或使位单元电流流入除四 个位单元结构之外的位单元结构中。在一些实施例中，重复操作610-操作 630中的一个或多个包括对基于反熔丝单元阵列100制造的反熔丝单元阵列重复操作610-630中的一个或多个。
通过执行方法600的一些或全部操作，实施读取操作，其中读取电流 路径的栅极结构部分具有上面相对于反熔丝单元A1和反熔丝单元阵列100 所讨论的特性，并且因此具有相应益处。
图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。
在一些实施例中，EDA系统700包括APR系统。根据一些实施例，例 如，根据一个或多个实施例，使用EDA系统700可实现本文描述的设计表 示布线布置的布局图的方法。
在一些实施例中，EDA系统700是包括硬件处理器702和非暂时性计 算机可读存储介质704的通用计算器件。其中，存储介质704编码有(即 存储)计算机程序代码706(即，可执行指令集)。由硬件处理器702执 行指令706(至少部分地)表示EDA工具，该EDA工具实现本文描述的 方法的部分或全部。
处理器702通过总线708电连接至计算机可读存储介质704。处理器 702也通过总线708电连接至I/O接口710。网络接口712还通过总线708 电连接至处理器702。网络接口712连接至网络714，从而使得处理器702 和计算机可读存储介质704能够经由网络714连接至外部元件。处理器702 配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以 便使得系统700可用于实施所述工艺和/或方法的部分或全部。在一个或多 个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处 理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、 电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介 质704包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存 储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的 一个或多个实施例中，计算机可读存储介质704包括只读光盘存储器(CD-ROM)、光盘读写器(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，其 中，计算机程序代码706配置为使得系统700(其中这种执行(至少部分 地)表示EDA工具)可用于实施所述工艺和/或方法的部分或全部。在一 个或多个实施例中，存储介质704还存储有助于实施所述工艺和/或方法的 部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元 的库707，其中，库707包括如本文所公开的这种标准单元，例如，上面 相对于图1A-图1D讨论的反熔丝单元A1。
EDA系统700包括I/O接口710。I/O接口710连接至外部电路。在一 个或多个实施例中，I/O接口710包括用于向处理器702传达信息和命令的 键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。
EDA系统700还包括连接至处理器702的网络接口712。网络接口712 允许系统700与网络714通信，其中，一个或多个其他计算机系统连接至 该网络。网络接口712包括诸如BLUETOOTH、WIFI、WIMAX、GPRS 或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1364的 有线网络接口。在一个或多个实施例中，在两个或多个系统700中实现所 述工艺和/或方法的部分或全部。
系统700配置为通过I/O接口810接收信息。通过I/O接口710接收的 信息包括由处理器702进行处理的指令、数据、设计规则、标准单元库和/ 或其他参数中的一个或多个。信息通过总线708传送至处理器702。EDA 系统700配置为通过I/O接口710接收与UI有关的信息。该信息存储在计 算机可读介质704中作为用户接口(UI)742。
在一些实施例中，所述工艺和/或方法的部分或全部实现为由处理器执 行的独立软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实 现为作为额外的软件应用的部分的软件应用。在一些实施例中，所述工艺 和/或方法的部分或全部实现为软件应用的插件。在一些实施例中，所述工 艺和/或方法中的至少一个实现为作为EDA工具的部分的软件应用。在一 些实施例中，所述工艺和/或方法的部分或全部实现为由EDA系统700使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc等获得的诸如的工具或另一合适的布局生成 工具来生成包括标准单元的布局图。
在一些实施例中，工艺实现为存储在非暂时性计算机可读记录介质中 的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可 去除和/或内部/嵌入式的储存或存储单元，例如，光盘(诸如DVD)、磁 盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一 种或多种。
图8是根据一些实施例的IC制造系统800及其相关的IC制造流程的 框图。在一些实施例中，基于布局图，使用制造系统800制造(A)一个或 多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一 个。
在图8中，IC制造系统800包括在与制造IC器件860有关的设计、 开发和制造周期和/或服务中彼此相互作用的实体，诸如设计室820、掩模 室830和IC制造商/制造厂(“fab”)850。通过通信网络连接系统800中 的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信 网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无 线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中， 设计室820、掩模室830和IC制造厂850中的两个或多个由单个较大公司 拥有。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两 个或多个共存于共同设施中并且使用公共资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822 包括为IC器件860(例如，上面相对于图5A-图5C讨论的IC器件5A1) 设计的各种几何图案，例如，图1A、图1C、图1D或图3A-图3D描述的 IC布局图。几何图案对应于构成要制造的IC器件860的各种组件的金属、 氧化物或半导体层的图案。各个层组合以形成各种IC部件。例如，IC设 计布局图822的部分包括要形成在半导体衬底(诸如硅晶圆)和设置在半 导体衬底上的各个材料层中的各个IC部件，诸如有源区、栅电极、源极和 漏极、层间互连的金属线或通孔和用于接合焊盘的开口。设计室820实施 适当的设计过程以形成IC设计布局图822。设计过程包括逻辑设计、物理 设计或放置和布线中的一个或多个。IC设计布局图822呈现为具有几何图 案信息的一个或多个数据文件。例如，可以以GDSII文件格式或DFII文件 格式表示IC设计布局图822。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设 计布局图822制造一个或多个掩模845以用于制造根据IC设计布局图822 制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中，IC 设计布局图822转换为代表性数据文件(“RDF”)。掩模数据准备832将 RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将 RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。 设计布局图822由掩模数据准备832操作以符合掩模写入器的特定特性和/ 或IC制造厂850的要求。掩模数据准备832和掩模制造844示出为单独的 元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩 模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其 使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效 应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩 模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照明、 子分辨率辅助特征、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)， 该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建 规则组检查已经经历了OPC中的工艺的IC设计布局图822，以确保足够的 裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修 改IC设计布局图822以补偿掩模制造844期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其 模拟将由IC制造厂850实施的处理以制造IC器件860。LPC基于IC设计 布局图822模拟该处理以创建诸如IC器件860的模拟制造的器件。LPC模 拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制 造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素， 诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、 其他合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制 造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则将重复 OPC和/或MRC以进一步改进IC设计布局图822。
应当理解，为了清楚的目的，已经简化了掩模数据准备832的上述描 述。在一些实施例中，掩模数据准备832包括诸如逻辑操作(LOP)的额 外的特征以根据制造规则修改IC设计布局图822。此外，可以以各种不同 的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。
在掩模数据准备832之后和掩模制造844期间，基于修改的IC设计布 局图822制造掩模845或掩模组845。在一些实施例中，掩模制造844包 括基于IC设计布局图822实施一个或多个光刻曝光。在一些实施例中，电 子束(e束)或多个e束的机制用于基于修改的IC设计布局图822在掩模 (光掩模或掩模版)845上形成图案。可以以各种技术形成掩模1045。在一些实施例中，使用二进制技术形成掩模845。在一些实施例中，掩模图 案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层 (例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透 明区。在一个实例中，掩模845的二进制掩模版包括透明衬底(例如，石 英玻璃)和涂覆在二进制掩模的不透明区中的不透明材料(例如，铬)。 在另一实例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM) 版中，形成在相移掩模上的图案的各个部件配置为具有适当的相位差以提 高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替 型PSM。通过掩模制造844生成的掩模用于各个工艺中。例如，这种掩模 可以用在离子注入工艺中以在半导体晶圆853中形成各种掺杂区，用在蚀刻工艺中以在半导体晶圆853中形成各种蚀刻区，和/或用在其他合适的工 艺中。
IC制造厂850包括晶圆制造852。IC制造厂850是IC制造企业，其 包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中， IC制造厂850是半导体代工厂。例如，可以存在用于多个IC产品的前段 制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用 于IC产品互连和封装的后段制造(后段制程(BEOL)制造)，以及第三 制造工厂可以为代工企业提供其他服务。
IC制造厂850使用由掩模室830制造的掩模来制造IC器件860。因此， IC制造厂850至少间接地使用IC设计布局图822来制造IC器件860。在 一些实施例中，使用掩模845由IC制造厂850制造半导体晶圆853以形成 IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局 图822实施一个或多个光刻曝光。半导体晶圆853包括具有形成在其上的 材料层的硅衬底或其他适当的衬底。半导体晶圆853还包括各种掺杂区、 介电部件、多层互连件等(在后续的制造步骤中形成)中的一个或多个。
关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相 关联的IC制造流程的细节在以下专利申请中找到：例如，在于2016年2 月9日授权的美国专利号9,256,709，2015年10月1日发表的美国预授权 出版号20150278429，2014年2月6日发表的美国预授权出版号 20140040838和2007年8月21日授权的美国专利号7,260,442，其每个的 全部内容结合于此作为参考。
在一些实施例中，生成IC布局图的方法包括使IC布局图中的有源区 与第一栅极区相交，从而在有源区中限定第一反熔丝结构的位置，使有源 区与第二栅极区相交，从而在有源区中限定第二反熔丝结构的位置，利用 第一导电区覆盖第一栅极区，从而限定第一导电区和第一栅极区之间的电 连接的位置，并且利用第二导电区覆盖第二栅极区，从而限定第二导电区 和第二栅极区之间的电连接的位置，其中第一导电区和第二导电区沿与第一栅极区和第二栅极区延伸的方向垂直的方向对准，以及由计算机的处理 器执行使有源区与第一栅极区相交、使有源区与第二栅极区相交、覆盖第 一栅极区或覆盖第二栅极区中的至少一个。在一些实施例中，该方法包括 基于IC布局图，制造一个或多个半导体掩模中的至少一个，或半导体IC 的层中的至少一个组件。在一些实施例中，该方法包括使有源区与第三栅 极区相交，从而在第一反熔丝结构和第二反熔丝结构之间的有源区中限定 第一晶体管的位置，并且使有源区与第四栅极区相交，从而在第一晶体管 和第二反熔丝结构之间的有源区中限定第二晶体管的位置。在一些实施例 中，覆盖第一导电区和第二导电区包括通过包括第三栅极区和第四栅极区 的间隔分隔开第一导电区和第二导电区。在一些实施例中，覆盖第一导电 区和覆盖第二导电区中的每个限定了位于相应的栅极结构与上面的金属层 中的相应区段之间的通孔的位置。在一些实施例中，覆盖第一导电区和覆 盖第二导电区中的每个是限定金属零层的区段的部分。在一些实施例中， 该方法包括利用第三导电区覆盖有源区以及第一栅极区和第二栅极区，从 而限定第三导电区和有源区之间的电连接的位置。
在一个实施例中，生成IC布局图的方法还包括基于所述集成电路布 局图制造以下元件中的至少一个：一个或多个半导体掩模，或半导体集成 电路的层中的至少一个组件。
在一个实施例中，生成IC布局图的还包括：使所述有源区与第三栅 极区相交，从而在所述第一反熔丝结构和所述第二反熔丝结构之间的所述 有源区中限定第一晶体管的位置；以及使所述有源区与第四栅极区相交， 从而在所述第一晶体管和所述第二反熔丝结构之间的所述有源区中限定第 二晶体管的位置。
在一个实施例中，覆盖所述第一导电区和所述第二导电区包括通过包 括所述第三栅极区和所述第四栅极区的间隔分隔开所述第一导电区和所述 第二导电区。
在一个实施例中，覆盖所述第一导电区和覆盖所述第二导电区中的每 个限定了位于相应栅极结构与上面的金属层中的相应区段之间的通孔的位 置。
在一个实施例中，覆盖所述第一导电区和覆盖所述第二导电区中的每 个是限定金属零层的区段的部分。
在一个实施例中，生成IC布局图的方法还包括利用第三导电区覆盖所 述有源区以及所述第一栅极区和所述第二栅极区，从而限定所述第三导电 区和所述有源区之间的电连接的位置。
在一些实施例中，IC器件包括：包括位于第一栅极导体和第一有源区 之间的第一介电层的第一反熔丝结构、包括位于第二栅极导体和第一有源 区之间的第二介电层的第二反熔丝结构、在距第一有源区第一距离的第一 位置处电连接至第一栅极导体的第一通孔，在距第一有源区第二距离的第 二位置处电连接至第二栅极导体的第二通孔，其中，第一距离约等于第二 距离。在一些实施例中，IC器件包括：包括位于第一栅极导体和第二有源 区之间的第三介电层的第三反熔丝结构，包括位于第二栅极导体和第二有 源区之间的第四介电层的第四反熔丝结构，在距第二有源区第三距离的第 三位置处电连接至第一栅极导体的第三通孔，以及在距第二有源区第四距 离的第四位置处电连接至第二栅极导体的第四通孔，其中，第三距离约等 于第四距离。在一些实施例中，IC器件包括电连接至第一通孔和第三通孔 的第一导电区段，以及电连接至第二通孔和第四通孔的第二导电区段。在一些实施例中，第一有源区和第二有源区位于第一位置和第三位置之间并 且位于第二位置和第四位置之间，以及第一有源区和第二有源区是多个有 源区中的相邻有源区。在一些实施例中，IC器件包括：包括位于第三栅极 导体和第一有源区之间的第五介电层的第一晶体管，包括位于第四栅极导 体和第一有源区之间的第六介电层的第二晶体管，包括位于第三栅极导体 和第二有源区之间的第七介电层的第三晶体管，包括位于第四栅极导体和 第二有源区之间的第八介电层的第四晶体管，以及在第一有源区和第二有 源区之间的第五位置处电连接至第三栅极导体或第四栅极导体的第五通 孔。在一些实施例中，IC器件包括：包括位于第五栅极导体和第三有源区 之间的第九介电层的第五反熔丝结构，包括位于第六栅极导体和第三有源 区之间的第十介电层的第六反熔丝结构，在第六位置电连接至第五栅极导 体的第六通孔，以及在第七位置处与第六栅极导体电连接的第七通孔，其 中，第五通孔、第六通孔和第七通孔沿直线对准。
在一个实施例中，集成电路器件还包括：第三反熔丝结构，包括位于 所述第一栅极导体和第二有源区之间的第三介电层；第四反熔丝结构，包 括位于所述第二栅极导体和所述第二有源区之间的第四介电层；第三通孔， 在距所述第二有源区第三距离的第三位置处电连接至所述第一栅极导体； 以及第四通孔，在距所述第二有源区第四距离的第四位置处电连接至所述 第二栅极导体，其中，所述第三距离等于所述第四距离。
在一个实施例中，集成电路器件还包括：第一导电区段，电连接至所 述第一通孔和所述第三通孔；以及第二导电区段，电连接至所述第二通孔 和所述第四通孔。
在一个实施例中，所述第一有源区和所述第二有源区位于所述第一位 置和所述第三位置之间并且位于所述第二位置和所述第四位置之间，以及 所述第一有源区和所述第二有源区是多个有源区中的相邻有源区。
在一个实施例中，集成电路器件还包括：第一晶体管，包括位于第三 栅极导体和所述第一有源区之间的第五介电层；第二晶体管，包括位于第 四栅极导体和所述第一有源区之间的第六介电层；第三晶体管，包括位于 所述第三栅极导体和所述第二有源区之间的第七介电层；第四晶体管，包 括位于所述第四栅极导体和所述第二有源区之间的第八介电层；以及第五 通孔，在所述第一有源区和所述第二有源区之间的第五位置处电连接至所述第三栅极导体或所述第四栅极导体。
在一个实施例中，集成电路器件还包括：第五反熔丝结构，包括位于 第五栅极导体和第三有源区之间的第九介电层；第六反熔丝结构，包括位于 第六栅极导体和所述第三有源区之间的第十介电层；第六通孔，在第六位置 处电连接至所述第五栅极导体；以及第七通孔，在第七位置处电连接至所 述第六栅极导体，其中，所述第五通孔、所述第六通孔和所述第七通孔沿 直线对准。
在一些实施例中，EDA系统包括处理器和包括用于一个或多个程序的 计算机程序代码的非暂时性计算机可读存储介质。非暂时性计算机可读存 储介质和计算机程序代码配置为通过处理器使系统接收多个反熔丝结构布 局的第一子集，第一子集在第一方向上延伸，接收多个反熔丝结构布局的 第二子集，第二子集在第一方向上延伸，通过使第一子集与第二子集重叠， 沿与第一方向垂直的第二方向将第二子集放置为与第一子集相邻，以及基 于多个反熔丝结构布局的重叠的第一子集和第二子集生成IC器件的布局 图。在一些实施例中，第一子集和第二子集中的每个包括在栅极区和多个 有源区的相交处的多个反熔丝结构位置，在第一方向上延伸的栅极区，以 及在栅极区和多个上面的导电区的相交处的多个电连接位置，其中，多个 反熔丝结构位置的总共两个反熔丝结构位置设置在多个电连接位置的每对 相邻电连接位置之间。在一些实施例中，非暂时性计算机可读存储介质和计算机程序代码配置为通过处理器使系统通过沿第一方向相对于第一子集 平移第二子集而将第二子集放置为与第一子集相邻。在一些实施例中，第 一子集和第二子集中的每个包括多个反熔丝结构布局的反熔丝结构布局之 间的多个布局区，多个布局区在第一布局区和第二布局区之间交替，每个 第一布局区包括沿第二方向延伸的第一导电区和沿第二方向延伸并沿第二 方向与第一导电区对准的第二导电区，每个第二布局区包括沿第二方向延 伸的第三导电区，以及非暂时性计算机可读存储介质和计算机程序代码配 置为通过处理器使系统通过沿第二方向将第一子集的第一布局区和第二子 集的第二布局区对准并且沿着第二方向将第一子集的第二布局区与第二子 集的第一布局区对准，来相对于第一子集平移第二子集。在一些实施例中， 非暂时性计算机可读存储介质和计算机程序代码配置为通过处理器使系统 通过接收与围绕沿第一方向延伸的轴旋转180度的第一子集的配置相对应 的第二子集的配置来接收多个反熔丝结构布局的第二子集，或通过围绕沿 第一方向延伸的轴将第二子集旋转180度来将第二子集放置为与第一子集 相邻。在一些实施例中，第一子集是多个第一子集中的一个第一子集，第 二子集是多个第二子集的一个第二子集，并且非暂时性计算机可读存储介 质和计算机程序代码配置为通过处理器使得系统通过使多个第二子集中的 每个第二子集放置为沿第二方向与多个第一子集的相应第一子集相邻并重 叠，来将第二子集放置为沿着第二方向与第一子集相邻。在一些实施例中， 非暂时性计算机可读存储介质和计算机程序代码配置为通过处理器使得系 统通过包括在第一子集和第二子集两者中的栅极区来使第一子集与第二子 集重叠。
在一个实施例中，所述第一子集和所述第二子集中的每个包括：多个 反熔丝结构位置，位于栅极区与多个有源区相交处，所述栅极区在所述第 一方向上延伸；以及多个电连接位置，位于所述栅极区和多个上面的导电 区相交处，其中，所述多个反熔丝结构位置的总共两个反熔丝结构位置设 置在所述多个电连接位置的每对相邻电连接位置之间。
在一个实施例中，所述非暂时性计算机可读存储介质和所述计算机程 序代码配置为通过所述处理器使所述系统通过沿所述第一方向相对于所述 第一子集平移所述第二子集而将所述第二子集放置为与所述第一子集相 邻。
在一个实施例中，所述第一子集和所述第二子集中的每个包括所述多 个反熔丝结构布局的反熔丝结构布局之间的多个布局区，所述多个布局区 在第一布局区和第二布局区之间交替；每个所述第一布局区包括沿所述第 二方向延伸的第一导电区和沿所述第二方向延伸并沿所述第二方向与所述 第一导电区对准的第二导电区，每个所述第二布局区包括沿所述第二方向 延伸的第三导电区，以及所述非暂时性计算机可读存储介质和所述计算机 程序代码配置为与通过所述处理器使所述系统通过以下方式相对于所述第 一子集平移所述第二子集：沿所述第二方向将所述第一子集的第一布局区 与所述第二子集的第二布局区对准；以及沿所述第二方向将所述第一子集 的第二布局区与所述第二子集的第一布局区对准。
在一个实施例中，所述非暂时性计算机可读存储介质和所述计算机程 序代码配置为通过所述处理器使得所述系统：通过接收与围绕沿所述第一 方向延伸的轴旋转180度的所述第一子集的配置相对应的所述第二子集的 配置接收所述多个反熔丝结构布局的第二子集，或通过围绕沿所述第一方 向延伸的轴将所述第二子集旋转180度，将所述第二子集放置为与所述第 一子集相邻。
在一个实施例中，所述第一子集是多个第一子集中的一个第一子集， 所述第二子集是多个第二子集的一个第二子集，以及所述非暂时性计算机 可读存储介质和所述计算机程序代码配置为通过所述处理器使得所述系统 通过使所述多个第二子集中的每个第二子集放置为沿所述第二方向与所述 多个第一子集的相应第一子集相邻并重叠，来将所述第二子集放置为沿着 所述第二方向与所述第一子集相邻。
在一个实施例中，所述非暂时性计算机可读存储介质和计算机程序代 码配置为通过所述处理器使得所述系统通过包括在所述第一子集和所述第 二子集两者中的栅极区来使所述第一子集与所述第二子集重叠。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实 现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同 构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的 情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种生成集成电路(IC)布局图的方法，所述方法包括：
使集成电路布局图中的有源区与第一栅极区相交，从而在所述有源区中限定第一反熔丝结构的位置；
使所述有源区与第二栅极区相交，从而在所述有源区中限定第二反熔丝结构的位置；
利用第一导电区覆盖所述第一栅极区，从而限定所述第一导电区和所述第一栅极区之间的电连接的位置；以及
利用第二导电区覆盖所述第二栅极区，从而限定所述第二导电区和所述第二栅极区之间的电连接的位置，
其中，
所述第一导电区和所述第二导电区沿与所述第一栅极区和所述第二栅极区延伸的方向垂直的方向对准，以及
由计算机的处理器执行使所述有源区与所述第一栅极区相交、所述有源区与所述第二栅极区相交、覆盖所述第一栅极区或覆盖所述第二栅极区中的至少一个。
2.根据权利要求1所述的方法，还包括基于所述集成电路布局图制造以下元件中的至少一个：
一个或多个半导体掩模，或
半导体集成电路的层中的至少一个组件。
3.根据权利要求1所述的方法，还包括：
使所述有源区与第三栅极区相交，从而在所述第一反熔丝结构和所述第二反熔丝结构之间的所述有源区中限定第一晶体管的位置；以及
使所述有源区与第四栅极区相交，从而在所述第一晶体管和所述第二反熔丝结构之间的所述有源区中限定第二晶体管的位置。
4.根据权利要求3所述的方法，其中，覆盖所述第一导电区和所述第二导电区包括通过包括所述第三栅极区和所述第四栅极区的间隔分隔开所述第一导电区和所述第二导电区。
5.根据权利要求1所述的方法，其中，覆盖所述第一导电区和覆盖所述第二导电区中的每个限定了位于相应栅极结构与上面的金属层中的相应区段之间的通孔的位置。
6.根据权利要求1所述的方法，其中，覆盖所述第一导电区和覆盖所述第二导电区中的每个是限定金属零层的区段的部分。
7.根据权利要求1所述的方法，还包括利用第三导电区覆盖所述有源区以及所述第一栅极区和所述第二栅极区，从而限定所述第三导电区和所述有源区之间的电连接的位置。
8.一种集成电路(IC)器件，包括：
第一反熔丝结构，包括位于第一栅极导体和第一有源区之间的第一介电层；
第二反熔丝结构，包括位于第二栅极导体和所述第一有源区之间的第二介电层；
第一通孔，在距所述第一有源区第一距离的第一位置处电连接至所述第一栅极导体；以及
第二通孔，在距所述第一有源区第二距离的第二位置处电连接至所述第二栅极导体，
其中，所述第一距离等于所述第二距离。
9.根据权利要求8所述的集成电路器件，还包括：
第三反熔丝结构，包括位于所述第一栅极导体和第二有源区之间的第三介电层；
第四反熔丝结构，包括位于所述第二栅极导体和所述第二有源区之间的第四介电层；
第三通孔，在距所述第二有源区第三距离的第三位置处电连接至所述第一栅极导体；以及
第四通孔，在距所述第二有源区第四距离的第四位置处电连接至所述第二栅极导体，
其中，所述第三距离等于所述第四距离。
10.一种电子设计自动化(EDA)系统，包括：
处理器；以及
非暂时性计算机可读存储介质，包括用于一个或多个程序的计算机程序代码，所述非暂时性计算机可读存储介质和所述计算机程序代码配置为通过所述处理器使得所述系统：
接收多个反熔丝结构布局的第一子集，所述第一子集在第一方向上延伸；
接收所述多个反熔丝结构布局的第二子集，所述第二子集在所述第一方向上延伸；
通过使所述第一子集与所述第二子集重叠，沿与所述第一方向垂直的第二方向将所述第二子集放置为与所述第一子集相邻；并且基于所述多个反熔丝结构布局的重叠的所述第一子集和所述第二子集生成集成电路(IC)器件的布局图。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112597734A (zh) * 2020-12-31 2021-04-02 杭州广立微电子股份有限公司 计算跨层链式连接结构通孔数及电阻值的方法
CN112992243A (zh) * 2019-12-13 2021-06-18 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113128164A (zh) * 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 生成集成电路布局图的方法、集成电路器件和系统
CN113421603A (zh) * 2020-06-04 2021-09-21 台湾积体电路制造股份有限公司 存储器器件及其形成方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element
US11354481B2 (en) * 2018-06-29 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Phase shifter circuit, phase shifter layout and method of forming the same
DE102019121157A1 (de) * 2018-09-06 2020-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer-gate-struktur, layout, verfahren und system
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
US11342341B2 (en) 2019-12-31 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, method, structure, and system
US11527541B2 (en) 2019-12-31 2022-12-13 Taiwan Semiconductoh Manufactuhing Company Limited System and method for reducing resistance in anti-fuse cell
US11437386B2 (en) 2020-02-10 2022-09-06 Taiwan Semiconductor Manufacturing Company Limited System and method for reducing cell area and current leakage in anti-fuse cell array
US11270780B2 (en) 2020-03-31 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory readout circuit and method
KR102453509B1 (ko) * 2020-03-31 2022-10-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 판독 회로 및 방법
US11893333B2 (en) 2020-05-12 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid sheet layout, method, system, and structure
US11569246B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Four CPP wide memory cell with buried power grid, and method of fabricating same
US11244950B1 (en) * 2020-08-10 2022-02-08 Nanya Technology Corporation Method for preparing a memory device
US20230064518A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Novel metal fuse structure by via landing
TWI769095B (zh) * 2021-10-08 2022-06-21 億而得微電子股份有限公司 高寫入效率的反熔絲陣列
TWI817349B (zh) * 2021-12-03 2023-10-01 南亞科技股份有限公司 熔絲構件和半導體元件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102682154A (zh) * 2011-03-14 2012-09-19 台湾积体电路制造股份有限公司 设计集成电路的系统和方法
CN103199121A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 去耦电容器及其制造方法
US20160329276A1 (en) * 2015-05-07 2016-11-10 United Microelectronics Corp. Semiconductor integrated circuit layout structure
CN106158852A (zh) * 2014-09-12 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其布局和制造方法
CN107391782A (zh) * 2016-04-29 2017-11-24 台湾积体电路制造股份有限公司 集成电路及形成集成电路的系统和方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565702A (en) * 1994-08-19 1996-10-15 Kawasaki Steel Corporation Antifuse element, semiconductor device having antifuse elements, and method for manufacturing the same
DE10030444A1 (de) * 2000-06-22 2002-01-10 Infineon Technologies Ag Verfahren zur Herstellung einer dielektrischen Antifuse-Struktur
US6998722B2 (en) * 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
US7642583B2 (en) * 2003-04-25 2010-01-05 Panasonic Corporation Ferroelectric memory device
US7030651B2 (en) * 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7795094B2 (en) * 2004-09-02 2010-09-14 Micron Technology, Inc. Recessed gate dielectric antifuse
US7817456B2 (en) 2006-12-22 2010-10-19 Sidense Corp. Program lock circuit for a mask programmable anti-fuse memory array
US8471355B2 (en) * 2009-10-30 2013-06-25 Sidense Corp. AND-type one time programmable memory cell
US9711237B2 (en) * 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US8769446B2 (en) * 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
TWI490862B (zh) * 2011-01-19 2015-07-01 Macronix Int Co Ltd 改良位元線電容單一性之３ｄ陣列記憶體結構
US10586832B2 (en) * 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8741697B2 (en) * 2011-09-14 2014-06-03 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of forming the same
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
KR101731129B1 (ko) 2012-08-02 2017-04-28 매그나칩 반도체 유한회사 Ｏｔｐ 메모리 셀 및 그 제조 방법
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR20160001152A (ko) * 2014-06-26 2016-01-06 삼성전자주식회사 비휘발성 메모리 소자
US9336348B2 (en) 2014-09-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming layout design
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
US9780082B2 (en) 2015-03-12 2017-10-03 Samsung Electronics Co., Ltd. Semiconductor device, layout system, and standard cell library
US9406397B1 (en) * 2015-03-20 2016-08-02 Donghyuk Ju Anti-fuse non-volatile semiconductor memory
KR102369926B1 (ko) * 2015-04-10 2022-03-04 에스케이하이닉스 주식회사 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법
US9559107B2 (en) 2015-05-20 2017-01-31 International Businesss Machines Corporation Structure and method for BEOL nanoscale damascene sidewall-defined non-volatile memory element
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US10224278B2 (en) * 2016-09-01 2019-03-05 Kabushiki Kaisha Toshiba Semiconductor device with anti-fuse component including electrode over corner of insulating member

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102682154A (zh) * 2011-03-14 2012-09-19 台湾积体电路制造股份有限公司 设计集成电路的系统和方法
CN103199121A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 去耦电容器及其制造方法
CN106158852A (zh) * 2014-09-12 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其布局和制造方法
US20160329276A1 (en) * 2015-05-07 2016-11-10 United Microelectronics Corp. Semiconductor integrated circuit layout structure
CN107391782A (zh) * 2016-04-29 2017-11-24 台湾积体电路制造股份有限公司 集成电路及形成集成电路的系统和方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992243A (zh) * 2019-12-13 2021-06-18 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN112992243B (zh) * 2019-12-13 2024-03-26 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN113128164A (zh) * 2019-12-31 2021-07-16 台湾积体电路制造股份有限公司 生成集成电路布局图的方法、集成电路器件和系统
CN113128164B (zh) * 2019-12-31 2023-09-12 台湾积体电路制造股份有限公司 生成集成电路布局图的方法、集成电路器件和系统
CN113421603A (zh) * 2020-06-04 2021-09-21 台湾积体电路制造股份有限公司 存储器器件及其形成方法
CN113421603B (zh) * 2020-06-04 2023-12-22 台湾积体电路制造股份有限公司 存储器器件及其形成方法
CN112597734A (zh) * 2020-12-31 2021-04-02 杭州广立微电子股份有限公司 计算跨层链式连接结构通孔数及电阻值的方法
CN112597734B (zh) * 2020-12-31 2023-09-19 杭州广立微电子股份有限公司 计算跨层链式连接结构通孔数及电阻值的方法

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