TW202234667A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包括反熔絲單元。反熔絲單元包括第一主動區域、第一閘極、第二閘極、至少一個第一閘極通孔，及至少一個第二閘極通孔。第一閘極及第二閘極彼此分離。第一閘極及第二閘極延伸跨越第一主動區域。至少一個第一閘極通孔耦接至第一閘極且直接安置在第一主動區域上方。至少一個第二閘極通孔耦接至第二閘極。第一閘極經由至少一個第一閘極通孔耦接至第一字線以用於接收第一程式化電壓，且第二閘極經由至少一個第二閘極通孔耦接至第二字線以用於接收第一選擇電壓。此外，一種半導體裝置的製造方法亦在此揭露。

Description

半導體裝置及其製造方法
本揭示內容是關於一種半導體裝置及其製造方法。
非揮發性記憶體能夠在電源被中斷之後保留資料。大體而言，非揮發性記憶體經程式化以將資料記錄於其中。存在各種類型之非揮發性記憶體，包括（例如）多次程式化記憶體（亦稱作MTP(multi-time programming)記憶體）、一次程式化記憶體（亦稱作OTP(one-time programming)記憶體），等等。取決於特性，一次程式化記憶體亦稱作反熔絲記憶體。在一次程式化記憶體中之記憶體單元被程式化之前，記憶體單元可具有高電阻儲存狀態，且在記憶體單元被程式化之後，記憶體單元可具有低電阻儲存狀態。
本揭示內容是關於一種半導體裝置包括反熔絲單元。反熔絲單元包括第一主動區域、第一閘極、第二閘極、至少一個第一閘極通孔，及至少一個第二閘極通孔。第一閘極及第二閘極彼此分離。第一閘極及第二閘極延伸跨越第一主動區域。至少一個第一閘極通孔耦接至第一閘極且直接安置在第一主動區域上方。至少一個第二閘極通孔耦接至第二閘極。第一閘極經由至少一個第一閘極通孔耦接至第一字線以用於接收第一程式化電壓，且第二閘極經由至少一個第二閘極通孔耦接至第二字線以用於接收第一選擇電壓。
本揭示內容是關於一種半導體裝置。半導體裝置包括第一主動區域、彼此分離之一第一閘極及一第二閘極、第二閘極通孔及第一導電區段。第一閘極及第二閘極延伸跨越第一主動區域。第一閘極通孔耦接至第一閘極且直接安置在第一主動區域上方。第二閘極通孔耦接至第二閘極。第一導電區段延伸跨越第一閘極及第二閘極，耦接第二閘極通孔，並與第一閘極分離。
本揭示內容是關於一種半導體裝置的製造方法。製造方法包括：佈置一第一閘極延伸跨越沿著一第一方向延伸的一第一主動區域；佈置一第二閘極延伸跨越第一主動區域，第二閘極在第一方向上與第一閘極分離；佈置一第一閘極通孔在第一閘極之上；佈置一第二閘極通孔在第二閘極之上；耦接第一閘極通孔至一第一字線；以及耦接第二閘極通孔至一第二字線，其中第一字線及第二字線用以接收不同電壓。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複裝置符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
在本說明書中所使用之術語大體具有其在此項技術中及在使用每一術語之特定上下文中的一般含義。本說明書中實例之使用（包括本文中論述之任何術語的實例）為說明性的，且絕不限制本揭示案或任何例示性術語之範疇及含義。同樣，本揭示案並不限於本說明書中所給出之各種實施例。
儘管本文中可使用術語「第一」、「第二」等來描述各種裝置，但此些裝置不應受此些術語限制。此些術語用以將一個裝置與另一裝置區別開。舉例而言，在不脫離實施例之範疇的情況下，可將第一裝置稱為第二裝置，且類似地，可將第二裝置稱為第一裝置。如本文中所使用，術語「及/或」包括相關聯之所列條目中之一或更多者的任何及所有組合。
另外，為了易於理解，可於本說明中使用諸如「下伏」、「在……下方」、「下部」、「上覆」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個裝置或特徵與另一（另外）裝置或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋裝置在使用中或操作中之不同定向。結構可以其他方式定向（例如，旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
根據各種實施例提供反熔絲記憶體裝置以及在其中之單元結構。論述一些實施例之一些變體。貫穿各種視圖及說明性實施例，為了易於理解，以相同裝置符號來表示相同裝置。
現參考第1圖。第1圖為根據本揭示案之一些實施例之反熔絲記憶體單元100的示意圖。在一些實施例中，反熔絲記憶體單元100亦稱作一次程式化(one-time programming, OTP)記憶體單元。對於第1圖中的說明而言，反熔絲記憶體單元100包括讀取裝置102及程式化裝置104。程式化裝置104耦接至讀取裝置102，且讀取裝置102之端子耦接至位元線BL以自位元線BL接收資料信號。
在一些實施例中，讀取裝置102及程式化裝置104係藉由金屬-氧化物-半導體(Metal-Oxide-Semiconductor，MOS)電晶體來實施。在一些實施例中，讀取裝置102及程式化裝置104係藉由N型MOS(NMOS)電晶體來實施。對於第1圖的說明而言，讀取裝置102及程式化裝置104分別藉由MOS電晶體TR及TP來實施。電晶體TR之第一源極/汲極端耦接至位元線BL，且電晶體TR之閘極端耦接至以WLR表示之讀取字線。電晶體TP之第一源極/汲極端耦接至電晶體TR之第二源極/汲極端，且電晶體TP之閘極端耦接至以WLP表示之程式字線。電晶體TP之第二源極/汲極端耦接至電壓線（未示出）。
本揭示案中之參考標記WLR於本說明中表示一般讀取字線。本揭示案中之參考標記WLP於本說明中表示一般程式字線。於本說明中可使用參考標記WLR及WLP後跟著數字來代表特徵之參考標記。舉例而言，當特徵被表示為WLR0及WLR1時，其表示兩個不同的讀取字線，且當特徵被表示為WLP0及WLP1時，其表示兩個不同的程式字線。在一些實施例中，讀取字線WLR亦稱作「選擇字線」、「字線閘極線」，等等。在一些實施例中，程式字線WLP亦稱作「程式閘極線」、「反熔絲閘極線」、「反熔絲控制線」，等等。此外，本揭示案中之參考標記BL於本說明中表示一般位元線。
類似地，於本說明中，本揭示案中之參考標記TR及TP分別表示耦接至讀取字線WLR及程式字線WLP之電晶體。因此，在一些實施例中，電晶體TR亦稱作「選擇電晶體」，且電晶體TP亦稱作「程式電晶體」。
對於操作的說明而言，為了程式化反熔絲記憶體單元100，向電壓線及位元線BL提供接地電壓（0伏特( V)），向讀取字線WLR提供選擇電壓Vdd，且向程式字線WLP提供程式化電壓Vp。在一些實施例中，程式化電壓Vp之量值大於選擇電壓Vdd之量值。舉例而言，程式化電壓Vp之量值的範圍為自約3.6 V至約6 V，且選擇電壓Vdd的範圍為自約1.5 V至約2.2 V。在一些其他實施例中，位元線BL上電壓之量值的範圍為自約0 V至約0.5 V。
當電晶體TR回應於選擇電壓Vdd施加至讀取字線WLR且接地電壓施加至位元線BL而接通時，足夠高之程式化電壓Vp被施加至電晶體TP之閘極。因為程式化電壓Vp超過了閘極之耐受電壓範圍，所以電晶體TP之閘極破裂。為了說明，將破裂的閘極視為具有低電阻值之電阻器。反熔絲記憶體單元100因此產生經由接通的電晶體TR流向位元線BL之程式電流。
在讀取操作期間，向位元線BL及電壓線提供接地電壓（0 V），向讀取字線WLR提供選擇電壓Vdd，且向程式字線WLP提供讀取電壓Vr。當電晶體TR回應於讀取電壓Vdd而接通時，電晶體TP回應於讀取電壓Vr產生讀取電流。反熔絲記憶體單元100因此產生經由電晶體TR流向位元線BL之讀取電流。根據流經位元線BL之讀取電流的量值，反熔絲記憶體單元100在一些實施例中用以具有儲存狀態。在一些實施例中，選擇電壓Vdd之量值與讀取電壓Vr之量值相同。舉例而言，讀取電壓Vr之量值的範圍為自約1 V至約2 V，且選擇電壓Vdd的範圍為自約0.75 V至約1.5 V。在一些其他實施例中，位元線BL上電壓之量值的範圍為自約0 V至約0.5 V。
出於說明目的給出讀取裝置102及程式化裝置104之以上實施。讀取裝置102及程式化裝置104之各種實施在本揭示案之預期範疇內。舉例而言，取決於各種製造製程，在各種實施例中藉由各種類型之MOS電晶體（例如，包括鰭片式場效應電晶體(FinFET)）來實施讀取裝置102及程式化裝置104。對於另一實例而言，在各種實施例中，如上所述之讀取裝置102及程式化裝置104係藉由單個電晶體來實施。為了說明，如上所述之電晶體TP及TR被製造成單個電晶體以執行電晶體TP及TR之相同功能。
亦出於說明目的給出了如上所繪示之反熔絲記憶體單元100的配置。反熔絲記憶體單元100之各種配置在本揭示案之預期範疇內。舉例而言，在各種實施例中，作為程式化裝置104之電晶體TP的第二源極/汲極端並不耦接至電壓線且在電性上浮置（未連接）。具有電性上浮置之第二源極/汲極端的電晶體TP適用於如本揭示案中所論述之所有實施例中。
現參考第2圖。第2圖為根據本揭示案之一些實施例之第1圖中所示的反熔絲記憶體單元100之等效電路200。藉由電阻器及電晶體TR繪示出反熔絲記憶體單元100之等效電路200，以示出有效電路連接。對於第2圖中的說明而言，等效電路200包括電阻器Rvg、電阻器Rmg、電阻器Rcell、電阻器Rwlr、電晶體TR及電阻器Rbl。
對於第2圖中的說明而言，電阻器Rvg將程式字線WLP耦接至電阻器Rmg，電阻器Rwlr將讀取字線WLR耦接至電晶體TR，電阻器Rcell耦接在電阻器Rmg與電晶體TR之間，且電阻器Rbl將電晶體TR耦接至位元線BL。
電阻器Rvg表示程式字線WLP與電晶體TP的閘極端之間的電阻，且電阻器Rwlr表示讀取字線WLR與電晶體TR的閘極端之間的電阻。電阻器Rbl表示電晶體TR之第一源極/汲極端與位元線BL之間的電阻。
電阻器Rmg表示對應於電晶體TP的閘極端之閘極結構的電阻。舉例而言，當經由閘極結構傳輸電流或信號時，電阻器Rmg表示電流或信號所經歷之電阻。在一些實施例中，與第2圖中所示之其他電阻器相比較，電阻器Rmg相對小，因為電流或信號在閘極結構中行進所經過之路徑的距離很短。因此，在一些實施例中省略電阻器Rmg。
在一些實施例中，在程式化反熔絲記憶體單元100之後，電晶體TP的閘極破裂，且因此電晶體TP的閘極端與電晶體TP的第一源極/汲極端之間的電路徑被有效地視為如第2圖中所繪示之電阻器Rcell。在一些實施例中，電阻器Rcell之電阻為約幾千歐姆。
在一些實施例中，反熔絲記憶體單元100形成有若干層。舉例而言，電晶體TP及TR的源極/汲極佈置在主動區域之層中，電晶體TP及TR的閘極佈置在主動區域之層上方的閘極結構之層中，且字線WLP及WLR以及位元線BL佈置在閘極結構之層上方的層中。因此，在一些實施例中，電阻器Rbl亦表示主動區域之層與位元線BL之層之間的電連接之電阻。此外，在一些實施例中，在層之間的電連接中應用通孔。因此，在一些實施例中，電阻器Rvg、Rwlr及Rbl表示連接在多個層之間的通孔之有效電阻。
在一些實施例中，在讀取操作期間，為自程式字線WLP至位元線BL之讀取電流提供電流路徑。對於第2圖中的說明而言，沿電流流動繪示出電流路徑，且將電流表示為Iread。
出於說明目的提供了等效電路200之以上之實施。等效電路200之各種實施在本揭示案之預期範疇內。舉例而言，等效電路200包括更多或更少的電阻器來表示反熔絲記憶體單元100中之其他連接。
參考第3圖。第3圖為根據本揭示案之一些實施例之反熔絲記憶體單元陣列300的電路示意圖。對於第3圖中的說明而言，反熔絲記憶體單元陣列300包括表示為位元1、位元2、位元3、位元4、位元5、位元6、位元7及位元8之八個反熔絲記憶體單元，其中每一者皆對應於第1圖之反熔絲記憶體單元100。位元1、位元2、位元3及位元4佈置在連接至程式字線WLP0及讀取字線WLR0之行中，且位元5、位元6、位元7及位元8佈置在連接至程式字線WLP1及讀取字線WLR1之行中。位元1及位元5佈置在連接至位元線BL1之列中，位元2及位元6佈置在連接至位元線BL2之列中，位元3及位元7佈置在連接至位元線BL3之列中，且位元4及位元8佈置在連接至位元線BL4之列中。
第3圖進一步繪示了連接至程式字線WLP0及WLP1以及讀取字線WLR0及WLR1之Rwl，及連接至位元線BL1至BL4之電阻器Rb1。電阻器Rwl及Rbl表示程式字線WLP0及WLP1、讀取字線WLR0及WLR1及位元線BL1至BL4至反熔絲記憶體單元位元2至位元8之電連接的有效電阻。在一些實施例中，電阻器Rwl中之每一者為第2圖中所示之電阻器Rvg與電阻器Rmg的組合。
在程式操作期間，類似於第1圖中所述之程式操作，向電壓線（未示出）及位元線BL1至BL4提供接地電壓，向讀取字線WLR0及WLR1提供選擇電壓Vdd，且分別向程式字線WLP0及WLP1提供程式化電壓Vp及Vp'。在一些實施例中，程式化電壓Vp及Vp'中每一者之量值大於選擇電壓Vdd之量值。
在讀取操作期間，類似於第1圖中所述之讀取操作，向位元線BL1至BL4及電壓線（未示出）提供接地電壓，向讀取字線WLR0提供選擇電壓Vdd，且向程式字線WLP0提供讀取電壓Vr。反熔絲記憶體單元位元1至位元4因此分別產生流經反熔絲記憶體單元位元1至位元4流至位元線BL1至BL4之讀取電流。根據流至位元線BL1至BL4之讀取電流的量值，反熔絲記憶體單元位元1至位元4在一些實施例中用以具有儲存狀態。
類似於反熔絲記憶體單元位元1至位元4，在讀取操作期間，向位元線BL1至BL4及電壓線（未示出）提供接地電壓，向讀取字線WLR1提供選擇電壓Vdd，且向程式字線WLP1提供讀取電壓Vr。反熔絲記憶體單元位元5至位元8因此分別產生流經反熔絲記憶體單元位元5至位元8流至位元線BL1至BL4之讀取電流。根據流至位元線BL1至BL4之讀取電流的量值，反熔絲記憶體單元位元5至位元8在一些實施例中用以具有儲存狀態。在一些實施例中，不同時執行反熔絲記憶體單元位元1至位元4之讀取操作及反熔絲記憶體單元位元5至位元8之讀取操作，以避免信號干擾。
參考第4圖。第4圖為根據本揭示案之一些實施例之第3圖中所示的反熔絲記憶體單元陣列300的部分之佈局結構400。在一些實施例中，佈局結構400對應於第3圖中所示之反熔絲記憶體單元位元1與位元5。換言之，佈局結構400繪示反熔絲記憶體單元陣列300之列。在一些實施例中，反熔絲記憶體單元陣列300中之其他列中的至少一者係藉由與佈局結構400相同之佈局來實施。
第5圖為繪示根據本揭示案之一些實施例之第4圖中所示的反熔絲記憶體單元位元1與位元5沿線A之橫截面圖的示意圖500。為了易於理解，參考第5圖來論述關於第4圖之實施例。
對於第4圖中的說明而言，佈局結構400包括主動區域AA1、閘極G1、閘極G2、閘極G3、閘極G4、閘極Gd1、閘極Gd2、導電區段CS1、導電區段CS2、導電區段CS3、程式字線WLP0、程式字線WLP1、讀取字線WLR0、讀取字線WLR1、位元線BL1、閘極通孔Vg1、閘極通孔Vg5及導電通孔Vd1。
閘極G1至G4佈置在主動區域AA1上方，且閘極G1至G4延伸跨越主動區域AA1。閘極G1至G4被佈置成彼此分離。導電區段CS1及CS3分別佈置在閘極G1及閘極G4上方。在一些實施例中，導電區段CS1及CS3直接安置在主動區域AA1上方。程式字線WLP0及WLP1分別佈置在導電區段CS1及CS3上方。在佈局結構400之佈局圖中，讀取字線WLR0及WLR1佈置在主動區域AA1之兩個相對側處。
在一些實施例中，藉由摻雜區/區域來實施主動區域AA1，以便形成包括在如第3圖中所示之反熔絲記憶體單元位元1及位元5中的電晶體。在一些實施例中，主動區域AA1用於反熔絲記憶體單元位元1及位元5之電晶體TP及電晶體TR的源極/汲極。閘極G1對應於反熔絲記憶體單元位元1之電晶體TP0的閘極，且閘極G2對應於反熔絲記憶體單元位元1之電晶體TR0的閘極。閘極G4對應於反熔絲記憶體單元位元5之電晶體TP1的閘極，且閘極G3對應於反熔絲記憶體單元位元5之電晶體TR1的閘極。
在一些實施例中，閘極通孔Vg1直接安置在主動區域AA1上方，並將閘極G1耦接至導電區段CS1。導電區段CS1經由通孔V01（在第5圖中示出）耦接至程式字線WLP0，且用以接收讀取電壓Vr及/或程式化電壓Vp。在一些實施例中，閘極通孔Vg5直接安置在主動區域AA1上方，並將閘極G4耦接至導電區段CS3。導電區段CS3經由通孔V02（在第5圖中示出）耦接至程式字線WLP1，且用以接收讀取電壓Vr及/或程式化電壓Vp。
在一些實施例中，如第5圖中所示，通孔V01及V02在佈局結構400之佈局圖中分別安置在閘極通孔Vg1及Vg5上方且與閘極通孔Vg1及Vg5重疊。因此，為了簡化說明，在第4圖中，佈局結構400僅繪示出閘極通孔Vg1及Vg5。然而，本揭示案並不限於第4圖及第5圖之實施例。通孔V01至V02之各種位置在本揭示案之預期範疇內。舉例而言，在各種實施例中，通孔V01在佈局結構400之佈局圖中係安置在通孔V01不與主動區域AA1重疊之位置處。
在一些實施例中，主動區域AA1經由導電通孔Vd1耦接至導電區段CS2，其中導電區段CS2在佈局結構400之佈局圖中係安置在閘極G2與閘極G3之間，且導電通孔Vd1直接安置在主動區域AA1上方。在一些實施例中，導電區段CS2係沿閘極G1延伸之方向Y佈置。為了說明，導電區段CS2經由通孔V03（在第5圖中示出）耦接至位元線BL1，且用以接收自位元線BL1所傳輸之資料信號。
在一些實施例中，如第5圖中所示，通孔V03在佈局結構400之佈局圖中係安置在導電通孔Vd1上方且與導電通孔Vd1重疊。因此，為了簡化說明，在第4圖中，佈局結構400僅繪示出導電通孔Vd1。然而，本揭示案並不限於第4圖及第5圖之實施例。通孔V03之各種位置在本揭示案之預期範疇內。舉例而言，在各種實施例中，通孔V03在佈局結構400之佈局圖中係安置在導電區段CS2上方但不與主動區域AA1重疊。
對於第4圖中的說明而言，在佈局結構400之佈局圖中，閘極Gd1及Gd2佈置成與閘極G1至G4分離，且閘極Gd1及Gd2佈置在主動區域AA1之兩個相對側處。在一些實施例中，閘極Gd1及Gd2用作虛設閘極，其中「虛設閘極」在一些實施例中並不充當MOS裝置之閘極。出於說明目的提供了閘極Gd1及Gd2之以上配置。閘極Gd1及Gd2之各種配置皆在本揭示案之預期範疇內。舉例而言，在各種實施例中，將閘極Gd1及Gd2省略且不佈置在佈局結構400中。
在一些方法中，對應於（例如）第3圖之電晶體TP0的閘極之閘極經由閘極通孔耦接至（例如）程式字線WLP0，且閘極通孔並不直接安置在主動區域上方。因此，當程式字線WLP0及主動區域在其間具有與（例如）讀取操作相關聯之電流路徑時，電流需要自程式字線WLP0流經閘極通孔及閘極之區段流至主動區域，因為閘極通孔並不直接安置在主動區域上方。在電流流經閘極之此區段的情況下，電流遭遇對應於閘極之區段的電阻（例如，第2圖中之電阻器Rmg的電阻）。換言之，在電流路徑上存在相對較大之等效電阻。因此，與電流路徑相關聯之操作的效能（例如，操作速度）受影響。
與以上方法相比較而言，在本揭示案之實施例中（例如，參考第4圖），閘極通孔Vg1在佈局結構400之佈局圖中係直接安置在主動區域AA1上方。對於第5圖中的說明而言，程式字線WLP0經由通孔V01、導電區段CS1及閘極通孔Vg1耦接至閘極G1。在此些結構中，電流路徑上之電流大體上直接自程式字線WLP0經由通孔V01、導電區段CS1及閘極通孔Vg1流至主動區域AA1。因此，經由閘極G1傳輸之電流或信號不必如以上方法中所論述經歷閘極之區段的電阻。因此，程式字線WLP0與主動區域AA1之間的電流路徑上之等效電阻減小。因此，能夠提高與電流路徑相關聯之操作的效能（例如，操作速度）。
在一些方法中，對應於（例如）第3圖之位元線BL1的位元線經由通孔耦接至（例如）電晶體TR0，且此通孔並不直接安置在主動區域上方。類似地，當位元線BL1及主動區域在其間具有與（例如）讀取操作相關聯之電流路徑時，電流需要自位元線BL1流經通孔及額外導電區段流至主動區域，因為通孔並不直接安置在主動區域上方。在電流流經額外導電區段的情況下，電流遭遇對應於額外導電區段之電阻（例如，第2圖中之電阻器Rbl的電阻）。換言之，在電流路徑上存在相對較大之等效電阻。因此，與電流路徑相關聯之操作的效能（例如，操作速度）受影響。
與以上方法相比較而言，在本揭示案之一些實施例中（例如，參考第4圖及第5圖），導電通孔Vd1及通孔V03在佈局結構400之佈局圖中係直接安置在主動區域AA1上方。對於第5圖中的說明而言，位元線BL1經由通孔V03、導電區段CS2及導電通孔Vd1耦接至主動區域AA1。在此些結構中，電流路徑上之電流大體上直接自位元線BL1經由通孔V03、導電區段CS2及導電通孔Vd1流至主動區域AA1。因此，自位元線BL1傳輸之電流或信號不必如以上方法中所論述經歷額外導電區段之電阻。因此，主動區域AA1與位元線BL1之間的電流路徑上之等效電阻減小。因此，能夠提高與電流路徑相關聯之操作的效能（例如，操作速度）。
參考第6圖。第6圖為根據本揭示案之一些實施例之第3圖中所示的反熔絲記憶體單元陣列300的部分之佈局結構600。在一些實施例中，佈局結構600對應於第3圖中所示之反熔絲記憶體單元位元1、位元2、位元5及位元6。換言之，佈局結構600繪示反熔絲記憶體單元陣列300中之兩個列。
在一些實施例中，佈局結構600中之反熔絲記憶體單元位元1及位元5的結構與第4圖中所示之佈局結構400中之反熔絲記憶體單元位元1及位元5的結構相同。因此，本文中不再進一步對其詳述。
與佈局結構400相比較而言，佈局結構600進一步包括主動區域AA2、導電區段CS4、導電區段CS5、導電區段CS6、導電區段CS7、閘極通孔Vg2、閘極通孔Vg6、閘極通孔Vgr、導電通孔Vd2及通孔V07。
對於第6圖中的說明而言，主動區域AA1及主動區域AA2彼此分離。在一些實施例中，藉由摻雜區/區域來實施主動區域AA2，以便形成包括在如第3圖中所示之反熔絲記憶體單元位元2及位元6中的電晶體。為了說明，主動區域AA2用於反熔絲記憶體單元位元2及位元6之電晶體TP及電晶體TR的源極/汲極。
閘極G1至G4佈置在主動區域AA1及主動區域AA2上方，且閘極G1至G4延伸跨越主動區域AA1及主動區域AA2。換言之，反熔絲記憶體單元位元1及位元2共享閘極G1及G2之相同閘極結構，且反熔絲記憶體單元位元5及位元6共享閘極G3及G4之相同閘極結構。因此，反熔絲記憶體單元位元1及位元2接收來自程式字線WLP0及讀取字線WLR0之相同電壓、電流及/或信號，且反熔絲記憶體單元位元5及位元6接收來自程式字線WLP1及讀取字線WLR1之相同電壓、電流及/或信號。
導電區段CS4及CS6分別佈置在閘極G1及閘極G4上方。在一些實施例中，導電區段CS4及CS6直接安置在主動區域AA2上方。程式字線WLP0及WLP1分別佈置在導電區段CS4及CS6上方。在佈局結構600之佈局圖中，讀取字線WLR0及WLR1佈置在主動區域AA1及主動區域AA2之兩個相對側處。
在一些實施例中，閘極通孔Vg2直接安置在主動區域AA2上方，並將閘極G1耦接至導電區段CS4。導電區段CS4經由類似於如第5圖中所繪示的通孔V01之通孔V04（為了簡化說明而未示出）耦接至程式字線WLP0，且用以接收如以上所論述之讀取電壓Vr及/或程式化電壓Vp。在一些實施例中，閘極通孔Vg6直接安置在主動區域AA2上方，並將閘極G4耦接至導電區段CS6。導電區段CS6經由類似於如第5圖中所繪示的通孔V02之通孔V05（為了簡化說明而未示出）耦接至程式字線WLP1，且用以接收如以上所論述之讀取電壓Vr及/或程式化電壓Vp'。
在一些實施例中，在佈局結構600之佈局圖中，類似於如以上在第5圖中所論述的通孔V01及V02之通孔V04及V05分別安置在閘極通孔Vg2及Vg6上方且與閘極通孔Vg2及Vg6重疊。因此，為了簡化說明，在第6圖中，佈局結構600僅繪示出閘極通孔Vg2及Vg6。然而，本揭示案並不限於第6圖之實施例。通孔V04至V05之各種位置在本揭示案之預期範疇內。舉例而言，在各種實施例中，在佈局結構600之佈局圖中，通孔V05係安置在通孔V05不與主動區域AA2重疊之位置處。
在一些實施例中，主動區域AA2經由導電通孔Vd2耦接至導電區段CS5，其中導電區段CS5在佈局結構600之佈局圖中係安置在閘極G2與閘極G3之間，且導電通孔Vd2直接安置在主動區域AA2上方。在一些實施例中，導電區段CS5係沿閘極G1延伸之方向Y佈置。為了說明，導電區段CS5經由類似於如第5圖中所繪示的通孔V03之通孔V06（為了簡化說明而未示出）耦接至位元線BL2，且用以接收自位元線BL2傳輸之資料信號。
在一些實施例中，通孔V06在佈局結構600之佈局圖中係安置在導電通孔Vd2上方且與導電通孔Vd2重疊。因此，為了簡化說明，在第6圖中，佈局結構600僅繪示出導電通孔Vd2。然而，本揭示案並不限於第6圖之實施例。通孔V06之各種位置在本揭示案之預期範疇內。舉例而言，在各種實施例中，通孔V06在佈局結構600之佈局圖中係安置在導電區段CS5上方但不與主動區域AA2重疊。
對於第6圖中的說明而言，位元線BL2與位元線BL1分離。位元線BL1及位元線BL2係沿閘極G1延伸之方向Y佈置。程式字線WLP0及程式字線WLP1係沿閘極G1延伸之方向Y佈置。換言之，程式字線WLP0、程式字線WLP1、位元線BL1及位元線BL2大體上佈置成彼此平行。
參考第6圖，閘極G3經由閘極通孔Vgr（亦在第9圖中示出）耦接至導電區段CS7。導電區段CS7經由通孔V07（亦在第9圖中示出）耦接至讀取字線WLR1，且用以接收如以上所論述之選擇電壓Vdd。
出於說明目的提供了佈局結構600之以上配置。佈局結構600之各種配置在本揭示案之預期範疇內。舉例而言，在各種實施例中，佈局結構600包括耦接至閘極G1及/或G4之額外導電區段，此將在以下參考第7圖進行論述。
第7圖為根據本揭示案之各種實施例之第3圖中所示的反熔絲記憶體單元陣列300的部分之佈局結構700。在一些實施例中，佈局結構700對應於第3圖中所示之反熔絲記憶體單元位元1、位元2、位元5及位元6。關於第6圖之實施例，為了易於理解，以相同裝置符號表示第7圖中之相同裝置。本文中為了簡要起見省略了已在以上段落中詳細論述之類似裝置的特定配置。
第8圖為繪示根據本揭示案之一些實施例之第7圖中所示的佈局結構700的部分沿線B之橫截面圖的示意圖800。第9圖為繪示根據本揭示案之一些實施例之第7圖中所示的佈局結構700的部分沿線C之橫截面圖的示意圖900。為了易於理解，參考第8圖及第9圖來論述關於第7圖之實施例。
與第6圖之佈局結構600相比較而言，第7圖之佈局結構700進一步包括導電區段CS8、導電區段CS9、導電區段CS10、閘極通孔Vgs1、閘極通孔Vgs2及閘極通孔Vgs3。
對於第7圖中的說明而言，導電區段CS8及導電區段CS9在佈局圖中係安置在主動區域AA1與主動區域AA2之間。導電區段CS8在佈局圖中係安置在反熔絲記憶體單元位元1與位元2之間，且導電區段CS9在佈局圖中係安置在反熔絲記憶體單元位元5與位元6之間。換言之，在佈局結構700之佈局圖中，導電區段CS8及CS9不與主動區域AA1及主動區域AA2重疊。
參考第7圖及第8圖，導電區段CS8經由閘極通孔Vgs1耦接至閘極G1，且導電區段CS8進一步經由通孔V08耦接至程式字線WLP0。導電區段CS9經由閘極通孔Vgs2耦接至閘極G4，且導電區段CS9進一步經由通孔V09耦接至程式字線WLP1。
在一些實施例中，如第8圖中所示，在佈局結構700之佈局圖中，通孔V08及V09分別安置在閘極通孔Vgs1及Vgs2上方且與閘極通孔Vgs1及Vgs2重疊。因此，為了簡化說明，在第7圖中，佈局結構700僅繪示出閘極通孔Vgs1及Vgs2。然而，本揭示案並不限於第7圖及第8圖之實施例。通孔V08至V09之各種位置在本揭示案之預期範疇內。舉例而言，在各種實施例中，在佈局結構700之佈局圖中，通孔V08係安置在通孔V08不與閘極G1重疊之位置處。
在一些實施例中，程式字線WLP0與閘極G1之間的電流路徑上之電阻與程式字線WLP0與閘極G1之間的導電區段及通孔相關聯。與佈局結構600相比較而言，如以上所論述之導電區段CS8、閘極通孔Vgs1及通孔V08提供用於電流自程式字線WLP0流至閘極G1之額外電流路徑。因此，提供了自程式字線WLP0經由額外電流路徑至閘極G1之額外電流。對應地，與佈局結構600相比較而言，如以上所論述之導電區段CS9、閘極通孔Vgs2及通孔V09亦提供用於電流自程式字線WLP1流至閘極G4之額外電流路徑。因此，提供了自程式字線WLP1經由額外電流路徑至閘極G4之又一額外電流。與不具有導電區段CS8及/或CS9之彼些電流路徑相比較而言，使用與導電區段CS8及/或CS9相關聯之額外電流路徑，更多電流能夠自程式字線WLP流至對應電晶體TP。因此，由於更多的電流，因此能夠進一步改良以上反熔絲記憶體單元之操作。
對於第7圖中的說明而言，導電區段CS10安置成與主動區域AA1分離，且在佈局結構700之佈局圖中不與主動區域AA1重疊。導電區段CA10關於主動區域AA1與導電區段CS8相對。
參考第7圖及第9圖，導電區段CS10經由閘極通孔Vgs3耦接至閘極G1，且導電區段CS10進一步經由通孔V010耦接至程式字線WLP0。
在一些實施例中，如第9圖中所示，通孔V010在佈局結構700之佈局圖中係安置在閘極通孔Vgs3上方且與閘極通孔Vgs3重疊。因此，為了簡化說明，在第7圖中，佈局結構700僅繪示出閘極通孔Vgs3。然而，本揭示案並不限於第7圖及第9圖之實施例。通孔V010之各種位置在本揭示案之預期範疇內。舉例而言，在各種實施例中，在佈局結構700之佈局圖中，通孔V010係安置在其中通孔V010不與閘極G1重疊之位置處。
除了如以上所論述之與導電區段CS8及CS9相關聯之電流路徑以外，導電區段CS10、閘極通孔Vgs3及通孔V010亦貢獻用於使電流自程式字線WLP0流至閘極G1之額外電流路徑。因此，與具有導電區段CS8及CS9但不具有導電區段CS10之ㄧ些作法相比較而言，更多電流能夠自程式字線WLP0流至對應電晶體TP。因此，由於更多的電流，能夠進一步改良以上反熔絲記憶體單元之操作。
出於說明目的提供了佈局結構700之以上配置。佈局結構700之各種配置在本揭示案之預期範疇內。舉例而言，在各種實施例中，佈局結構700包括額外導電區段，其用以提供用於使電流或信號自程式字線WLP0傳輸至閘極G1之額外電流路徑。對於另一實例而言，在替代實施例中，省略導電區段CS8至CS10中之一者或兩者以及相關結構。
參考第10圖。第10圖為根據本揭示案之替代實施例之第3圖的反熔絲記憶體單元陣列300的部分之佈局結構1000。對於第10圖中的說明而言，佈局結構1000包括單元UA及單元UB。如第10圖中所繪示，單元UA鄰接單元UB。單元UA對應於第7圖之佈局結構700，且因此，單元UA之配置對應於如以上所論述之第7圖的佈局結構700之那些配置，且因此本文中不再進一步詳述。此外，單元UB對應於與單元UA成鏡像之佈局結構。藉由與單元UA成鏡像之佈局結構，為了簡化說明，本文中不再進一步詳述單元UB之配置。因為與單元UB成鏡像之單元UA對應於第7圖之佈局結構700，所以為了簡化說明，在第10圖中省略第7圖中之一些裝置符號。
對於第10圖中的說明而言，單元UA包括反熔絲記憶體單元位元1、位元2、位元5及位元6，且單元UB包括反熔絲記憶體單元位元3、位元4、位元7及位元8。反熔絲記憶體單元位元1至位元4共享閘極G1及閘極G2，且反熔絲記憶體單元位元5至位元8共享閘極G3及閘極G4。在單元UA中，如以上所論述，導電區段CS7耦接至閘極G3且因此將反熔絲記憶體單元位元5至位元6耦接至讀取字線WLR1。對於第10圖中的說明而言，單元UB亦包括導電區段CS10，其係關於導電區段CS7佈置的。導電區段CS10耦接至閘極G2且因此將反熔絲記憶體單元位元3至位元4耦接至讀取字線WLR0。
第11圖為根據本揭示案之一些實施例之第3圖中的反熔絲記憶體單元陣列300的部分之等效電路1100。如第11圖中所示，等效電路1100對應於第3圖之反熔絲記憶體單元位元1至位元4，並將在以下更詳細地論述。
對於第11圖中的說明而言，等效電路1100包括電阻器Rvg、電阻器Rmg及反熔絲記憶體單元位元1至位元4。電阻器Rvg中之每一者表示如以上關於第2圖所論述之程式字線WLP0與反熔絲記憶體單元位元1至位元4中之一者的對應電晶體TP之閘極端之間的電阻，及/或在一些實施例中表示由閘極通孔（包括（例如）第5圖之閘極通孔Vg1）貢獻的電阻。電阻器Rmg中之每一者表示如以上關於第2圖所論述之對應於反熔絲記憶體單元位元1至位元4中的一者之對應電晶體TP的閘極端之閘極結構的電阻，及/或在一些實施例中表示由閘極結構（包括（例如）第7圖之閘極G1）貢獻的電阻。反熔絲記憶體單元位元1至位元4中之每一者經由一個對應電阻器Rvg連接至程式字線WLP0（亦如第3圖中所示）。如第11圖中所示，藉由直接安置在主動區域上方之閘極通孔，如在以上佈局結構中所繪示，電流自程式字線WLP0直接流至反熔絲記憶體單元位元1至位元4，且不必經歷電阻器Rmg。
參考第12A圖至第12B圖。第12A圖為根據本揭示案之一些實施例之包括第10圖中所示的單元之佈局結構1200A。為了簡化說明，在第12A圖（及第12B圖）中，裝置符號「A」表示第10圖之單元UA，且裝置符號「B」表示第10圖之單元UB。在一些實施例中，佈局結構1200A用以自左至右或自上至下具有A單元及/或B單元之序列。對於第12A圖中的說明而言，在X方向上自左至右，單元以「AAAA」或「BBBB」之序列佈置。在Y方向上自上至下，單元以「ABAB」之序列佈置。如第12A圖中所示，佈局結構1200A包括4乘4個單元之陣列。出於說明目的給出佈局結構1200A之單元的以上數目。佈局結構1200A之單元的各種數目在本揭示案之預期範疇內。
第12B圖為根據本揭示案之一些其他實施例之包括第10圖中所示的單元之佈局結構1200B。與第12A圖之實施例相比較而言，在第12B圖中，在X方向上自左至右，單元以「ABAB」或「BABA」之序列佈置。在Y方向上自上至下，單元以「ABAB」或「BABA」之序列佈置。出於說明目的給出佈局結構1200B之單元的以上數目。佈局結構1200B之單元的各種數目在本揭示案之預期範疇內。
在一些實施例中，在如以上所論述之佈局結構1200A及1200B中，每一A單元（或每一B單元）鄰接環繞此A單元（或B單元）之單元，且包括連接至如關於第10圖所論述的環繞單元之結構。
第13圖為根據本揭示案之一些實施例之包括第10圖的佈局結構1000之佈局結構1300。對於第13圖中的說明而言，佈局結構1300包括兩個單元UA及兩個單元UB，其中左側單元UA及UB共同對應於第10圖之佈局結構1000且因此本文中不再進一步對其詳述。右側單元UA及UB亦共同對應於第10圖之佈局結構1000，且因此本文中亦不再進一步對其詳述。在一些實施例中，如第13圖中所示，左側單元UA及UB不鄰接右側單元UA及UB。然而，出於說明目的而給出第13圖中之佈局結構1300的配置。佈局結構1300之各種配置在本揭示案之預期範疇內。舉例而言，在各種實施例中，參考第12A圖，佈局結構1300對應於2乘2個單元之陣列（亦即，ABAB），其（例如）在佈局結構1200A之左上角處彼此鄰接。
第14圖為根據本揭示案之一些實施例之用於產生反熔絲記憶體單元陣列的方法1400之流程圖。為了易於理解，參考第1圖至第13圖來描述方法1400。然而，方法1400並不限於應用於產生以上佈局結構。能夠應用方法1400產生任何適當佈局結構。對於第14圖中的說明而言，方法1400包括以下將詳細論述之操作S1401、S1402、S1403、S1404及S1405。
在操作S1401中，將主動區域AA1及AA2佈置成彼此分離且在X方向上延伸，例如，如第7圖中所示。
在操作S1402中，參考第7圖，產生閘極G1至G4以在Y方向上延伸並跨越主動區域AA1及AA2。如以上所論述，閘極G1及G4對應於電晶體TP之閘極端，且閘極G2及G3對應於電晶體TR之閘極端。
在操作S1403中，參考第7圖，在閘極G1上產生閘極通孔Vg1至Vg2，且在閘極G4上產生閘極通孔Vg5至Vg6。閘極通孔Vg1及Vg5直接安置在主動區域AA1上方，且閘極通孔Vg2及Vg6直接安置在主動區域AA2上方。
在操作S1404中，參考第7圖，產生導電區段CS1及CS4以分別直接安置在主動區域AA1及AA2上方，且導電區段CS1及CS4經由閘極通孔Vg1至Vg2將閘極G1耦接至程式字線WLP0以用於接收程式化電壓Vp。
在操作S1405中，參考第7圖，產生導電區段CS3及CS6以分別直接安置在主動區域AA1及AA2上方，且導電區段CS3及CS6經由閘極通孔Vg5至Vg6將閘極G4耦接至程式字線WLP1以用於接收另一程式化電壓Vp'。在一些實施例中，程式化電壓Vp與程式化電壓Vp'不同。在一些其他實施例中，程式化電壓Vp與程式化電壓Vp'相同。
在一些實施例中，參考第7圖，方法1400進一步包括以下操作：在主動區域AA1及AA2之間在閘極G2上產生閘極通孔Vgs1，以將閘極G2耦接至讀取字線WLR0以用於接收讀取電壓Vdd；以及在主動區域AA1及AA2之間在閘極G3上產生閘極通孔Vgs2，以將閘極G3耦接至讀取字線WLR1以用於接收讀取電壓Vdd'。在一些實施例中，讀取電壓Vdd與讀取電壓Vdd'不同。在一些其他實施例中，讀取電壓Vdd與讀取電壓Vdd'相同。
在一些實施例中，參考第7圖，方法1400進一步包括以下操作：在閘極G1上產生各自安置於主動區域AA1及AA2之間的閘極通孔Vgs1、Vgs3，以將閘極G1耦接至程式字線WLP0以用於接收程式化電壓Vp；以及在閘極G4上產生安置於主動區域AA1及AA2之間的閘極通孔Vgs2，以將閘極G4耦接至程式化字線WLP1以用於接收程式化電壓Vp'。
在一些實施例中，參考第7圖，方法1400進一步包括以下操作：產生各自安置於主動區域AA1與AA2之間的導電區段CS8及CS10，以將閘極G1耦接至程式字線WLP0以用於接收程式化電壓Vp；以及產生安置於主動區域AA1與AA2之間的導電區段CS9，以將閘極G4耦接至程式字線WLP1以用於接收程式化電壓Vp'。
在一些實施例中，參考第7圖，方法1400進一步包括產生導電區段CS2及CS5之操作，導電區段CS2及CS5彼此分離且分別直接安置在主動區域AA1及AA2上方。導電區段CS2及CS5係沿Y方向佈置且用以接收彼此不同之資料信號。
以上說明包括例示性操作，但此些操作未必以所示次序執行。根據本揭示案之各種實施例的精神及範疇，可適當地添加、替換、改序及/或消除操作。
參考第15圖。第15圖為根據一些實施例之積體電路(integrated circuit，IC)裝置設計系統1500的方塊圖。根據一些實施例，可使用IC裝置設計系統1500來實施如以上關於第14圖所論述之方法1400的一或更多個操作。
在一些實施例中，IC裝置設計系統1500為計算設備，此計算設備包括硬體處理器1502及非暫時性電腦可讀儲存媒體（亦稱作儲存媒體）1504。非暫時性電腦可讀儲存媒體1504（除了其他物件以外）經編碼有（亦即，儲存）電腦程式碼1506（亦即，一組可執行指令）。藉由硬體處理器1502來執行電腦程式碼1506（至少部分地）表示實施（例如）以上關於第14圖所論述之方法1400（後文中，稱為所述製程及/或方法）的一部分或全部之IC裝置設計系統。
處理器1502經由匯流排1508電耦接至非暫時性電腦可讀儲存媒體1504。處理器1502亦藉由匯流排1508電耦接至輸入/輸出(input/output，I/O)介面1510及製造工具1530。網路介面1512亦經由匯流排1508電連接至處理器1502。網路介面1512連接至網路1514，使得處理器1502及非暫時性電腦可讀儲存媒體1504能夠經由網路1514連接至外部裝置。處理器1502用以執行編碼於非暫時性電腦可讀儲存媒體1504中之電腦程式碼1506，以便使IC裝置設計系統1500可用於執行所述製程及/或方法的一部分或全部。在一或更多個實施例中，處理器1502為中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)及/或適當的處理單元。
在一或更多個實施例中，非暫時性電腦可讀儲存媒體1504為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統（或裝置或設備）。舉例而言，非暫時性電腦可讀儲存媒體1504包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read- only memory，ROM)、剛性磁碟及/或光碟。在使用光碟之一或更多個實施例中，非暫時性電腦可讀儲存媒體1504包括壓縮光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、壓縮光碟-讀取/寫入(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或更多個實施例中，非暫時性電腦可讀儲存媒體1504儲存電腦程式碼1506，其用以使IC裝置設計系統1500可用於執行所述製程及/或方法1400的一部分或全部。在一或更多個實施例中，非暫時性電腦可讀儲存媒體1504亦儲存資訊，此資訊促進執行所述製程及/或方法之一部分或全部。在各種實施例中，非暫時性電腦可讀儲存媒體1504儲存至少一個IC佈局圖1520或至少一個設計規格1522（其中每一者對應於如以上關於方法1400及第1圖至第13圖所論述之佈局結構）中之一者或組合，或適用於製造如以上所論述之對應佈局結構400、600、700、1000、1200A、1200B或1300之至少一個佈局設計。
在一些實施例中，非暫時性電腦可讀儲存媒體1504儲存用於與製造機器介面連接之指令（例如，電腦程式碼1506）。此些指令（例如，電腦程式碼1506）使得處理器1502能夠產生可由製造機器讀取之製造指令，以在製造製程期間有效地實施方法1400。
IC裝置設計系統1500包括輸入/輸出(input/output，I/O)介面1510。I/O介面1510耦接至外部電路系統。在各種實施例中，I/O介面1510包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、顯示器、觸控式螢幕及/或游標方向鍵中之一者或其組合，以用於將資訊及命令傳達至處理器1502及/或自處理器1502傳達資訊及命令。
IC裝置設計系統1500亦包括耦接至處理器1502之網路介面1512。網路介面1512允許IC裝置設計系統1500與連接了一或更多個其他電腦系統之網路1514通訊。網路介面1512包括無線網路介面，诸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，乙太網路、USB或IEEE-1364。在一或更多個實施例中，所述製程及/或方法的一部分或全部在兩個或更多個IC裝置設計系統1500中實施。
IC裝置設計系統1500亦包括耦接至處理器1502之製造工具1530。製造工具1530用以基於處理器1502所處理之設計檔案及/或如以上所論述之IC佈局設計來製造積體電路，包括（例如）第4圖中所繪示之佈局結構400、第6圖中所繪示之佈局結構600、第7圖中所繪示之佈局結構700、第10圖中所繪示之佈局結構1000及第13圖中所繪示之佈局結構1300。
IC裝置設計系統1500用以经由I/O介面1510接收資讯。經由I/O介面1510接收之資訊包括至少一個設計規則指令、至少一個準則集合、至少一個設計規則、至少一個DRM及/或用於由處理器1502處理之其他參數中的一者或其組合。經由匯流排1508將資訊傳送至處理器1502。IC裝置設計系統1500用以經由I/O介面1510傳輸及/或接收與使用者介面有關之資訊。
在一些實施例中，將所述製程及/或方法1400的一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法1400的一部分或全部實施為作為額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法1400的一部分或全部實施為軟體應用程式之插件。在一些實施例中，將所述製程及/或方法1400中之至少一者實施為作為EDA工具的一部分之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO ®或另一適當佈局產生工具來產生IC佈局圖或佈局設計。
在一些實施例中，將製程實現為儲存在非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟（諸如，DVD）、磁碟（諸如，硬碟）、半導體記憶體（諸如，ROM、RAM、記憶卡）及其類似者中的一或更多者。
藉由可用以實施方法1400之一或更多個操作，如以上關於第1圖至第13圖所論述，IC裝置設計系統1500實現了以上關於方法1400所論述之益處。
參考第16圖。第16圖為根據一些實施例之IC製造系統1600之方塊圖以及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖/設計，使用IC製造系統1600製造(A)一或更多個半導體遮罩或(B)半導體積體電路之層中的至少一個部件中的至少一者。
在第16圖中，IC製造系統1600包括在與製造IC裝置1660有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室1620、遮罩室1630及IC製造商/製造者（「晶圓廠」）1650。藉由通訊網路連接IC製造系統1600中之實體。在一些實施例中，通信網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊通道。每一實體與其他實體中之一或更多者交互，並向其他實體中之一或更多者提供服務及/或自其他實體中之一或更多者接收服務。在一些實施例中，設計室1620、遮罩室1630及IC晶圓廠1650中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1620、遮罩室1630及IC晶圓廠1650中之兩者或更多者在共同設施中共存且使用共同資源。
設計室（或設計團隊）1620基於如以上關於第1圖至第13圖所論述之方法1400來產生IC設計佈局圖（在第16圖中亦註明為IC設計）1622。IC設計佈局圖1622包括各種幾何形狀圖案，此些幾何形狀圖案對應於構成待製造之IC裝置1660之各種部件的金屬、氧化物或半導體層之圖案。各種圖案經組合以形成各種IC特徵。舉例而言，IC設計佈局圖1622的一部分包括待形成在半導體基板（諸如，矽晶圓）中之各種IC特徵，諸如，主動區、閘電極、源極與汲極、層間互連之金屬接線或介層孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1620實施包括以上關於第1圖至第13圖所論述之方法1400的適當設計程序，以形成IC設計佈局圖1622。此設計程序包括邏輯設計、物理設計或放置與路由中之一或更多者。IC設計佈局圖1622呈現在具有幾何形狀圖案的資訊之一或更多個資料檔案中。舉例而言，可以GDSII檔案格式或DFII檔案格式來表述IC設計佈局圖1622。
遮罩室1630包括遮罩資料準備（在第16圖中亦註明為資料準備）1632及遮罩製造1644。遮罩室1630使用IC設計佈局圖1622來製造一或更多個遮罩，以用於根據IC設計佈局圖1622來製造IC裝置1660之各種層。遮罩室1630執行遮罩資料準備1632，其中IC設計佈局圖1622被轉譯為代表性資料檔案（representative data file，「RDF」）。遮罩資料準備1632將RDF提供給遮罩製造1644。遮罩製造1644包括遮罩寫入機。遮罩寫入機將RDF轉換為基板（諸如，遮罩（主光罩）或半導體晶圓1652）上的影像。遮罩資料準備1632操縱IC設計佈局圖1622以符合遮罩寫入機之特定特性及/或IC晶圓廠1650之要求。在第16圖中，將遮罩資料準備1632及遮罩製造1644繪示為單獨裝置。在一些實施例中，可將遮罩資料準備1632及遮罩製造1644統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1632包括光學鄰近校正(optical proximity correction，OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖1622。在一些實施例中，遮罩資料準備1632包括另外的解析度增強技術(resolution enhancement techniques，RET)，諸如，軸外照射、次解析度輔助特徵、相移遮罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備1632包括遮罩規則檢查器(mask rule checker，MRC)，其藉由一組遮罩建立規則來檢查已經歷OPC中之處理的IC設計佈局圖1622，此些遮罩建立規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，考慮到半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖1622，以補償遮罩製造1644期間之限制，此可撤銷OPC所執行之修改的一部分以便符合遮罩建立規則。
在一些實施例中，遮罩資料準備1632包括微影製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓廠1650實施以製造IC裝置1660的處理。LPC基於IC設計佈局圖1622來模擬此處理，以建立模擬製造的裝置，諸如，IC裝置1660。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深（depth of focus，「DOF」）、遮罩誤差增強因素（mask error enhancement factor，「MEEF」）、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已建立了模擬製造的裝置之後，若模擬裝置之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1622。
應理解，出於清楚目的，已簡化了遮罩資料準備1632之以上描述。在一些實施例中，遮罩資料準備1632包括諸如邏輯運算(logic operation，LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖1622。另外，可以多種不同次序來執行在遮罩資料準備1632期間應用於IC設計佈局圖1622之製程。
在遮罩資料準備1632之后且在遮罩製造1644期间，可基於已修改的IC設計佈局圖1622來製造遮罩或遮罩之群組。在一些實施例中，遮罩製造1644包括基於IC設計佈局圖1622來執行一或更多次微影曝光。在一些實施例中，使用電子束(e-beam)或多電子束之機制基於經修改的IC設計佈局圖1622在遮罩（光罩或主光罩）上形成圖案。可以各種技術形成遮罩。在一些實施例中，使用二元技術形成遮罩。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈在晶圓上之影像敏感材料層（例如，光阻劑）的輻射束（諸如，紫外線(ultraviolet，UV)光束）被不透明區阻擋並透射穿過透明區。在一個實例中，遮罩之二元遮罩版本包括透明基板（例如，熔融石英）及塗佈在二元遮罩的不透明區中之不透明材料（例如，鉻）。在另一實例中，使用相移技術形成遮罩。在遮罩之相移遮罩(phase shift mask，PSM)版本中，形成於相移遮罩上之圖案中的各種特徵用以具有恰當的相位差，以便增強解析度及成像品質。在各種實例中，相移遮罩可為衰減PSM或交替PSM。藉由遮罩製造1644產生之（若干）遮罩用於多種製程中。舉例而言，此（此些）遮罩用於離子佈植製程中以在半導體晶圓1652中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓1652中形成各種蝕刻區，及/或用在其他適當製程中。
IC晶圓廠1650包括晶圓製造。IC晶圓廠1650為IC製造公司，其包括用於製造多種不同IC產品之一或更多個製造設施。在一些實施例中，IC晶圓廠1650為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造（前工序(front-end-of-line，FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造（後工序(back-end-of-line，BEOL)製造），且第三製造設施可為代工廠公司提供其他服務。
IC晶圓廠1650使用由遮罩室1630製造之（若干）遮罩來製造IC裝置1660。因此，IC晶圓廠1650至少間接地使用IC設計佈局圖1622來製造IC裝置1660。在一些實施例中，由IC晶圓廠1650使用（若干）遮罩來製造半導體晶圓1652以形成IC裝置1660。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1622來執行一或更多次微影曝光。半導體晶圓1652包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓1652進一步包括各種摻雜區、介電特徵、多層級互連及其類似者（在後續製造步驟中形成）中之一或更多者。
在本文檔中，術語「耦接」亦可稱為「電耦接」，且術語「連接」亦可稱為「電連接」。「耦接」及「連接」亦可用以表示兩個或更多個裝置彼此合作或交互。
在一些實施例中，揭示一種半導體裝置，且此半導體裝置包括反熔絲單元。反熔絲單元包括第一主動區域、第一閘極、第二閘極、至少一個第一閘極通孔，及至少一個第二閘極通孔。第一閘極及第二閘極彼此分離。第一閘極及第二閘極延伸跨越第一主動區域。至少一個第一閘極通孔耦接至第一閘極且直接安置在第一主動區域上方。至少一個第二閘極通孔耦接至第二閘極。第一閘極經由至少一個第一閘極通孔耦接至第一字線以用於接收第一程式化電壓，且第二閘極經由至少一個第二閘極通孔耦接至第二字線以用於接收第一讀取電壓。
在各種實施例中，反熔絲單元進一步包括第二主動區域及至少一個第三閘極通孔。第二主動區域與第一主動區域分離。至少一個第三閘極通孔耦接至第一閘極且直接安置在第二主動區域上方。第一閘極進一步經由至少一個第三閘極通孔耦接至第一字線以用於接收第一程式化電壓。
在各種實施例中，反熔絲單元進一步包括至少一個導電區段及至少一個第四閘極通孔。至少一個導電區段安置在第一主動區域與第二主動區域之間。至少一個第四閘極通孔將第一閘極耦接至至少一個導電區段。
在各種實施例中，反熔絲單元進一步包括至少一個第一導電通孔、至少一個第二導電通孔、第一導電區段及第二導電區段。至少一個第一導電通孔及至少一個第二導電通孔分別在第二閘極之一個側處直接安置在第一主動區域及第二主動區域上方。第一導電區段經由至少一個第一導電通孔耦接至第一主動區域。第二導電區段經由至少一個第二導電通孔耦接至第二主動區域。第一導電區段及第二導電區段彼此分離且在佈局圖中分別跨越第一主動區域及第二主動區域，且用以接收資料信號。
在各種實施例中，反熔絲單元進一步包括第三閘極、第四閘極、至少一個第三閘極通孔及至少一個第四閘極通孔。第三閘極及第三閘極延伸跨越第一主動區域。第一至第四閘極彼此分離。至少一個第三閘極通孔耦接至第三閘極且直接安置在第一主動區域上方。至少一個第四閘極通孔耦接至第四閘極。第三閘極經由至少一個第三閘極通孔耦接至第三字線以用於接收第二程式化電壓，且第四閘極經由至少一個第四閘極通孔耦接至第四字線以用於接收第二讀取電壓。
在各種實施例中，反熔絲單元進一步包括第二主動區域、至少一個第五閘極通孔，及至少一個第六閘極通孔。第二主動區域在第一方向上延伸，且與第一主動區域分離。至少一個第五閘極通孔耦接至第一閘極且直接安置在第二主動區域上方。至少一個第六閘極通孔耦接至第三閘極且直接安置在第二主動區域上方。第一閘極進一步經由至少一個第五閘極通孔耦接至第一字線以用於接收第一程式化電壓，且第三閘極進一步經由至少一個第六閘極通孔耦接至第三字線以用於接收第二程式化電壓。
在各種實施例中，反熔絲單元進一步包括第一導電區段及第二導電區段。第一導電區段經由至少一個第一導電通孔耦接至第一主動區域。第二導電區段經由至少一個第二導電通孔耦接至第二主動區域。第一導電區段及第二導電區段彼此分離。第一導電區段及第二導電區段係沿第一閘極延伸之方向佈置且用以接收資料信號。
在各種實施例中，反熔絲單元進一步包括至少一個第一導電區段及至少一個第七閘極通孔。此至少一個第一導電區段安置在第一主動區域與第二主動區域之間。此至少一個第七閘極通孔將第一閘極耦接至至少一個第一導電區段。
在各種實施例中，反熔絲單元進一步包括兩個導電區段及閘極通孔。此兩個導電區段彼此分離且安置在第一主動區域與第二主動區域之間。閘極通孔分別將第一閘極及第三閘極耦接至兩個導電區段。
亦揭示一種半導體裝置，其包括反熔絲單元陣列。反熔絲單元陣列包括佈置成行及列之反熔絲單元。反熔絲單元包括主動區域、閘極及第一導電區段。主動區域彼此分離且在第一方向上延伸。閘極彼此分離。此些閘極中之每一者在第二方向上延伸且跨越主動區域。第一導電區段分別直接安置在主動區域上方。第一導電區段經由第一閘極通孔將此些閘極中之第一閘極耦接至第一字線以用於接收第一程式化電壓。
在各種實施例中，反熔絲單元進一步包括第二導電區段。第二導電區段分別直接安置在主動區域上方。第二導電區段經由第二閘極通孔將此些閘極中之第二閘極耦接至第二字線以用於接收第二程式化電壓。
在各種實施例中，反熔絲單元進一步包括此些閘極中之第三閘極及此些閘極中之第四閘極。此些閘極中之第三閘極安置在第一閘極旁邊且經由第一閘極通孔耦接至第三字線以用於接收第一讀取電壓。此些閘極中之第四閘極安置在第二閘極旁邊且經由第二閘極通孔耦接至第四字線以用於接收第二讀取電壓。
在各種實施例中，反熔絲單元進一步包括第三導電區段及第三閘極通孔。第三導電區段各自安置在複數個主動區域中之兩者之間。第三閘極通孔安置在第一閘極上。第一閘極經由第三閘極通孔及第三導電區段耦接至第一字線以用於接收第一程式化電壓。
在各種實施例中，反熔絲單元進一步包括第三導電區段。第三導電區段彼此分離，分別直接安置在主動區域上方，且分別經由導電通孔耦接至主動區域。第三導電區段係沿第二方向佈置且用以接收彼此不同之資料信號。
在各種實施例中，反熔絲單元進一步包括第二導電區段。第二導電區段各自安置在主動區域中之兩者之間。第二導電區段將第一閘極耦接至第一字線以用於接收第一程式化電壓。
亦揭示一種製造半導體裝置的方法，此方法包括以下操作：佈置彼此分離且在第一方向上延伸之主動區域；產生各自在第二方向上延伸且跨越主動區域之閘極，其中此些閘極中之每一者在反熔絲單元之陣列中對應於電晶體之閘極端；產生分別直接安置在主動區域上方之在此些閘極中之第一閘極上的第一閘極通孔以及在此些閘極中之第二閘極上的第二閘極通孔；產生分別直接安置在主動區域上方之第一導電區段，以經由第一閘極通孔將第一閘極耦接至第一字線以用於接收第一程式化電壓；以及產生分別直接安置在主動區域上方之第二導電區段，以經由第二閘極通孔將第二閘極耦接至第二字線以用於接收第二程式化電壓。
在各種實施例中，此方法進一步包括以下操作：在主動區域中之兩者之間在此些閘極中的第三閘極上產生第一閘極通孔，以將第三閘極耦接至第三字線以用於接收第一讀取電壓；以及在主動區域中之兩者之間在此些閘極中的第四閘極上產生第二閘極通孔，以將第四閘極耦接至第四字線以用於接收第二讀取電壓。
在各種實施例中，此方法進一步包括以下操作：在第一閘極上產生各自安置在主動區域中之兩者之間的第三閘極通孔，以將第一閘極耦接至第一字線以用於接收第一程式化電壓；以及在第二閘極上產生各自安置在主動區域中之兩者之間的第四閘極通孔，以將第二閘極耦接至第二字線以用於接收第二程式化電壓。
在各種實施例中，此方法進一步包括以下操作：產生各自安置在主動區域中之兩者之間的第三導電區段，以將第一閘極耦接至第一字線以用於接收第一程式化電壓；以及產生各自安置在主動區域中之兩者之間的第四導電區段，以將第二閘極耦接至第二字線以用於接收第二程式化電壓。
在各種實施例中，此方法進一步包括產生彼此分離且分別直接安置在主動區域上方之第三導電區段。第三導電區段係沿第二方向佈置且用以接收彼此不同之資料信號。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100:反熔絲記憶體單元 102:讀取裝置 104:程式化裝置 200:等效電路 300:反熔絲記憶體單元陣列 400:佈局結構 500:示意圖 600:佈局結構 700:佈局結構 800:示意圖 900:示意圖 1000:佈局結構 1100:等效電路 1200A:佈局結構 1200B:佈局結構 1300:佈局結構 1400:方法 1500:積體電路(IC)裝置設計系統 1502:處理器 1504:非暫時性電腦可讀媒體 1506:電腦程式碼 1508:匯流排 1510:輸入/輸出(I/O)介面 1512:網路介面 1514:網路 1520:IC佈局圖 1522:設計規格 1530:製造工具 1600:IC製造系統 1620:設計室 1622:IC設計佈局圖 1630:遮罩室 1632:遮罩資料準備 1644:遮罩製造 1650:IC晶圓廠 1652:半導體晶圓 1660:IC裝置 S1401:操作 S1402:操作 S1403:操作 S1404:操作 S1405:操作
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖為根據本揭示案之一些實施例之反熔絲記憶體單元的示意圖。 第2圖為根據本揭示案之一些實施例之第1圖中所示的反熔絲記憶體單元之等效電路。 第3圖為根據本揭示案之一些實施例之反熔絲記憶體單元陣列的電路示意圖。 第4圖為根據本揭示案之一些實施例之第3圖中所示的反熔絲記憶體單元陣列的部分之佈局結構。 第5圖為繪示根據本揭示案之一些實施例之第4圖中所示的反熔絲記憶體單元沿線A之橫截面圖的示意圖。 第6圖為根據本揭示案之一些實施例之第3圖中所示的反熔絲記憶體單元陣列的部分之佈局結構。 第7圖為根據本揭示案之各種實施例之第3圖中所示的反熔絲記憶體單元陣列的部分之佈局結構。 第8圖為繪示根據本揭示案之一些實施例之第7圖中所示的佈局結構的部分沿線B之橫截面圖的示意圖。 第9圖為繪示根據本揭示案之一些實施例之第7圖中所示的佈局結構的部分沿線C之橫截面圖的示意圖。 第10圖為根據本揭示案之替代實施例之第3圖的反熔絲記憶體單元陣列的部分之佈局結構。 第11圖為根據本揭示案之一些實施例之第3圖中的反熔絲記憶體單元陣列的部分之等效電路。 第12A圖為根據本揭示案之一些實施例之包括第10圖中所示的單元之佈局結構。 第12B圖為根據本揭示案之一些其他實施例之包括第10圖中所示的單元之佈局結構。 第13圖為根據本揭示案之一些實施例之包括第10圖的佈局結構之佈局結構。 第14圖為根據本揭示案之一些實施例之用於產生反熔絲記憶體單元陣列的方法之流程圖。 第15圖為根據本揭示案之一些實施例之積體電路(IC)裝置設計系統的方塊圖。 第16圖為根據本揭示案之一些實施例的IC製造系統之方塊圖以及與其相關聯之IC製造流程。
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400:佈局結構

Claims (10)

  1. 一種半導體裝置，包括： 複數個反熔絲單元，包括： 一第一主動區域； 彼此分離之一第一閘極及一第二閘極，其中該第一閘極及該第二閘極延伸跨越該第一主動區域； 至少一個第一閘極通孔，耦接至該第一閘極且直接安置在該第一主動區域上方；以及 至少一個第二閘極通孔，耦接至該第二閘極； 其中該第一閘極經由該至少一個第一閘極通孔耦接至一第一字線以用於接收一第一程式化電壓，且該第二閘極經由該至少一個第二閘極通孔耦接至一第二字線以用於接收一第一選擇電壓。
  2. 如請求項1所述之半導體裝置，其中該些反熔絲單元進一步包括： 一第二主動區域，與該第一主動區域分離；以及 至少一個第三閘極通孔，耦接至該第一閘極且直接安置在該第二主動區域上方； 其中該第一閘極進一步經由該至少一個第三閘極通孔耦接至該第一字線以用於接收該第一程式化電壓。
  3. 如請求項2所述之半導體裝置，其中該些反熔絲單元進一步包括： 至少一個導電區段，安置在該第一主動區域與該第二主動區域之間；以及 至少一個第四閘極通孔，將該第一閘極耦接至該至少一個導電區段。
  4. 如請求項2所述之半導體裝置，其中該些反熔絲單元進一步包括： 至少一個第一導電通孔及至少一個第二導電通孔，分別在該第二閘極之一側直接安置在該第一主動區域及該第二主動區域上方； 一第一導電區段，經由該至少一個第一導電通孔耦接至該第一主動區域；以及 一第二導電區段，經由該至少一個第二導電通孔耦接至該第二主動區域； 其中該第一導電區段及該第二導電區段彼此分離且在一佈局圖中分別跨越該第一主動區域及該第二主動區域，且用以接收資料信號。
  5. 如請求項1所述之半導體裝置，其中該些反熔絲單元進一步包括： 一第三閘極及一第四閘極，延伸跨越該第一主動區域，其中該第一閘極至該第四閘極彼此分離； 至少一個第三閘極通孔，耦接至該第三閘極且直接安置在該第一主動區域上方；以及 至少一個第四閘極通孔，耦接至該第四閘極； 其中該第三閘極經由該至少一個第三閘極通孔耦接至一第三字線以用於接收一第二程式化電壓，且該第四閘極經由該至少一個第四閘極通孔耦接至一第四字線以用於接收該第一選擇電壓。
  6. 如請求項5所述之半導體裝置，其中該些反熔絲單元進一步包括： 一第二主動區域，在一第一方向上延伸，與該第一主動區域分離； 至少一個第五閘極通孔，耦接至該第一閘極且直接安置在該第二主動區域上方；以及 至少一個第六閘極通孔，耦接至該第三閘極且直接安置在該第二主動區域上方； 其中該第一閘極進一步經由該至少一個第五閘極通孔耦接至該第一字線以用於接收該第一程式化電壓，且該第三閘極進一步經由該至少一個第六閘極通孔耦接至該第三字線以用於接收該第二程式化電壓。
  7. 一種半導體裝置，包括： 一第一主動區域； 彼此分離之一第一閘極及一第二閘極，其中該第一閘極及該第二閘極延伸跨越該第一主動區域； 一第一閘極通孔，耦接至該第一閘極且直接安置在該第一主動區域上方； 一第二閘極通孔，耦接至該第二閘極；以及 一第一導電區段，延伸跨越該第一閘極及該第二閘極，耦接該第二閘極通孔，並與該第一閘極分離。
  8. 如請求項7所述之半導體裝置，進一步包括： 一第三閘極通孔，耦接至該第一閘極；以及 一第四閘極通孔，耦接至該第一閘極，且位於該第三閘極通孔及該第一閘極通孔之間， 其中該第一閘極通孔位於該第四閘極通孔及該第一導電區段之間。
  9. 一種半導體裝置的製造方法，包括： 佈置一第一閘極延伸跨越沿著一第一方向延伸的一第一主動區域； 佈置一第二閘極延伸跨越該第一主動區域，該第二閘極在該第一方向上與該第一閘極分離； 佈置一第一閘極通孔在該第一閘極之上； 佈置一第二閘極通孔在該第二閘極之上； 耦接該第一閘極通孔至一第一字線；以及 耦接該第二閘極通孔至一第二字線， 其中該第一字線及該第二字線用以接收不同電壓。
  10. 如請求項9所述之製造方法，進一步包括： 佈置一第一導電區段延伸跨越該第一閘極及該第二閘極；以及 耦接該第一導電區段至該第二閘極通孔， 其中該第一導電區段與該第一閘極分離。
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