TWI840650B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置包括具有第一組電路部件的電路，其中電路係在基板之第一側上的電路區域中，及基板之第一側上方的第一組導電柱。在半導體裝置中，第一導電軌條電連接至第一組導電柱中的每一者，其中第一組導電柱中的每一者藉由第一導電軌條電連接至第一組電路部件中的每一者；及延伸穿過基板的第一電力單元，其中第一電力單元包括延伸穿過基板的一第一數目個電力柱，其中第一數目個電力柱中的每一者並行電連接至第一導電軌條。

Description

半導體裝置及其製造方法

本揭露是關於一種半導體裝置及其製造方法，特別是關於一種具有電力單元的半導體裝置及其製造方法。

在半導體裝置中，定時電路藉由例如確保裝置同步地接收及發送資料來調節電晶體及其他電路部件的操作。電晶體之電路匹配改良半導體裝置效能的時序。

在電晶體位準處修改電晶體的時序難以達成，此係因為電晶體通道長度及其他電晶體特徵難以在無對電阻之顯著影響情況下達成。通道長度上或電晶體之尺寸上的小型改變很可能對電晶體效能具有特大影響。

根據本揭露的一實施例，提供一種半導體裝置，包含具有第一組電路部件的電路、第一組導電柱、第一導電軌條、以及第一電力單元。電路係在基板之第一側上的電路區域中。第一組導電柱係在基板之第一側上方。第一導電軌條電連接至第一組導電柱中的每一者，其中第一組導 電柱中之每一者藉由第一導電軌條電連接至第一組電路部件中的每一者。第一電力單元延伸通過基板，並包含延伸通過基板的第一數目個電力柱。第一數目個電力柱中的每一者並行電連接至第一導電軌條。

根據本揭露的一實施例，提供一種半導體裝置，包含基板之第一側處的電晶體區、在電晶體區中的多個電晶體、第一組導電柱、第一導電軌條、第二導電軌條以及第一數目個電力柱。第一組導電柱中的每一者電連接至電晶體中之對應電晶體。第一導電軌條電連接至第一組導電柱中之每一者。第一導電軌條係在基板的第一側上。第二導電軌條係在基板之第二側上，且基板之第二側與基板的第一側相對。第一數目個電力柱係在基板之第一電力單元區之電力單元中。第一數目個電力柱中的每一者電連接至第一導電軌條，且第一數目個電力柱中的每一者電連接至第二導電軌條。

根據本揭露的一實施例，提供半導體裝置的製造方法，包含以下步驟：在一基板之一電路區域中摻雜複數個主動區域；製造一電力柱，該電力柱延伸穿過該基板；製造自該基板延伸的複數個導電柱，其中該些導電柱中的每一者電連接至該些主動區域中的一對應主動區域；以及製造一第一導電軌條，該第一導電軌條自該電路區域上方延伸至該電力柱，其中該第一導電軌條將該電力柱電連接至該些導電柱中的每一者。

根據本揭露的一實施例，提供一種半導體裝置，包 含電路、延伸通過一基板的多個第一電力柱、與電路電性連接的第一導電軌條、延伸通過基板的多個第二電力柱以及與電路電性連接的第二導電軌條。第一電力柱在電路的第一側。第一導電軌條在平行基板之上表面的第一方向上延伸，以及第一電力柱中的每一者電性連接至第一導電軌條。第二電力柱在電路的第二側。第二導電軌條在平行基板之上表面的第二方向上延伸，其中第二電力柱中的每一者電性連接第二導電軌條。

100:半導體裝置

102:第一組電力柱

102A:電力單元

104:第二組電力柱

104A:電力單元

106:導電軌條

108:導電軌條

110:反相器鏈

112:反相器

112P:P型電晶體

112N:N型電晶體

112G:閘極電極接線

114:反相器

114P:P型電晶體

114N:N型電晶體

114G:閘極電極接線

116:反相器

116P:P型電晶體

116N:N型電晶體

116G:閘極電極接線

118:反相器

118P:P型電晶體

118N:N型電晶體

118G:閘極電極接線

200:半導體裝置

202:基板

202B:背部表面

202F:頂部表面

204:裝置

204A:電路區域

206:導電軌條

208:電力單元

208A:電力單元區

210:頂側柱區段

212:底側柱區段

215:電力柱

216:頂側電力柱

218:導電接線區段

220:導電通孔

222:電力柱通孔

224:貫穿基板通孔

226:電力柱導電接線區段

228:導電軌條

260:半導體裝置

261G:電力單元

261V:電力單元

262P:PMOS主動區域

262N:NMOS主動區域

264P:矽上P型摻雜金屬電晶體/PMOS電晶體

264N:矽上N型摻雜金屬電晶體/NMOS電晶體

266P:電力單元

266N:電力單元

268P:電力柱

268N:電力柱

270N:導電接線

270N1:閘極電極

270N2:閘極電極

270P:導電接線

270P1:閘極電極

270P2:閘極電極

298:方向

299:方向

300:(製造半導體裝置之)方法

302:操作

304:操作

306:操作

308:操作

310:操作

312:操作

400:半導體裝置佈局

402:電路區域

406A:電力柱

406B1-406B5:電力單元

406C:電力單元陣列

406D:電力單元列

406E:電力單元列

408A:導電軌條

408B:導電軌條

408C1-408C4:導電軌條

408D1-408D3:導電軌條

408D4:電力襯墊

490:分離距離

498:方向

499:方向

500:半導體裝置佈局

502:電路區域

506:電力陣列

506A1:第一電力柱

506A2:第二電力柱

506B1:第一電力單元

506B2:電力單元

506C:電力陣列

506C1:第一電力陣列區

506C2:第二電力陣列區

590:分離距離

598:方向

599:方向

600:半導體裝置佈局

602:電路區域

606A1:第一電力柱

606A2:第二電力柱

606B1-606B4:電力單元

606C1:電力列

606C2:電力列

608B1-608B3:導電軌條

698:方向

699:方向

700:半導體裝置佈局

702:電路區域

706A1:電力柱

706A2:第二電力柱

706B1-706B4:電力單元

706C1:電力列

706C2:電力列

708B1-708B3:導電軌條

798:方向

799:方向

800:半導體裝置佈局

802:電路區域

806A1:電力柱

806A2:第二電力柱

808B2:導電軌條

808B3:導電軌條

806B1-806B4:電力單元

806C1:電力列

806C2:電力列

898:方向

899:方向

900:半導體裝置佈局

902:電路區域

906A:電力柱

906B1-906B2:電力單元

906C1:電力行

906C2:電力行

908B1-908B3:導電軌條

998:方向

999:方向

1000:半導體裝置佈局

1002:電路區域

1006A1:電力柱

1006A2:電力柱

1006B1-1006B2:電力單元

1006C1:電力行

1006C2:電力行

1008B2-1008B3:導電軌條

1098:方向

1099:方向

1100:半導體裝置佈局

1102A:電路區域

1102B:電路區域

1102C:電路區域

1102D:電路區域

1106C1-1106C2:電力列

1108B1-1108B4:導電軌條

1112A:分裂電力列

1112A1:電力子列

1112A2:電力子列

1112B:分裂電力列

1112B1:電力子列

1112B2:電力子列

1112C:分裂電力列

1112C1:電力子列

1112C2:電力子列

1112D:分裂電力列

1112D1:電力子列

1112D2:電力子列

1112E:分裂電力列

1112E1:電力子列

1112E2:電力子列

1112F:分裂電力列

1112F1:電力子列

1112F2:電力子列

1112G:分裂電力列

1112G1:電力子列

1112G2:電力子列

1112H:分裂電力列

1112H1:電力子列

1112H2:電力子列

1198:方向

1199:方向

1200:半導體裝置佈局

1202A:電路區域

1202B:電路區域

1202C:電路區域

1202D:電路區域

1206C1:電力行

1206C2:電力行

1208B1:導電軌條

1208B2:導電軌條

1212B1-1212B8:電力單元

1298:方向

1299:方向

1300:半導體裝置佈局

1302A:電路區域

1302B:電路區域

1302C:電路區域

1302D:電路區域

1308B1-1308B2:導電軌條

1312A:電力行

1312B:電力列

1312B1-1312B8:電力子列

1312C:電力行

1312A1-1312A2:電力單元

1312C3-1312C4:電力單元

1312D:電力列

1312D1-1312D8:電力子列

1398:方向

1399:方向

1400:半導體裝置佈局

1402A-1402D:電路區域

1412A:電力單元

1412A1:電力單元

1412A2:電力單元

1412A3:電力單元

1412A4:電力單元

1412B:電力列

1412C:電力單元

1412C1:電力單元

1412C2:電力單元

1412C3:電力單元

1412C4:電力單元

1412D:電力列

1412D1-1412D8:電力子列

1415A-1415D:虛設區

1498:方向

1499:方向

1500:半導體裝置

1501:基板

1502:(電路)巨型模型

1504A:線路佈線配置

1504B:線路佈線配置

1600:電子設計自動化(EDA)系統

1602:(硬體)處理器

1604:(非暫時性電腦可讀)儲存媒體，記憶體

1606:(電腦可執行)指令

1607:標準單元庫

1608:匯流排

1610:I/O介面

1612:網路介面

1614:網路

1652:使用者介面(UI)

1700:積體電路(IC)製造系統

1720:設計室

1722:積體電路(IC)設計佈局圖

1730:罩幕室

1732:(罩幕)資料準備

1744:罩幕製造

1745:罩幕

1750:積體電路(IC)製造商/晶圓廠

1752:晶圓製造

1753:(半導體)晶圓

1760:積體電路(IC)裝置

D1-D4:共同汲極/汲極區

D5-D8:汲極區

R₁-R_N:電阻

R’₁-R’_M:電阻

S1-S10:源極區

Vdd:供應電壓

Vss:接地/供應電壓

第1圖為根據一些實施例之半導體裝置的圖。

第2A圖為根據一些實施例之半導體裝置的橫截面圖。

第2B圖為根據一些實施例之半導體裝置的俯視圖。

第3圖為根據一些實施例之製造半導體裝置之方法的流程圖。

第4圖為根據一些實施例之半導體裝置佈局的俯視圖。

第5圖為根據一些實施例之半導體裝置佈局的俯視圖。

第6圖為根據一些實施例之半導體裝置佈局的俯視圖。

第7圖為根據一些實施例之半導體裝置佈局的俯視圖。

第8圖為根據一些實施例之半導體裝置佈局的俯視圖。

第9圖為根據一些實施例之半導體裝置佈局的俯視圖。

第10圖為根據一些實施例之半導體裝置佈局的俯視圖。

第11圖為根據一些實施例之半導體裝置佈局的俯視圖。

第12圖為根據一些實施例之半導體裝置佈局的俯視圖。

第13圖為根據一些實施例之半導體裝置佈局的俯視圖。

第14圖為根據一些實施例之半導體裝置佈局的俯視圖。

第15圖為根據一些實施例之半導體裝置的方塊圖。

第16圖為根據一些實施例之電子設計自動化(electronic design automation；EDA)系統的方塊圖。

第17圖為根據一些實施例的積體電路(integrated circuit；IC)製造系統及與該積體電路製造系統相關聯之IC製造流程的方塊圖。

以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件、值、操作、材料、配置或類似者之特定實例以簡化本揭露的一實施例。當然，此等組件、值、操作、材料、配置僅為實例且並非意欲為限制性的。其他元件、值、操作、材料、配置或類似者被預期到。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露的一實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。

另外，空間相對術語，諸如「......下面」、「下方」、 「下部」、「......上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一元素或特徵之關係。空間相對術語意欲涵蓋裝置的使用或操作中之除了諸圖中描繪之定向外的定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。

在半導體裝置之主動區域中具有至電晶體(或其他電路部件)之個別電力遞送柱的半導體裝置係與小的電路佈局區域相關聯。然而，底側電力遞送軌條與電路部件之間的個別電力遞送柱係與較高總電阻相關聯，且裝置失效之高風險應為至電晶體之單一電力遞送柱遭受製造缺陷。藉由將個別電力遞送柱配置成群組或電力單元，電力遞送軌條的總電阻被減低，其中電力遞送柱並行連接至頂側及/或底側電力遞送軌條。另外，電路匹配變得更容易，此係因為電阻(且因此電路定時)對於電晶體或其他電路部件的群組為可調整的。電路匹配包括判定用於連接至電壓源或連接至接地之電力單元中電力遞送柱之數目的操作。半導體裝置中不同方位處之不同群組的電晶體或電路部件為藉由以下操作外加其他來匹配的電路：對第一半導體裝置佈局之電路效能進行模型化，修改連接至電晶體或電路部件之電力單元或電路柱的數目，及重複電路效能模型化以達成半導體裝置之匹配規範內的電路匹配。

第1圖為根據一些實施例之半導體裝置100的圖。半導體裝置100包括反相器鏈110，該反相器鏈包括四個 反相器：反相器112、反相器114、反相器116及反相器118。反相器鏈110之反相器112、114、116及118並行電連接至導電軌條106(或至反相器鏈110之第一端子)且電連接至導電軌條108(或至反相器鏈110的第二端子)。反相器112包括P型電晶體112P及N型電晶體112N，前述兩者共用共同閘極電極接線(閘極電極接線112G)及共同汲極D1。反相器114包括P型電晶體114P及N型電晶體114N，前述兩者共用共同閘極電極接線(閘極電極接線114G)及共同汲極D2。反相器116包括P型電晶體116P及N型電晶體116N，前述兩者共用共同閘極電極接線(閘極電極接線116G)及共同汲極D3。反相器118包括P型電晶體118P及N型電晶體118N，前述兩者共用共同閘極電極接線(閘極電極接線118G)及共同汲極D4。共同汲極D1電連接至閘極電極接線114G。共同汲極D2電連接至閘極電極接線116G。共同汲極D3電連接至閘極電極接線118G。

在反相器鏈110中，P型電晶體之源極並行電連接至導電軌條106。導電軌條106電連接至供應電壓(Vdd)。在反相器鏈110中，N型電晶體之源極並行電連接至導電軌條108。導電軌條108電連接至接地(Vss)。

導電軌條106電連接至電力單元102A，該電力單元包括其中具有N個電力柱的第一組電力柱102。導電軌條108電連接至電力單元104A，該電力單元包括其中具有M個電力柱的第二組電力柱104。在半導體裝置中， 電力柱為導電材料柱狀物或堆疊，該柱狀物或堆疊自頂側導電軌條向下延伸至基板、延伸通過基板且在基板之底部下方向下延伸至第二導電軌條，該第二導電軌條連接至供應電壓或接地。在電力單元102A中，供應電壓電連接至導電軌條106。在電力單元104A中，接地電連接至導電軌條108。導電軌條106及108為頂側導電軌條，該些頂側導電軌條將電力單元電連接至電路部件(例如，電晶體112N、112P、114N、114P、116N、116P、118N及118P的源極)。

第一組電力柱102(例如，電力單元102A中)中之每一電力柱具有電阻R(例如，對於一組N個電力柱，第一電力柱之電阻(R₁)與該組N個電力柱中的每一其他電力柱的電阻(R₂...R_N)相同(或更簡單地：R₁=R₂=...R_N))。第二組電力柱104(例如，電力單元104A中)中之每一電力柱具有電阻R’(例如，對於一組M個電力柱，第一電力柱之電阻(R’₁)與該組M個電力柱中的每一其他電力柱的電阻(R’₂...R’_N)相同(或更簡單地：R’₁=R’₂=...R’_N))。在一些實施例中，不同組之電力柱中數個電力柱的電阻為相同的(例如，R=R’)。在一些實施例中，不同組之電力柱中數個電力柱的電阻為不同的(例如，R≠R’)。在一些實施例中，P型電晶體及N型電晶體之電阻為不同的。

電路匹配為藉由以下操作執行的程序：選擇電力單元中電力柱之數目以與不同組之電晶體的電效能匹配，使 得數組電晶體具有匹配參數(例如，切換時間等)。電路匹配為在製造半導體裝置之設計階段執行的程序。在一些實施例中，電路匹配經反覆地執行，其中半導體裝置之所量測效能資料用以修改電力單元中電力柱之數目的先前選擇。在一些實施例中，第一組電力柱中電力柱的數目N經選擇(或，調整)以變更第一組電力柱電連接至的電路部件(電晶體或某其他電路部件)的效能。類似地，第二組電力柱中電力柱的數目M經選擇(或，調整)以變更第二組電力柱電連接至的電路部件(電晶體或某其他電路部件)的效能。在一些實施例中，數目N及數目M經獨立地調整。

因此，在一些實施例中，N=M。在一些實施例中，N≠M。在一些實施例中，N=1。在一些實施例中，N

1000。在一些實施例中，M=1。在一些實施例中，M

1000。第一組電力柱102(例如，電力單元102A)中電力柱的數目藉由與半導體裝置的電晶體(例如，反向器鏈110)之電路匹配之電阻目標來判定。電力單元中電力柱的數目經增大以減低電壓源(例如，供應電壓(Vdd)或接地(Vss))與電路部件之間的電阻。藉由增大電力柱之數目，電壓源與電路部件之間的總電阻減低。在低電力電路應用的一些實施例中，對於具有經並行電連接之1000個以上電力柱的電力單元，電阻減低的改變速率傾向於隨著使導電柱的數目增大平坦化，從而對於總電阻中的較小減低消耗額外空間。在一些實施例中，單一電力柱電連接至多個電晶體，諸如用於半導體裝置，其中電阻對電路匹配不具有有顯著 影響，且面積約束為重要因素。在高電力及高電流電路應用的一些實施例中，1000個以上電力柱在IR降發生之前電連接至電路部件。IR降隨著電流流經電路之電阻部件為導電接線或導電線中的電壓降。

在一些實施例中，熔線製造於至電力單元中之電力柱的電連接中(例如，每電力柱一個熔線，或每一組電力柱一個熔線)。根據一些實施例，製造於至電力柱(或一組電力柱)之電連接中的熔線保持完整，以允許電流在電壓源與電力柱藉由導電軌條連接至之電路部件之間流動。在一些實施例中，一或多個熔線經熔斷以減小電連接至導電軌條的電力柱之數目。因此，在半導體裝置之一些實施例中，近接於電路區域配置之電力柱之單一圖案用以製造半導體裝置，且測試其中之電路且熔斷至電力柱之熔線的製造後步驟用以執行電壓源與電路部件之間的製造後調整以與半導體裝置中的電路部件匹配。在非限制性實例中，參見半導體裝置佈局1400，參見以下第14圖，其中鄰接電路區域1402A至1402D之角落處的虛設區1415A至1415D具有電力柱，該些電力柱並不提供電路部件(圖中未示)與電力柱用以連接至的電壓源之間的電連接。在一些實施例中，半導體裝置佈局1400中電力柱之單一圖案係圍繞電路區域1402A至1402D，且角落處之電力單元藉由熔斷熔線以調節哪些電力單元電連接電路區域1402A至1402D中之電路部件至電壓源(Vdd或Vss)而轉換為虛設區。

第2A圖為根據一些實施例之半導體裝置200的橫截面圖。在第2A圖中，半導體裝置200包括基板202與在基板202之頂部表面202F上含有電路部件(例如，上文的第1圖中的反相器鏈110)的裝置204。裝置204係在基板202之電路區域204A中。背部表面202B為基板202之上面無裝置的側面。頂側電力柱216在基板202之頂部表面202F上方延伸至導電軌條206(頂側導電軌條)。頂側電力柱216將裝置204之電路部件(圖中未示)電連接至導電軌條206。導電柱包括導電接線區段218及導電通孔220，前述兩者形成導電軌條206與裝置204之電路部件之間的電路徑。導電接線區段及導電通孔與半導體裝置之電路部件之間的互連結構中之導電通孔及導電接線同時地製造。

電力單元208定位於基板202之電力單元區208A中。電力單元208包括電力柱215，該些電力柱延伸穿過基板202且電連接至導電軌條206及導電軌條228。電力柱具有頂側柱區段210及底側柱區段212。

頂側柱區段210自基板202之頂部表面202F延伸直至導電軌條206。頂側柱區段210包括複數個導電接線區段218及複數個導電通孔220，前述兩者對應於半導體裝置200中之頂側電力柱216的導電接線區段218及導電通孔220。

底側柱區段自基板202之頂部表面202F延伸通過基板202且向下延伸至導電軌條228。底側柱區段212 包括複數個電力柱導電接線區段226及複數個電力柱通孔222，該些電力柱通孔電連接至導電軌條228。每一底側柱區段212包括電連接至頂側柱區段210的貫穿基板通孔224(through substrate via；TSV)。

半導體裝置電力單元之底側處的導電軌條228根據電路部件之類型連接至供應電壓(Vdd)或接地(Vss)，基板上之頂側上的導電軌條電連接至該些電路部件。在非限制性實例中，參看半導體裝置100之圖，P型電晶體112P、114P、116P及118P經由第一組電力柱102電連接至電源電壓(Vdd)，且N型電晶體112N、114N、116N及118N連接至接地(Vss)。在一些實施例中，半導體裝置連接至多個電力單元，該些電力單元連接至不同電壓源(例如，供應電壓Vdd，或不同供電壓Vdd1及Vdd2，或接地Vss)。

在一些實施例中，頂側電力柱216之導電通孔220由以下各者製成：銅、鈷、鎳、鉭、鈦、鎢或其合金，或適用於半導體裝置之電互連的其他金屬。在一些實施例中，頂側電力柱216之導電接線區段218由以下各者製成：銅、鈷、鎳、鉭、鈦、鎢或其合金，或適用於半導體裝置之電互連的其他金屬。用於製造導電接線區段218及導電通孔220的步驟在下文在方法300之操作304的論述中予以呈現。用於製造電力柱導電接線區段226及電力柱通孔222的步驟下文在方法300之操作308的論述中予以呈現。

第2B圖為根據一些實施例之半導體裝置260的俯視圖。半導體裝置260包括第一組矽上P型摻雜金屬電晶體(例如，PMOS電晶體)264P。第一組PMOS電晶體264P包括PMOS主動區域262P，複數個源極區S1、S2、S3、S4及S5，複數個汲極區D1、D2、D3及D4，以及複數個導電接線270P。PMOS主動區域262P的主軸沿著方向299延伸。導電接線270P沿著方向298延伸。方向298垂直於方向299。相鄰源極區與汲極區之間的導電接線270P充當第一組PMOS電晶體264P之電晶體的閘極電極(參見例如S1與D1之間的閘極電極270P1，及D1與S2之間的閘極電極270P2，其中汲極D1在電晶體之間共用)。

電力單元266P包括電力單元261V中的電力柱268P與導電接線270P。電力柱268P並行電連接至電力遞送軌條(圖中未示)，該些電力遞送軌條在電力單元261V上方且PMOS主動區域262P上方延伸。電力柱268P電連接至半導體裝置260的供應電壓(Vdd)。

在一些實施例中，PMOS主動區域262P包括半導體材料基板，其中源極區及汲極區已藉由添加摻雜劑以界定源極區與汲極區之間的通道來形成。在一些實施例中，半導體材料包括矽、矽鍺、砷化鎵，或適合於電晶體或半導體裝置之其他電路部件的其他半導體材料。

半導體裝置260包括第一組矽上N型摻雜金屬電晶體(例如，NMOS電晶體)264N。第一組NMOS電晶體 264N包括NMOS主動區域262N，複數個源極區S6、S7、S8、S9及S10，複數個汲極區D5、D6、D7及D8，以及複數個導電接線270N。NMOS主動區域262N的主軸沿著方向299延伸。導電接線270N沿著方向298延伸。相鄰源極區與汲極區之間的導電接線270N為第一組NMOS電晶體264N之電晶體的閘極電極(參見例如S6與D5之間的閘極電極270N1，及D5與S7之間的閘極電極270N2，其中汲極D5在電晶體之間共用)。

電力單元266N包括電力單元261G中的電力柱268N與導電接線270N。電力柱268N並行電連接至電力遞送軌條(圖中未示)，該電力遞送軌條在電力單元261G上方且NMOS主動區域262N上方延伸。電力柱268N電連接至半導體裝置260的接地。

在一些實施例中，基板包括電晶體區(或電路區域)，該電晶體區包括複數個電路部件，諸如NMOS主動區域262N或PMOS主動區域262P。在一些實施例中，基板包括一或多個電力單元區，諸如電力單元261V及電力單元261G。在一些實施例中，電力單元區鄰接電路區域或電晶體區。在一些實施例中，電力單元區與電路區域或電晶體區分離。

第3圖為根據一些實施例之製造半導體裝置之方法300的流程圖。方法300包括操作302，其中電路部件形成於基板之電路區域中(例如，參見第2A圖的電路區域204A)。在一些實施例中，基板為源極及汲極區已藉由使 用例如佈植製程添加摻雜劑形成的半導體材料基板。在一些實施例中，半導體材料包括矽、矽鍺、砷化鎵，或適合於電晶體或半導體裝置之其他電路部件的其他半導體材料。

在一些實施例中，形成電晶體包括如下操作：藉由例如經由遮蔽材料或圖案化材料層中之開口將摻雜劑佈植至半導體材料中來將摻雜劑添加至主動區域中的半導體材料。在一些實施例中，形成電晶體包括以下操作：將遮蔽材料層沈積於基板之頂表面上方，在遮蔽材料層中形成圖案，根據圖案在遮蔽材料層中形成開口，且將摻雜劑原子添加至基板中以形成半導體裝置的源極區及汲極區。

方法300包括操作304，其中導電柱形成於基板之電路區域上方。導電柱為一組電連接之導電通孔及/或導電接線區段，前述各者電連接至基板之主動區域中的電路部件且電連接至主動區域上方的導電軌條。在一些實施例中，導電柱藉由使用例如化學氣相沈積製程沈積層間介電質(inter layer dielectric；ILD)材料於半導體材料基板上方來形成。在一些實施例中，ILD材料藉由以下操作而沈積：旋塗沈積，繼之以熱處置以自經旋塗材料移除溶劑，在低介電常數材料(例如，其中介電常數小於二氧化矽的介電材料)中留下孔洞。根據一些實施例，ILD材料為二氧化矽，或低k介電材料(其中介電常數小於二氧化矽的介電常數)。

在一些實施例中，圖案化材料層沈積於ILD材料 上方，且圖案轉印至該圖案化材料。在一些實施例中，圖案化材料層為光阻劑材料。在一些實施例中，圖案化材料層與紫外線微影術方法相容。與光微影術或紫外線微影術相容的圖案化材料藉由旋塗沈積製程且烘焙以驅離旋塗材料中之溶劑來沈積。在一些實施例中，圖案化材料層為硬式罩幕(例如，氮化矽層、碳化矽層，或某其他抗蝕刻無機層)，且圖案經由沈積於硬式罩幕材料上方之光微影術材料層中的開口藉由蝕刻製程轉印至硬式罩幕。

在一些實施例中，蝕刻製程經由圖案化材料層中的開口執行以在ILD材料中形成對應開口，其中ILD材料下方的材料層經由開口暴露。在一些實施例中，於在ILD材料中形成開口之後，開口填充有導電材料以攜載電流。在一些實施例中，導電柱藉由以下操作來形成：重複上文所描述之步驟一或多次，直至導電柱已經生長以包括垂直配置於半導體裝置之主動區域上方且電連接至該些主動區域的若干導電材料區段(例如，導電通孔或導電接線區段)。

在一些實施例中，導電柱電連接至電晶體之源極區或汲極區。在一些實施例中，導電柱電連接至類比電路部件。在一些實施例中，導電柱電連接至解耦電容器，諸如金屬絕緣體金屬(metal insulator metal；MIM)、金屬氧化物金屬(metal oxide metal；MOM)、變抗器及MOSCAP，或半導體裝置的記憶體結構。

方法300包括操作306，其中導軌條形成於電路 區域上方。在一些實施例中，導電軌條藉由以下操作來製造：沈積ILD材料，在ILD材料上方沈積圖案化材料層，將圖案轉印至ILD材料，及蝕刻穿過ILD材料以暴露ILD材料下方的材料。在一些實施例中，導電軌條藉由沈積導電材料(例如，銅、鋁、銅及鋁之合金，或與半導體裝置之互連結構中形成導電接線相容的其他金屬)來形成。在一些實施例中，導電材料藉由濺射來沈積。在一些實施例中，導電材料藉由電鍍來沈積。在一些實施例中，與ILD材料之表面相抵地沈積的過量導電材料藉由化學機械拋光(chemical mechanical polishing；CMP)製程移除以暴露ILD材料的表面，而導電材料之一部分在形成於ILD材料中之開口中留下。

方法300包括操作308，其中電力柱形成於基板之電力單元區中。頂側電力柱(參見例如第2A圖中之頂側柱區段210)自基板之裝置經定位的頂表面向上延伸直至將電力柱電連接至導電柱的導電軌條。底側電力柱(參見例如第2A圖中之底側柱區段212)延伸穿過基板且在基板之底表面下方朝向導電軌條(參見例如第2A圖中之導電軌條228)延伸，該導電軌條連接至供應電壓或接地。頂側電力柱之部分與導電柱之數個部分同時製造，導電柱之該些部分自導電軌條延伸至電路區域中的電路部件。在頂側上方之半導體裝置完成或部分完成且基板翻轉以經歷在基板之底側上形成例如頂側互連結構或形成導電柱的步驟之後，底側電力柱的數個部分以與頂側電力柱的製造一致之方式 製造。

方法300包括操作310，其中導電軌條形成於基板下方，且電連接至電力柱。基板下方之導電軌條以實質上類似於導電軌條於電路區域上方之形成(參見以上操作306)的方式形成：沈積ILD材料、在ILD材料上方沈積圖案化材料層，將圖案轉印至ILD材料，及在ILD材料中蝕刻開口以暴露ILD材料下方的材料。在一些實施例中，導電軌條藉由沈積導電材料(例如，銅、鋁、銅及鋁之合金，或與半導體裝置之互連結構中形成導電接線相容的其他金屬)來形成。在一些實施例中，導電材料藉由濺射來沈積。在一些實施例中，導電材料藉由電鍍來沈積。在一些實施例中，與ILD材料之表面相抵地沈積的過量導電材料藉由化學機械拋光(chemical mechanical polishing；CMP)製程移除以暴露ILD材料的表面，而導電材料之一部分在形成於ILD材料中之開口中留下。

在一些實施例中，基板之頂側上且基板之背側上的導電軌條具有相同尺寸及成份。在一些實施例中，基板之頂側及背側上的導電軌條基於待在半導體裝置之操作期間藉由導電軌條攜載的電流負載而具有不同尺寸。

方法300包括操作312，其中基板下方之導電軌條電連接至供應電壓或接地。導電軌條經由抵靠基板之底表面(或抵靠其中具有底側導電軌條的半導體裝置之層)製造的互連結構電連接至供應電壓或接地。與將導電軌條連接至供應電壓或接地相關聯的步驟類似於與上文在操作 308中描述之形成底側電力柱相關聯的步驟。

第4圖為根據一些實施例之半導體裝置佈局400的俯視圖。在第4圖中，電路區域402包括係在基板上(圖中未示，但參看第2A圖中之基板202)的一組電晶體或其他電路部件。電路區域402與電力單元陣列406C分離開分離距離490。在一些實施例中，電路區域相鄰於電力單元區(例如，電路區域及電力單元陣列為連續的)。分離距離490沿著方向499量測。方向498係沿著電路區域402之邊緣，且垂直於方向499。電力單元陣列406C包括複數個電力單元區406B，其中每一區具有多個電力柱406A定位。在一些實施例中，分離距離490範圍為自約0.001um至約200um。在一些實施例中，電力單元陣列406C相鄰於電路區域402。分離距離根據積體電路佈局中之空間的可用性來判定。在一些實施例中，大於200um之分離距離係與歸因於電力單元陣列與電路區域中之電路部件之間的距離的信號傳輸遲延相關聯，從而取消供應至電路部件之電連接的電力單元之減低的電阻。

導電軌條408A及導電軌條408B配置於電力單元陣列406C中的電力單元406B1、406B2、406B3、406B4及406B5上方。在一些實施例中，導電軌條408A及408B連接至不同電路部件。在一些實施例中，導電軌條408A及408B運用常見類型之電連接(例如，供應電壓Vdd或接地Vss)連接至不同組或類型之電路部件。導電軌條408A及408B連接至電力單元陣列406C中之電力 單元406B1、406B2、406B3、406B4及406B5中每一者中的兩列電力柱。

導電軌條408C1、408C2、408C3及408C4電連接至電力單元列406D中數個電力單元中單一列的電力柱。導電軌條408D1、408D2及408D3電連接至電力襯墊408D4，其中電力襯墊408D4電連接至電力單元列406E中電力柱中的每一者，且三個導電柱電連接至電路區域402中的電路部件。半導體裝置佈局400中之導電軌條沿著方向499延伸。導電軌條之數目及導電軌條連接至之電力柱的數目為用於半導體電路佈局中以執行如上文所描述之電路匹配的電阻減小之函數。在一些實施例中，諸如導電軌條408C1之導電軌條用於半導體裝置中以減小製造半導體裝置中的加載效應(例如，以減小製造導電軌條時的加載)。在一些實施例中，當電力單元區中之加載效應並非顯著的且大數目個電力柱將連接至電路區域而是電路區域上方之加載效應更顯著時，使用諸如電力襯墊408D4的電力襯墊。

第5圖為根據一些實施例之半導體裝置佈局500的俯視圖。在半導體裝置佈局500中，具有與半導體裝置佈局400中之半導體佈局相同之功能及結構的佈局之部件具有遞增100的相同的識別數字。電路區域502與電力陣列506分離開分離距離590。分離距離590範圍為0.001um至約200um。大於約200um之分離距離誘發信號傳輸遲延，該信號傳輸遲延抵制與至電路部件之電連接的 減小之電阻相關聯的速度改良，從而減慢半導體裝置的速度。

電力陣列506C經劃分成第一電力陣列區506C1及第二電力陣列區506C2。第一電力陣列區506C1電連接至供應電壓Vdd。第二電力陣列區506C2電連接至接地(Vss)。第一電力陣列區506C1包括第一電力單元506B1及第一電力柱506A1。第二電力陣列區506C2具有電力單元506B2與第二電力柱506A2。第一電力柱506A1電連接至供應電壓Vdd。第二電力柱506A2電連接至接地(Vss)。電力陣列506藉由導電軌條(圖中未示)電連接至電路區域502，該些導電軌條類似於上文在半導體裝置佈局400中描述的導電軌條之實施例。分離距離590沿著方向599量測，而第一電力陣列區506C1及第二電力陣列區506C2沿著方向598分離開。

第6圖為根據一些實施例之半導體裝置佈局600的俯視圖。半導體裝置佈局600包括電路區域602。電路區域602藉由電力列606C1及電力列606C2沿著方向699在相對側處鄰接。半導體裝置佈局600中之電力單元在電力單元區中相鄰於彼此或為連續的。電力列606C1包括電力單元606B1與第一電力柱606A1。電力列606C2包括電力單元606B2與第二電力柱606A2。電力列606C1及電力列606C2電連接至供應電壓Vdd。電力單元606B1及606B2藉由導電軌條608B1電連接，該導電軌條電連接至電力單元606B1及電力單元606B2中的 電力柱且沿著方向699在電路區域602上方延伸。導電軌條608B2電連接至電力列606B3，且越過電力單元606B2且部分越過電路區域602延伸。導電軌條608B3電連接至電力列606C2，且越過電力單元606B4及部分地越過電路區域602自與導電軌條608B2相對的方向延伸。

第7圖為根據一些實施例之半導體裝置佈局700的俯視圖。半導體裝置佈局700包括電路區域702。電路區域702藉由電力列706C1及電力列706C2沿著方向799在相對側處鄰接。電力列706C1包括電力單元706B1與電力柱706A1的。電力列706C2包括電力單元706B2與第二電力柱706A2。電力列706C1及電力列706C2電連接至接地(Vss)。電力單元706B1及706B2藉由導電軌條708B1電連接，該導電軌條電連接至電力單元706B1及電力單元706B2中的電力柱，且其沿著方向799在電路區域702上方延伸。導電軌條708B2電連接至電力單元706B3中之電力列706C1，且部分越過電路區域702。導電軌條708B3電連接至電力列706C1中之電力單元706B4，且部分越過電路區域702自與導電軌條708B2相對的方向延伸。

第8圖為根據一些實施例之半導體裝置佈局800的俯視圖。半導體裝置佈局800包括電路區域802。電路區域802藉由電力列806C1及電力列806C2沿著方向899在相對側處鄰接。電力列806C1包括電力單元 806B1與電力柱806A1。電力列806C2包括電力單元806B2與第二電力柱806A2。電力列806C1電連接至供應電壓(Vdd)。電力列806C2電連接至接地(Vss)。因為電力列806C1及電力列806C2電連接至不同電壓源(例如，供應電壓及接地)，所以第一列及電力列並非經直接電連接(參見例如針對電連接兩個電力列之導電軌條的第7圖中之導電軌條708B1)。在一些實施例中，如上文所描述的電連接至不同電壓源之導電軌條電連接至電路區域中的相同電路部件。在一些實施例中，電連接至不同電壓源之導電軌條電連接至電路區域中的不同電路部件。舉例而言，導電軌條808B2電連接至電力列806C1中之電力單元806B3，且部分越過電路區域802。導電軌條808B3電連接至電力列806C2中的電力單元806B4，且沿著方向899部分越過電路區域802延伸(例如，垂直於電路區域之在電路區域802與電力列806C2之間延伸的邊緣。

第9圖為根據一些實施例之半導體裝置佈局900的俯視圖。在半導體裝置佈局900中，電路區域902在電路區域902之相對側處藉由電力行906C1及電力行906C2限界。導電軌條在電路區域902上方延伸，且將電力行906C1及電力行906C2電連接至電路區域902中的電路部件(圖中未示)。電力行906C1及電力行906C2電連接至相同電壓源。在一些實施例中，電壓源為供應電壓(Vss)。在一些實施例中，電壓源為接地(Vss)。導電軌條908B1電連接至電力行906C1及電力行906C2中的導 電軌條，且電連接至電路區域902中的電路部件。導電軌條908B2電連接至電力行906C1中的電力柱，部分越過電路區域902延伸，且電連接至電路區域902中的電路部件。導電軌條908B3電連接至電力行906C2中的導電軌條，部分越過電路區域902延伸，且電連接至電路區域902中的電路部件。導電軌條908B1、908B2及908B3沿著垂直於方向999之方向998延伸。方向998為垂直於電路區域902中電晶體之主動區域之主軸線的方向，且方向999為平行於電路區域902中電晶體之主動區域之主軸線的方向。

第10圖為根據一些實施例之半導體裝置佈局1000的俯視圖。具有與部件相同之功能或結構的半導體裝置佈局1000之部件具有遞增100之與半導體裝置佈局900之部件相同的識別數字。在半導體裝置佈局1000中，電路區域1002在電路區域1002之相對側處藉由電力行1006C1及電力行1006C2限界。導電軌條在電路區域1002上方延伸，且將電力行1006C1及電力行1006C2電連接至電路區域1002中的電路部件(圖中未示)。電力行1006C1及電力行1006C2電連接至不同電壓源。電力行1006C1電連接至供應電壓(Vdd)，且電力行1006C2電連接至接地(Vss)。導電軌條1008B2電連接至電力行1006C1中的電力柱，部分越過電路區域1002延伸，且電連接至電路區域1002中的電路部件。導電軌條1008B3電連接至電力行1006C2中的電力柱，部分越過電路區域 1002延伸，且電連接至電路區域1002中的電路部件。導電軌條1008B2及1008B3沿著垂直於方向1099之方向1098延伸。方向1098為垂直於電路區域1002中電晶體之主動區域之主軸線的方向，且方向1099為平行於電路區域1002中電晶體之主動區域之主軸線的方向。電力柱1006A1及電力柱1006A2定位於半導體裝置佈局1000中的電力單元中，且表示裝置中其他導電電力柱。

第11圖為根據一些實施例之半導體裝置佈局1100的俯視圖。半導體裝置佈局1100包括四個電路區域1102A、1102B、1102C及1102D。電路區域1102A、1102B、1102C及1102D之相對側處電力列中的電力單元經分裂(例如，電力列經分裂，或具有電力子列)分裂電力列為分裂電力列之電力單元中的電力柱電連接至不同供應電壓的電力列。電力子列為電力列之一部分，或電力列中的電力單元，其中所有電力柱電連接至相同電壓源(供應電壓(Vdd)，或接地(Vss))。在一些實施例中，分裂電力列的第一電壓源為供應電壓(Vdd)，且分裂電力列之第二電壓源為接地(Vss)。在一些實施例中，分裂電力列的第一電壓源為接地(Vss)，且分裂電力列之第二電壓源為供應電壓(Vdd)。

電路區域1102A藉由如下兩個分裂電力列在方向1199上於相對側處鄰接：分裂電力列1112A，及分裂電力列1112E。分裂電力列1112A包括電力子列1112A1及電力子列1112A2。電力子列1112A1電連接至第一電 壓源，且電力子列1112A2電連接至第二電壓源。分裂電力列1112E包括電力子列1112E1及電力子列1112E2。電力子列1112E1電連接至第一電壓源，且電力子列1112F2電連接至第二電壓源。電力子列1112A1及電力子列1112E1在沿著方向1198係在電路區域1102A的同一側處。電力子列1112A2及電力子列1112E2在沿著方向1198係在電路區域1102A的同一側。

電路區域1102B藉由如下兩個分裂電力列在方向1199上於相對側處鄰接：分裂電力列1112B，及分裂電力列1112F。分裂電力列1112B包括電力子列1112B1及電力子列1112B2。電力子列1112B1電連接至第一電壓源，且電力子列1112B2電連接至第二電壓源。分裂電力列1112F包括電力子列1112F1及電力子列1112F2。電力子列1112F1電連接至第一電壓源，且電力子列1112F2電連接至第二電壓源。電力子列1112B1及電力子列1112F1沿著方向1198係在電路區域1102B的同一側。電力子列1112B2及電力子列1112F2沿著方向1198係在電路區域1102B的同一側。

電路區域1102C藉由如下兩個分裂電力列在方向1199上於相對側處鄰接：分裂電力列1112C，及分裂電力列1112G。分裂電力列1112C包括電力子列1112C1及電力子列1112C2。電力子列1112C1電連接至第一電壓源，且電力子列1112C2電連接至第二電壓源。分裂電力列1112G包括電力子列1112G1及電力子列1112G2。 電力子列1112G1電連接至第一電壓源，且電力子列1112G2電連接至第二電壓源。電力子列1112C1及電力子列1112G1沿著方向1198係在電路區域1102C的同一側。電力子列1112C2及電力子列1112G2沿著方向1198係在電路區域1102C的同一側。

電路區域1102D藉由如下兩個分裂電力列在方向1199上於相對側處鄰接：分裂電力列1112D，及分裂電力列1112H。分裂電力列1112D包括電力子列1112D1及電力子列1112D2。電力子列1112D1電連接至第一電壓源，且電力子列1112D2電連接至第二電壓源。分裂電力列1112H包括電力子列1112H1及電力子列1112H2。電力子列1112H1電連接至第一電壓源，且電力子列1112H2電連接至第二電壓源。電力子列1112D1及電力子列1112H1沿著方向1198係在電路區域1102D的同一側。電力子列1112D2及電力子列1112H2沿著方向1198係在電路區域1102D的同一側。

導電軌條1108B1電連接至兩個電力子列1112A1及電力子列1112E1之電力柱，且電連接至電路區域1102A中的電路部件(圖中未示)。導電軌條1108B2電連接至兩個電力子列1112B2及電力子列1112F2之電力柱，且電連接至電路區域1102A中的電路部件(圖中未示)。

導電軌條1108B3電連接至電力子列1112C1之電力柱，且電連接至電路區域1102A中的電路部件(圖中 未示)。導電軌條1108B3與電力子列1112G1電隔離。導電軌條1108B4電連接至電力子列1112H2中之電力柱，且電連接至電路區域1102A中的電路部件(圖中未示)。導電軌條1108B4與電力子列1112D2之電力柱電隔離。

第12圖為根據一些實施例之半導體裝置佈局1200的俯視圖。在半導體裝置佈局1200中，電路區域1202A、1202B、1202C及1202D之相對側處電力行中的電力單元電連接至不同電壓源。在一些實施例中，至電壓源之連接圖案為沿著電力行之電力單元的交替圖案。在一些實施例中，在電路區域之第一側處至電力行之電力單元的電壓源之連接圖案自電路區域之第二側(與電路區域之第一側相對)處之電壓源的連接圖案偏移。

在半導體裝置夠1200中，電路區域1202A、1202B、1202C及1202D彼此鄰接，且藉由電力行之電力單元在相對側(例如，電路區域1202A之頂側及電路區域1202D的底側)處限界。電力行1206C1鄰接電路區域1202A之頂側，且電力行1206C2鄰接電路區域1202D的底側。電路區域1202B及1202C沿著方向1298係在電路區域1202A與1202D之間，且並不鄰接電力單元(沿著方向1298)。

電力行1206C1中之電力單元具有至電壓源之交替連接如下：電力單元1212B1及電力單元1212B3電連接至第一電壓源，且電力單元1212B2及電力單元1212B4電連接至第二電壓源。電力單元1212B2沿著方 向1199係在電力單元1212B1與電力單元1212B2之間。電力單元1212B3沿著方向1199係在電力單元1212B2與電力單元1212B4之間。電力單元1212B5及電力單元1212B7電連接至第二電壓源，且電力單元1212B6及電力單元1212B8電連接至第一電壓源。電力單元1212B6沿著方向1199係在電力單元1212B5與電力單元1212B7之間。電力單元1212B7沿著方向1199係在電力單元1212B6與電力單元1212B8之間。

導電軌條1208B1電連接至電力單元1212B5之電力柱及電路區域1202A、1202B、1202C及1202D的電路部件(圖中未示)。在一些實施例中，導電軌條連接至電力行之電力單元之間的一些但非所有電路區域。導電軌條1208B2電連接至電力單元1212B1中之電力柱及電路區域1202A、1202B、1202C及1202D中的電路部件。在一些實施例中，連接至電路區域之相對側處之電路區域的導電軌條電連接至電路區域中的相同電路部件。在一些實施例中，於電路區域之相對側處連接至電路區域的導電軌條電連接至電路區域中的不同電路部件。

第13圖為根據一些實施例之半導體裝置佈局1300的俯視圖。半導體裝置佈局1300為混合式裝置佈局，從而具有半導體裝置佈局900(具有至越過電路區域彼此直接相對的同一電壓源之電連接的電力單元)及半導體裝置佈局1100(越過電路區域直接彼此相對的分裂電力列或分裂電力單元)兩者的部件。

電路區域1302A、1302B、1302C及1302D在四個側上藉由電力單元包圍。電路區域1302B係在電路區域1302A與電路區域1302C之間。電路區域1302C係在電路區域1302B與電路區域1302D之間。電力列1312B及電力列1312D沿著方向1399係在電路區域1302A、1302B、1302C及1302D的相對側處。電力行1312A及電力行1312C沿著方向1398係在電路區域1302A、1302B、1302C及1302D的相對側處。在一些實施例中，導電軌條電連接至電力單元或電力列，或電力子列，與半導體裝置佈局的不同位準交叉。在半導體裝置佈局1300中，導電軌條1308B1電連接至電力子列1312B1，且在電路區域1302A上方延伸。導電軌條1308B2電連接至電力行1312A中之電力單元，且在電路區域1302A、1302B、1302C及1302D上方延伸。導電軌條1308B1相較於導電軌條1308B2與電路區域1302交叉之位準於不同的半導體裝置佈局的位準橫越電路區域1302A。

越過電路區域1302A、1302B、1302C及1302D直接彼此相對的電力單元電連接至相同電壓源(供應電壓(Vdd)或接地(Vss))。越過電路區域直接彼此相對的電力子列電連接至相同電壓源(供應電壓(Vdd)或接地(Vss))。

電力子列1312B1在電路區域1302A上方與電力子列1312D1直接相對，且電力子列1312B1及電力子 列1312D1電連接至第一電壓源；電力子列1312B2在電路區域1302A上方與電力子列1312D2直接相對，且電力子列1312B2及電力子列1312D2電連接至第二電壓源。

電力子列1312B3在電路區域1302B上方與電力子列1312D3直接相對，且電力子列1312B3及電力子列1312D3電連接至第一電壓源；且電力子列1312B4在電路區域1302B上方與電力子列1312D4直接相對，且電力子列1312B4及電力子列1312D4電連接至第二電壓源。

電力子列1312B5在電路區域1302C上方與電力子列1312D5直接相對，且電力子列1312B5及電力子列1312D5電連接至第一電壓源；且電力子列1312B6在電路區域1302C上方與電力子列1312D6直接相對，且電力子列1312B6及電力子列1312D6電連接至第二電壓源。

電力子列1312B7在電路區域1302D上方與電力子列1312D7直接相對，且電力子列1312B7及電力子列1312D7電連接至第一電壓源；且電力子列1312B8在電路區域1302D上方與電力子列1312D8直接相對，且電力子列1312B8及電力子列1312D8電連接至第二電壓源。

導電軌條(圖中未示)電連接電力單元及電力子列至電路區域1302A、1302B、1302C及1302D中的電 路部件(圖中未示)。沿著方向1399電連接至電路區域1302A、1302B、1302C及1302D之相對側處之電力單元的導電軌條係在電路區域上方半導體裝置的同一位準處。沿著方向1398電連接至電路區域1302A、1302B、1302C及1302D之相對側處之分裂電力單元或電力子列的導電軌條係在電路區域上方半導體裝置的同一位準處。

第14圖為根據一些實施例之半導體裝置佈局1400的俯視圖。半導體裝置佈局1400為混合式裝置佈局，從而具有半導體裝置佈局900(具有越過電路區域直接彼此相對的同一電壓源之電連接的電力單元)與半導體裝置佈局1100(越過電路區域直接彼此相對的分裂電力列或分裂電力單元)兩者的部件。

在半導體裝置佈局1400中，具有半導體裝置佈局1300中如上文所描述之相同結構及功能的特徵具有遞增100之相同的識別數字。

在半導體裝置佈局1400中，電力單元1412A1及1412A2電連接至第一電壓源，且電力單元1412A2及1412A4電連接至第二電壓源。電力單元1412A2係在電力單元1412A1與電力單元1412A3之間。電力單元1412A3係在電力單元1412A2與電力單元1412A4之間。

電力單元1412C1及1412C2電連接至第一電壓源，且電力單元1412C2及1412C4電連接至第二電壓源。電力單元1412C2係在電力單元1412C1與電力單元 1412C3之間。電力單元1412C3係在電力單元1412C2與電力單元1412C4之間。電力單元1412C1越過電路區域1402A、1402B、1402C及1402D與電力單元1412A1直接相對。類似地，電力單元1412C2與電力單元1412A2直接相對，電力單元1412C3與電力單元1412A3直接相對，且電力單元1412C4與電力單元1412A4直接相對。

虛設單元為如下結構：包括導電柱及/或電力柱且包括於半導體裝置佈局中以便維持或改良半導體裝置之製造製程的均勻性，如下文所描述之虛設單元在半導體裝置佈局1400中，用於製造導電柱或電力柱之蝕刻均勻性。

虛設單元(或虛設區)1415A及1415D沿著方向1499係在電力單元1412A的末端處。虛設單元1415B及1415C沿著方向1499係在電力單元1412C的末端處。虛設單元1415B及1415C係在電力列1412B之相對側處，且虛設單元1415C及1415D係在電力列1412D的相對側處。在虛設單元或虛設區中，形成電力柱，該些電力柱與半導體裝置電隔離。在一些實施例中，虛設單元電力柱在電路區域上方與導電軌條電隔離。在一些實施例中，虛設單元電力柱在基板之底部下方與導電軌條(例如，電連接至電壓源(供應電壓(Vdd)或接地(Vss)的導電軌條)電隔離。在一些實施例中，虛設單元定位於半導體裝置佈局中電路區域的角落處。在一些實施例中，虛設單元沿著電路區域的半導體裝置局部之電力列或電力行或電力子列之 電力單元之間的邊緣定位，以在不添加寄生電容情況下提供圖案均勻性。

第15圖為根據本揭露的一實施例之至少一個實施例的半導體裝置1500的方塊圖。

在第15圖中，半導體裝置1500包括在上面具有電路巨型模型(下文中，巨型模型)1502的基板1501外加其他。在一些實施例中，巨型模型1502為SRAM巨型模型。在一些實施例中，巨型模型1502為不同於SRAM巨型模型的巨型模型。巨型模型1502包括線路佈線配置1504。導致線路佈線配置1504的佈局圖之實例包括第5圖至第14圖中每一者中的佈線配置佈局圖。

第16圖為根據一些實施例的電子設計自動化(electronic design automation；EDA)系統1600的方塊圖。

在一些實施例中，EDA系統1600為包括硬體處理器1602及非暫時性電腦可讀儲存媒體(儲存媒體)1604的通用計算裝置。非暫時性電腦可讀儲存媒體1604編碼有(亦即，儲存有)電腦程式碼，亦即，一組電腦可執行指令(指令)外加其他事項。藉由硬體處理器1602進行之電腦可執行指令1606的執行表示(至少部分)EDA工具，該EDA工具實施本文中根據一或多者(下文中，所提及製程及/或方法)描述的例如方法的一部分或全部。

硬體處理器1602經由匯流排1608電耦接至非暫時性電腦可讀儲存媒體1604。硬體處理器1602亦藉由匯 流排1608電耦接至I/O介面1610。網路介面1612亦經由匯流排1608電連接至硬體處理器1602。網路介面1612連接至網路1614，使得硬體處理器1602及非暫時性電腦可讀儲存媒體1604能夠經由網路1614連接至外部部件。硬體處理器1602用以執行編碼於非暫時性電腦可讀儲存媒體1604中的電腦可執行指令1606，以便使得EDA系統1600可用於執行所提及程序及/或方法之一部分或全部。在一或多個實施例中，硬體處理器1602為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適處理單元。

在一或多個實施例中，非暫時性電腦可讀儲存媒體1604為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀儲存媒體1604包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟，及/或光碟。在使用光碟之一或多個實施例中，非暫時性電腦可讀儲存媒體1604包括緊湊型光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。

在一或多個實施例中，非暫時性電腦可讀儲存媒體 1604儲存電腦可執行指令1606，該電腦程式碼用以使得EDA系統1600(其中此執行表示(至少部分)EDA工具)可用於執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，非暫時性電腦可讀儲存媒體1604亦儲存資訊，該資訊促進執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，非暫時性電腦可讀儲存媒體1604儲存標準單元庫1607，該些標準單元包括如本文中所揭示之此類標準單元。

EDA系統1600包括I/O介面1610。I/O介面1610耦接至外部電路。在一或多個實施例中，I/O介面1610包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕，及/或用於傳達資訊及命令至硬體處理器1602的遊標方向鍵。

EDA系統1600亦包括耦接至處理器1602的網路介面1612。網路介面1612允許EDA系統1600與網路1614通信，一或多個其他電腦系統連接至該網路。網路介面1612包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，所提及程序及/或方法之一部分或全部實施於兩個或兩個以上EDA系統1600中。

EDA系統1600用以經由I/O介面1610接收資訊。經由I/O介面1610接收的資訊包括以下各者中之一或多者：指令、資料、設計規則、標準單元庫，及/或供硬 體處理器1602處理的其他參數。資訊經由匯流排1608被傳送至硬體處理器1602。EDA系統1600用以經由I/O介面1610接收與UI相關的資訊。資訊作為使用者介面(user interface；UI)1652儲存於非暫時性電腦可讀媒體1604中。

在一些實施例中，所提及程序及/或方法之一部分或全部實施為獨立軟體應用程式以供處理器執行。在一些實施例中，所提及程序及/或方法之一部分或全部實施為係額外軟體應用程式之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及程序及/或方法中的至少一者實施為係EDA工具之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為由EDA系統1600使用的軟體應用程式。在一些實施例中，包括標準單元之佈局圖使用諸如購自CADENCE DESIGN SYSTEMS,Inc.之VIRTUOSO®的工具或另一合適佈局產生工具來產生。

在一些實施例中，程序實施為儲存於非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可卸除式及/或內部/嵌入式儲存器或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡及類似者。

第17圖為根據一些實施例的積體電路 (integrated circuit；IC)製造系統1700及與該IC製造系統相關聯之IC製造流程的方塊圖。在一些實施例中，基於佈局圖，以下各者中之至少一者使用IC製造系統1700來製造：(A)一或多個半導體罩幕，或(B)半導體積體電路之層中的至少一個元件。

在第17圖中，IC製造系統1700包括實體，諸如設計室1720、罩幕室1730及IC製造商/晶圓廠(「fab」)1750，該些實體在設計、開發及製造循環及/或與製造IC裝置1760相關之服務中彼此互動。IC製造系統1700中之實體藉由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為多種不同網路，諸如內部網路及網際網路。通信網路包括有線及/或無線通信通道。每一實體與其他實體中之一或多者互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1720、罩幕室1730及IC晶圓廠1750中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室1720、罩幕室1730及IC晶圓廠1750中之兩者或兩者以上共存於共同設施中且使用共同資源。

設計室1720(或設計團隊)產生IC設計佈局圖1722。IC設計佈局圖1722包括針對IC裝置1760設計的各種幾何圖案。幾何圖案對應於構成待製造之IC裝置1760之各種元件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖 1722之一部分包括各種IC特徵，諸如待形成於半導體基板(諸如矽晶圓)中及安置於半導體基板上之各種材料層中的主動區、閘極電極、源極及汲極、金屬接線或層間互連之通孔，及用於接合襯墊的開口。設計室1720實施恰當設計程序以製造IC設計佈局圖1722。設計程序包括邏輯設計、實體設計或置放及路由中的一或多者。IC設計佈局圖1722在具有幾何圖案之資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖1722可以GDSII檔案格式或DFII檔案格式表達。

罩幕室1730包括罩幕資料準備1732及罩幕製造1744。罩幕室1730使用IC設計佈局圖1722來製造一或多個罩幕1745用於根據IC設計佈局圖1722來製造IC裝置1760的各種層。罩幕室1730執行罩幕資料準備1732，其中IC設計佈局圖1722轉譯成代表性資料檔案(「representative data file；RDF」)。罩幕資料準備1732提供RDF用於罩幕製造1744。罩幕製造1744包括罩幕書寫器。罩幕書寫器將RDF轉換為基板，諸如罩幕1745或半導體晶圓1753上之影像。IC設計佈局圖1722藉由罩幕資料準備1732操控以符合罩幕書寫器之特定特性及/或IC晶圓廠1750的要求。在第17圖中，罩幕資料準備1732及罩幕製造1744說明為分離元素。在一些實施例中，罩幕資料準備1732及罩幕製造1744可被統稱為罩幕資料準備。

在一些實施例中，罩幕資料準備1732包括光學近 接性校正(optical proximity correction；OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖1722。在一些實施例中，罩幕資料準備1732包括其他解析度增強技術(resolution enhancement techniques；RET)，諸如離軸照明、子解析度輔助特徵、相轉移罩幕、其他合適技術及類似者或其組合。在一些實施例中，反向微影術技術(inverse lithography technology；ILT)亦經使用，該技術將OPC作為反向成像問題處置。

在一些實施例中，罩幕資料準備1732包括檢查IC設計佈局圖1722的罩幕規則檢查器(mask rule checker；MRC)，該罩幕規則檢查器已經歷了運用一組罩幕產生規則之OPC中的製程，該組罩幕產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖1722以在罩幕製造1744期間補償限制，該罩幕製造可撤銷藉由OPC執行之修改的部分以便滿足罩幕產生規則。

在一些實施例中，罩幕資料準備1732包括微影術製程檢查(lithography process checking；LPC)，該微影術製程檢查模擬將藉由IC晶圓廠1750實施以製造IC裝置1760的處理。LPC基於IC設計佈局圖1722模擬此處理以產生經模擬製造之裝置，諸如IC裝置1760。 LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數，及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(「depth of focus；DOF」)、罩幕誤差增強因數(「mask error enhancement factor；MEEF」)、其他合適因數及類似者或其組合。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖1722。

應理解，罩幕資料準備1732之以上描述已出於清楚目的予以了簡化。在一些實施例中，罩幕資料準備1732包括額外特徵，諸如邏輯運算(logic operation；LOP)以根據製造規則來修改IC設計佈局圖1722。另外，在罩幕資料準備1732期間應用至IC設計佈局圖1722之程序可按多種不同次序執行。

在罩幕資料準備1732之後且在罩幕製造1744期間，罩幕1745(或光罩或主罩幕)或罩幕1745群組基於經修改之IC設計佈局圖1722來製造。在一些實施例中，罩幕製造1744包括基於IC設計佈局圖1722執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖1722在罩幕1745上形成圖案。罩幕1745可以各種技術形成。在一些實施例中，罩幕1745使用二元技術形成。在一些實施例中，罩幕圖案包括不透明區及透明 區。用以曝光已塗佈於晶圓上之影像敏感材料層(例如，光阻劑層)的諸如紫外(ultraviolet；UV)光束之輻射束藉由不透明區阻斷，且透射通過透明區。在一個實例中，罩幕1745之二元罩幕版本包括二元罩幕的透明基板(例如，熔融石英)及不透明區中塗佈的不透明材料(例如，鉻)。在另一實例中，罩幕1745使用相轉移技術形成。在罩幕1745之相轉移罩幕(phase shift mask；PSM)版本中，形成於相轉移罩幕上之圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移罩幕可為經衰減PSM或交變PSM。藉由罩幕製造1744產生之罩幕用於多種製程中。舉例而言，此類罩幕用於離子佈植製程中以在半導體晶圓1753中形成各種經摻雜區，用於蝕刻製程中以在半導體晶圓1753中形成各種蝕刻區，及/或用於其他合適製程中。

IC晶圓廠1750包括晶圓製造1752。IC晶圓廠1750為IC製造業務，該IC製造業務包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1750為半導體代工。舉例而言，可存在用於複數種IC產品之前工序製造(前工序(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後工序製造(後工序(back-end-of-line；BEOL)製造)，且第三製造設施可提供用於代工業務的其他服務。

IC晶圓廠1750使用藉由罩幕室1730製造之罩 幕1745以製造IC裝置1760。因此，IC晶圓廠1750至少間接地使用IC設計佈局圖1722來製造IC裝置1760。在一些實施例中，半導體晶圓1753藉由IC晶圓廠1750使用罩幕1745製造以製造IC部件1760。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖1722執行一或多個微影術曝光。半導體晶圓1753包括矽基板，或上面形成有材料層的其他恰當基板。半導體晶圓1753進一步包括各種摻雜區、介電特徵、多位準互連及類似者(形成於後續製造步驟)中的一或多者。

與積體電路(integrated circuit；IC)製造系統(例如，第17圖之製造系統1700)及與該製造系統相關聯之IC製造流程相關的細節例如在以下各者中找到：2016年2月9日授予之美國專利第9,256,709號、2015年10月1日公開的美國預授予公開案第20150278429號、2014年2月6日公開之美國預授予公開案第20140040838號及2007年8月21日授予之美國專利第7,260,442號，前述各案中每一者的全文據此以引用方式併入。

熟習此項技術者應易於理解，所揭示實施例中之一或多者滿足上文闡述之優勢中的一或多者。在研讀前述說明內容之後，熟習此項技術者將能夠實現本文中如廣泛揭示的等效物及各種其他實施例的各種改變、取代。因此，意欲關於其授予之保護僅受含有於隨附申請專利範圍及其等效物中的定義限制。

一或多個電腦之系統可用以藉助於在系統上安設有軟體、韌體、硬體或其組合來執行特定操作或動作，系統在操作中使得系統執行動作。一或多個電腦程式可用以藉助於包括指令來執行特定操作或動作，指令在藉由資料處理設備執行時使得設備執行動作。一個通用態樣包括一種裝置。裝置亦包括：具有第一組電路部件的電路，其中電路係在基板之第一側上的電路區域中；第一組導電柱，第一組導電柱係在基板之第一側上方；第一導電軌條，第一導電軌條電連接至第一組導電柱中的每一者，其中第一組導電柱中之每一者藉由第一導電軌條電連接至第一組電路部件中的每一者；及延伸通過基板之第一電力單元，其中第一電力單元可包括：延伸通過基板之第一數目個電力柱，其中第一數目個電力柱中的每一者並行電連接至第一導電軌條。此態樣之其他實施例包括對應電腦系統、設備及記錄於一或多個電腦儲存裝置上的電腦程式，前述各者用以執行方法的動作。

實施可包括以下特徵中的一或多者。裝置可包括：基板之第一側上方的第二導電軌條；第二組導電柱，其中第二組導電柱中的每一者電連接至第二導電軌條；以及第二電力單元可包括延伸穿過基板之第二數目個電力柱，其中第二數目個中的每一者並行電連接至第二導電軌條。在一些實施例中，第一數目個電力柱的數目等於第二數目個電力柱的數目。在一些實施例中，第一數目個電力柱的數目不同於第二數目個電力柱的數目。在一些實施例中，第 一導電軌條電連接至接地，且第二導電軌條電連接至一供應電壓。在一些實施例中，第一電力單元相鄰於第二電力單元。在一些實施例中，電路區域係在第一電力單元與第二電力單元之間。在一些實施例中，裝置包含第三導電軌條。第二電力單元電連接至基板之第二側下方的第三導電軌條。在一些實施例中，第一電力單元與電路區域分離開第一分離距離，第一分離距離不小於0.001μm且不大於200μm。所描述之技術的實施可包括硬體、方法或製程，或電腦可存取媒體上的電腦軟體。

一個態樣包括一種半導體裝置。半導體裝置亦包括：基板之第一側處的電晶體區、電晶體區中的複數個電晶體、第一組導電柱以及電連接至第一組導電柱中之每一者的第一導電軌條。第一組導電柱中的每一者電連接至電晶體中之一對應電晶體。第一導電軌條係在基板的第一側上。裝置亦包括：第二導電軌條及第一數目個電力柱。第二導電軌條係在基板之第二側上，且基板之第二側與基板的第一側相對。第一數目個電力柱係在基板之第一電力單元區之一電力單元中，其中第一數目個電力柱中的每一者電連接至第一導電軌條，且第一數目個電力柱中的每一者電連接至第二導電軌條。此態樣之其他實施例包括對應電腦系統、設備及記錄於一或多個電腦儲存裝置上的電腦程式，前述各者用以執行方法的動作。

實施可包括以下特徵中的一或多者。半導體裝置可包括電晶體區與第一電力單元區之間的一區，其中區具有 範圍為自不小於0.001μm至不大於200μm的一寬度。在一些實施例中，第一頂側導電軌條電連接至電晶體中每一電晶體的源極。在一些實施例中，第一數目個電力柱的數目不大於1000。在一些實施例中，半導體裝置可包括具有第二數目個電力柱的第二電力區，第二數目個電力柱藉由第一頂側導電軌條電連接至第一數目個電力柱。在一些實施例中，半導體裝置可包括在電力單元中第二數目個電力柱。第一數目個電力柱係在電力單元的第一部分中，且第二數目個電力柱係在電力單元的第二部分中且電連接至第二電壓源。半導體裝置可包含電連接至第二數目個電力柱的第二頂側導電軌條。在一些實施例中，半導體裝置包含電晶體區之一角落處的一虛設區。虛設區可包括電力柱，電力柱與一電壓源或電晶體區域電隔離。第一電壓源及第二電壓源係同一電壓源。所描述之技術的實施可包括硬體、方法或製程，或電腦可存取媒體上的電腦軟體。

一個態樣包括一種半導體裝置。半導體裝置亦包括基板之第一側處的電路區域，電路區域可包括一組電晶體；第一組導電軌條，第一組導電軌條電連接至電路區域的組電晶體且在電路區域上方在第一方向上延伸。裝置亦包括第二組導電軌條，第二組導電軌條電連接至電路區域的組電晶體且在電路區域上方在第二方向上延伸。裝置亦包括第一電壓源；第二電壓源；第一組電力柱，第一組電力柱係在第一電力單元中且電連接至第一組導電軌條及第一電壓源。裝置亦包括第二電力單元中的第二組電力柱，第二 組電力柱電連接至第二組導電軌條及第二電壓源。此態樣之其他實施例包括對應電腦系統、設備及記錄於一或多個電腦儲存裝置上的電腦程式，前述各者用以執行方法的動作。

實施可包括以下特徵中的一或多者。半導體裝置，其中第二組導電軌條之第一導電軌條橫越第一組導電軌條中之第一導電軌條，且第二導電軌條橫越電路區域。所描述之技術的實施可包括硬體、方法或製程或電腦可存取媒體上的電腦軟體。

根據一實施例，提供製造半導體裝置的方法，包含以下步驟：在基板之電路區域中摻雜複數個主動區域；製造一電力柱，電力柱延伸穿過基板；製造自基板延伸的複數個導電柱，其中導電柱中的每一者電連接至主動區域中的一對應主動區域；以及製造第一導電軌條，第一導電軌條自電路區域上方延伸至電力柱，其中第一導電軌條將電力柱電連接至導電柱中的每一者。在一些實施例中，製造電力柱的步驟包含以下步驟：穿過基板蝕刻一開口；用一導電材料填充開口；以及在基板之第一側上製造複數個導電通孔及複數個導電接線，導電接線自開口中之導電材料延伸，其中導電柱係在基板的第一側上。在一些實施例中，製造導電柱的步驟進一步包含以下步驟：在基板的與基板之第一側相對的第二側上製造複數個背側電力柱。在一些實施例中，方法進一步包含以下步驟：製造第二導電軌條，其中第二導電軌條並行地電連接背側電力柱中的每一者。

前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露的一實施例之態樣。熟習此項技術者應瞭解，其可易於使用本揭露的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的一實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的一實施例的精神及範疇。

100:半導體裝置

102:第一組電力柱

102A:電力單元

104:第二組電力柱

104A:電力單元

106:導電軌條

108:導電軌條

110:反相器鏈

112:反相器

112P:P型電晶體

112N:N型電晶體

112G:閘極電極接線

114:反相器

114P:P型電晶體

114N:N型電晶體

114G:閘極電極接線

116:反相器

116P:P型電晶體

116N:N型電晶體

116G:閘極電極接線

118:反相器

118P:P型電晶體

118N:N型電晶體

118G:閘極電極接線

D1-D4:共同汲極

R₁-R_N:電阻

R’₁-R’_M:電阻

Vdd:供應電壓

Vss:接地

Claims (10)

1. 一種半導體裝置，包含：一電路，具有一第一組電路部件，其中該電路係在一基板之一第一側上的一電路區域中；一第一組導電柱，該第一組導電柱係在該基板之該第一側上方；一第一導電軌條，該第一導電軌條電連接至該第一組導電柱中的每一者，其中該第一組導電柱中之每一者藉由該第一導電軌條電連接至該第一組電路部件中的每一者；以及一第一電力單元，延伸通過該基板，其中該第一電力單元包含：一第一數目個電力柱，延伸通過該基板，其中該第一數目個電力柱中的每一者並行電連接至該第一導電軌條。
2. 如請求項1所述之裝置，進一步包含：一第二導電軌條，置於該基板之該第一側上方；一第二組導電柱，其中該第二組導電柱中的每一者電連接至該第二導電軌條；以及一第二電力單元，包含一第二數目個電力柱，延伸穿過該基板，其中該第二導電軌條並行電連接至該第二數目個電力柱。
3. 如請求項2所述之裝置，其中該第一電力單元相鄰於該第二電力單元。
4. 如請求項2所述之裝置，其中該電路區域係在該第一電力單元與該第二電力單元之間。
5. 一種半導體裝置，包含：一基板之一第一側處的一電晶體區；複數個電晶體，在該電晶體區中；一第一組導電柱，其中該第一組導電柱中的每一者電連接至該些電晶體中之一對應電晶體；一第一導電軌條，電連接至該第一組導電柱中之每一者，其中該第一導電軌條係在該基板的該第一側上；一第二導電軌條，其中該第二導電軌條係在該基板之一第二側上，且該基板之該第二側與該基板的該第一側相對；以及一第一數目個電力柱，該第一數目個電力柱係在該基板之一第一電力單元區之一電力單元中，其中該第一數目個電力柱中的每一者電連接至該第一導電軌條，且該第一數目個電力柱中的每一者電連接至該第二導電軌條。
6. 如請求項5所述之半導體裝置，進一步包含：該電晶體區與該第一電力單元區之間的一區，其中該區 具有範圍為自不小於0.001μm至不大於200μm的一寬度。
7. 如請求項5所述之半導體裝置，其中該第一導電軌條電連接至該些電晶體中每一電晶體的一源極。
8. 一種一半導體裝置的製造方法，包含以下步驟：在一基板之一電路區域中摻雜複數個主動區域；製造一電力柱，該電力柱延伸穿過該基板；製造自該基板延伸的複數個導電柱，其中該些導電柱中的每一者電連接至該些主動區域中的一對應主動區域；以及製造一第一導電軌條，該第一導電軌條自該電路區域上方延伸至該電力柱，其中該第一導電軌條將該電力柱電連接至該些導電柱中的每一者。
9. 如請求項8所述之製造方法，其中製造該電力柱的步驟包含以下步驟：穿過該基板蝕刻一開口；用一導電材料填充該開口；以及在該基板之一第一側上製造複數個導電通孔及複數個導電接線，該些導電接線自該開口中之該導電材料延伸，其中該些導電柱係在該基板的該第一側上。
10. 一種半導體裝置，包含：一電路；複數個第一電力柱，延伸通過一基板，其中該些第一電力柱在該電路的一第一側；一第一導電軌條，與該電路電性連接，其中該第一導電軌條在平行該基板之一上表面的一第一方向上延伸，以及該些第一電力柱中的每一者電性連接至該第一導電軌條；複數個第二電力柱，延伸通過該基板，該些第二電力柱在該電路的一第二側；以及一第二導電軌條，與該電路電性連接，其中該第二導電軌條在平行該基板之該上表面的一第二方向上延伸，其中該些第二電力柱中的每一者電性連接該第二導電軌條。

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