TW202310230A - 半導體裝置 - Google Patents

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賴知佑
陳志良
盧麒友
邱上軒
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包括基板、具有第一功能的第一單元、及具有第二功能的第二單元。第一單元包括基板第一側上的第一部分，其中第一部分包括第一導電元件；基板第二側上的第二部分，其中第二部分包括第二導電元件；及第一導電通孔，其延伸穿過基板並將第一導電元件電連接至第二導電元件。第二單元包括基板第一側上的第三部分，其中第三部分包括第三導電元件；基板第二側上的第四部分，其中第四部分包括第四導電元件；及第二導電通孔，其延伸穿過基板並將第三導電元件電連接至第四導電元件。

Description

半導體裝置及其製造方法
無
隨著技術節點不斷縮小，互連結構的路由變得更加困難。三維積體電路(three dimensional integrated circuit，3DIC)涉及在垂直方向上堆疊裝置並例如使用矽穿孔(through silicon via，TSV)將裝置電連接在一起。在3DIC結構中，裝置形成於基板的一側上。3DIC減小積體電路(integrated circuit，IC)在平面方向上的面積。
在另一方法中，諸如路由線及電力線的互連結構形成於基板的一側上，並例如使用TSV連接至基板相對側上的裝置。在基板的與裝置相對的一側上的互連結構增大可用於路由的面積，這增加路由選項並減小IC在平面方向上的面積。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件、值、操作、材料、配置、或類似者的特定實例以簡化本案的一實施例。當然，這些僅為實例且非意欲為限制性的。考慮其他組件、值、操作、材料、配置、或類似者。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本案的一實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
隨著技術節點的不斷縮小，僅三維積體電路(three dimensional integrated circuit，3DIC)、鰭式場效電晶體(fin field effect transistor，FinFET)、閘極全環繞(gate all around，GAA)電晶體、及背側路由結構無法滿足縮小裝置面積的需求。兩邊場效電晶體(amphi-field effect transistor，amphi-FET)可用於改善互連結構的路由選項，從而進一步減小裝置尺寸。amphi-FET包括形成於基板兩側上的活動裝置。相比之下，3DIC包括形成於分離基板上的兩個裝置；接著將分離的基板接合在一起。amphi-FET中改善的路由選項意謂減少或避免不必要地增加裝置尺寸來容納裝置中元件之間的連接。
amphi-FET中的活動裝置使用延伸穿過基板的導電元件來電連接。舉例而言，基板第一側上的閘極結構藉由延伸穿過基板的閘極通孔電連接至基板第二側上的閘極結構。類似地，基板第一側上的源極/汲極(source/drain，S/D)觸點藉由延伸穿過基板的S/D連接通孔電連接至基板第二側上的S/D觸點。由於穿過基板的這些連接，諸如施加於基板一側上的電力訊號的訊號能夠傳輸至基板的另一側，而不包括額外路由或基板穿孔(through substrate via，TSV)結構。舉例而言，連接至基板第一側上的S/D觸點的接地訊號，藉由至基板第二側上S/D觸點的S/D連接通孔，傳輸至基板第二側。接地電壓接著可在基板的第二側上使用，而無需在基板的第二側上為接地電壓（或TSV結構）提供電力軌。
積體電路(integrated circuit，IC)通常使用單元來設計，單元包括活動裝置及連接結構，以便實施預期功能。在一些實施例中，單元包括單個活動裝置。在一些實施例中，單元包括多個活動裝置。自基板的一側至基板的另一側有效地共用訊號及電力的能力使得單元中的更多路由軌道可用於單元內及進出單元的路由訊號。因此，單元的尺寸不會僅為提供足夠的連接以使單元正常工作而不必要地增加。在一些實例中，包括amphi-FET的裝置的閘極密度大於在基板單側上包括活動裝置的裝置之閘極密度的1.5倍。閘極密度量測單元中閘極結構彼此之間的間隔有多緊密。閘極密度通常用於描述單元內空間的利用效率。僅為提供路由選項而增加單元尺寸會降低閘極密度。在一些實例中，閘極密度由於使用amphi-FET而增加超過在基板單側上包括活動裝置的裝置之閘極密度的1.6倍。
這種顯著的尺寸縮減有助於跟上莫爾定律，亦有助於降低功耗及提高裝置速度。降低的功耗係由於元件之間的距離較短，故在amphi-FET裝置中由於電阻以及導電線及通孔的加熱而損失的電力較小。裝置速度的提高係由於能夠增加單元的活動區的尺寸，因為互連元件佔用的單元內空間更少。
除了上述尺寸減小以外，在基板的不同側上選擇性地配置用於amphi-FET的單元有助於進一步增加裝置密度並減小半導體裝置的總體尺寸。舉例而言，將具有類似特性（諸如閘極節距或臨界電壓）的單元分組於基板同一側上，簡化裝置的對準及路由方案。簡化的對準及路由方案有助於減少組件之間的間距，從而減小半導體裝置的總體尺寸。
第1圖係根據一些實施例的半導體裝置100之橫截面圖。半導體裝置100包括基板110。第一單元120在基板110的第一側上。第二單元130在基板110的與第一側相對的第二側上。第一單元120經由基板110電連接至第二單元130，如下所述。在一些實施例中，第一單元120具有與第二單元130相同的功能。在一些實施例中，第一單元120具有與第二單元130不同的功能。在一些實施例中，第一單元120與第二單元130組合以實施設計的功能。在一些實施例中，第一單元120包括具有第一臨界電壓的組件，而第二單元130包括具有不同於第一臨界電壓的第二臨界電壓之組件。在一些實施例中，第一單元120包括具有第一閘極節距（亦稱為多節距）的組件，而第二單元130包括具有不同於第一閘極節距的第二閘極節距之組件。在一些實施例中，第一單元120包括具有第一通道維度的組件，而第二單元130包括具有不同於第一通道維度的第二通道維度之組件。一般技藝人士將認識到，作為實例，第1圖中包括兩個單元，且當前描述不限於僅兩個單元。
第2圖係根據一些實施例的半導體裝置200的複數個透視圖。複數個單元210、220、230、及240經組合以形成半導體裝置200。複數個單元210、220、230、及240中之各者均包括包括奈米片(nanosheet，NS)閘極結構的amphi-FET結構。為簡潔起見，省略單元210、220、230、及240的細節。為清楚起見，基板，例如基板110（第1圖）未包括於第2圖中。
單元210包括源極/汲極(source/drain，S/D)連接通孔215，其延伸穿過基板（未顯示），以將基板第一側上的第一S/D電極電連接至基板第二側上的第二S/D電極。單元210為水平堆疊單元，包括兩個訊號線、且具有大寬度的通道。在一些實施例中，省略S/D連接通孔215，且在單元210中包括不同類型之基板穿孔(through substrate via，TSV)，例如，閘極通孔。
單元220包括S/D連接通孔225，其延伸穿過基板，以將基板第一側上的第三S/D電極電連接至基板第二側上的第四S/D電極。單元220為垂直鏡像單元，其包括四個訊號線、且具有小寬度的通道。因此，單元220係垂直鏡像的，包括4個訊號線、且具有小寬度的通道。在一些實施例中，省略S/D連接通孔225，且在單元220中包括不同類型之TSV，例如，閘極通孔。
單元230包括閘極通孔，其將基板第一側上的第一閘電極電連接至基板第二側上的第二閘電極。閘極通孔未標記，因為閘極通孔由單元230的S/D電極遮擋。類似於單元220，單元230係垂直鏡像的，包括4個訊號線、且具有小寬度的通道。在一些實施例中，省略閘極通孔，且在單元230中包括不同類型之TSV，例如，S/D連接通孔。
單元240包括第一TSV 245a，其將基板第一側上的第五S/D電極電連接至基板第二側上的第一訊號線。單元240進一步包括第二TSV 245b，其將基板第二側上的第六S/D電極電連接至基板第一側上的第二訊號線。類似於單元210，單元240為水平堆疊單元，包括兩個訊號線、且具有大寬度的通道。在一些實施例中，省略第一TSV 245a或第二TSV 245b中之至少一者，且在單元240中包括不同的TSV，例如，閘極通孔。
半導體裝置200包括將單元210、220、230、及240配置成單個裝置結構。單元210在第一方向上與單元220對準，且在垂直於第一方向的第二方向上與單元230對準。單元220在第一方向上與單元210對準，且在第二方向上與單元240對準。這種配置導致水平堆疊單元與垂直鏡像單元之交替單元，水平堆疊單元包括兩個訊號線、且具有大寬度的通道；垂直鏡像單元包括4個訊號線、且在第一方向及第二方向中之各者上具有小寬度的通道。在一些實施例中，不同佈局類型之單元的配置稱為混合單元。
與包括相同佈局類型之所有單元的配置相比，使用混合單元配置，半導體裝置200中組件的密度增加。舉例而言，半導體裝置200的佈局配置，即，交替不同的單元類型，導致閘極密度大於在基板單側上包括活動裝置的裝置之閘極密度的1.5倍。閘極密度量測單元中閘極結構彼此之間間隔有多靠近。閘極密度通常用於描述單元內空間的利用效率。在一些實施例中，半導體裝置200的佈局配置能夠達成比在基板單側上包括活動裝置的裝置之閘極密度大1.79倍的閘極密度。隨著閘極密度的增加，半導體裝置200的整體尺寸能夠減小。
第3A圖係根據一些實施例的半導體裝置300之橫截面圖。半導體裝置300包括第一單元310a及第二單元310b。第一單元310a及第二單元310b包括類似的組件，因此為圖式之清晰，僅標記第一單元310a中的組件。
第一單元310a包括基板305的第一側上的第一部分312a。第一單元310a包括基板305的第一側上的第一活動區315。第一活動區315包括一或多個NS。第一S/D電極320圍繞在橫截面圖中看到的第一活動區315的部分，並在第一活動區315與基板305之間延伸。
第一單元310a包括基板305的第二側上的第二部分312a'。第二活動區315'在基板305的第二側上。第二活動區315'包括一或多個NS。第二S/D電極320'圍繞在橫截面圖中看到的第二活動區315'的部分，並在第二活動區315'與基板305之間延伸。第一S/D電極320藉由延伸穿過基板305的S/D連接通孔325電連接至第二S/D電極320'。
第一通孔345將第一S/D電極320電連接至第一導電線355。第一導電線355能夠將訊號攜帶至第一S/D電極320或自第一S/D電極320攜帶訊號。在一些實施例中，省略第一通孔345，且第一導電線355不直接連接至第一S/D電極320。在一些實施例中，第一S/D電極320藉由通孔電連接至第一電力軌350。在一些實施例中，第一電力軌350攜帶參考電壓，例如，接地。在一些實施例中，第一電力軌350攜帶源電壓，例如，VDD。
第二通孔345'將第二S/D電極320'電連接至第二導電線355'。第二導電線355'能夠攜帶訊號至第二S/D電極320'或自第二S/D電極320'攜帶訊號。在一些實施例中，省略第二通孔345'，且第二導電線355'不直接連接至第二S/D電極320'。在一些實施例中，第二S/D電極320'藉由通孔電連接至第二電力軌350'。在一些實施例中，第二電力軌350'攜帶參考電壓，例如，接地。在一些實施例中，第二電力軌350'攜帶源電壓，例如，VDD。
跳接通孔370將第一S/D電極320電連接至基板305的第二側上的第三導電線357'。跳接通孔370延伸穿過基板305並直接連接至第三導電線357'，而不電連接至第二S/D電極320'。跳接通孔370允許第一S/D電極320自基板305的第二側接收訊號，以便降低基板305的第一側上的路由複雜性。在一些實施例中，省略跳接通孔370。
在一些實施例中，第一通孔345、第二通孔345'、及跳接通孔370獨立地包括填充材料，包括鈷(Co)、鎢(W)、銅(Cu)、釕(Ru)、鈦(Ti)、鉭(Ta)、或其合金、或其他導電材料。在一些實施例中，第一通孔345、第二通孔345'、及跳接通孔370包括圍繞填充材料的襯裡。在一些實施例中，襯裡包括氮化鈦(TiN)、鈦(Ti)、釕(Ru)、鈷(Co)、鉭(Ta)、氮化鉭(TaN)、或其合金、或其他襯裡材料。在一些實施例中，第一通孔345的組成與第二通孔345'、及跳接通孔370的組成相同。在一些實施例中，第一通孔345的組成不同於第二通孔345'、或跳接通孔370中之至少一者的組成。在一些實施例中，第一通孔345、第二通孔345'、及跳接通孔370中之各者具有與S/D連接通孔325相同的組成。在一些實施例中，第一通孔345、第二通孔345'、或跳接通孔370中之至少一者具有與S/D連接通孔325不同的組成。
在一些實施例中，第一導電線355、第二導電線355'、及第三導電線357'獨立地包括填充材料，包括鈷(Co)、鎢(W)、銅(Cu)、釕(Ru)、鈦(Ti)、鉭(Ta)、或其合金、或其他導電材料。在一些實施例中，第一導電線355、第二導電線355'、及第三導電線357'包括圍繞填充材料的襯裡。在一些實施例中，襯裡包括氮化鈦(TiN)、鈦(Ti)、釕(Ru)、鈷(Co)、鉭(Ta)、氮化鉭(TaN)、或其合金、或其他襯裡材料。在一些實施例中，第一導電線355的組成與第二導電線355'、及第三導電線357'的組成相同。在一些實施例中，第一導電線355的組成不同於第二導電線355'或第三導電線357'中之至少一者的組成。在一些實施例中，第一導電線355、第二導電線355'、及第三導電線357'中之各者具有與S/D連接通孔325、第一通孔345、第二通孔345'、及跳接通孔370相同的組成。在一些實施例中，第一導電線355、第二導電線355'或第三導電線357'中之至少一者具有不同於S/D連接通孔325、第一通孔345、第二通孔345'或跳接通孔370中之至少一者的組成。
第一S/D電極320及第二S/D電極320'包括圍繞相應活動區的S/D區域的導電材料。在一些實施例中，S/D區域包括摻雜半導體材料。在一些實施例中，S/D區域包括矽。在一些實施例中，S/D區域包括應變材料，諸如矽鍺(SiGe)。在一些實施例中，S/D區域藉由磊晶製程形成。在一些實施例中，S/D區域藉由離子植入形成。在一些實施例中，第一S/D電極320及第二S/D電極320'藉由沉積形成。在一些實施例中，第一S/D電極320及第二S/D電極320'獨立地包括鈷(Co)、鎢(W)、銅(Cu)、釕(Ru)、鈦(Ti)、鉭(Ta)、或其合金、或其他導電材料。在一些實施例中，第一S/D電極320的組成與第二S/D電極320'的組成相同。在一些實施例中，第一S/D電極320的組成不同於第二S/D電極320'的組成。在一些實施例中，第一S/D電極320及第二S/D電極320'包括矽化物層。
基板305中的S/D連接通孔325之寬度等於第二S/D電極320'之寬度。在平行於基板305的頂表面的方向上量測寬度。最大化S/D連接通孔325的尺寸有助於最小化S/D連接通孔325中的電阻，從而改善功耗。第二S/D電極320'之寬度小於第一S/D電極320之寬度。在一些實施例中，第二S/D電極320'之寬度等於第一S/D電極320之寬度。
第一活動區315之寬度W1小於第二活動區315'之寬度W2。在一些實施例中，第二活動區315'之寬度W2可用於關鍵網。關鍵網係半導體裝置的訊號路徑，其設計成允許訊號比其他訊號路徑傳播得更快。舉例而言，在一些實施例中，在邏輯電路接收到觸發訊號之前，邏輯電路內的處理並未開始。為了幫助確保邏輯電路及時執行處理，使用關鍵網，以允許訊號儘快到達邏輯電路。與較大的寬度W2相比，第一活動區315之寬度W1將具有較慢的速度，但有助於降低功耗。藉由在基板305的不同側上包括不同寬度，半導體裝置300能夠降低路由複雜度、改善關鍵網路由並提高電力效率。
第一部分312a為水平鏡像配置，包括兩個專用訊號線及一個共用訊號線（與第二單元310b共用）、且具有小寬度的通道。第二部分312a'為水平鏡像配置，包括兩個訊號線、且具有大寬度的通道。由於第一單元310a包括單個單元內的兩個不同類型之配置，因此在一些實施例中，第一單元310a稱為混合單元。
半導體裝置200（第2圖）的混合單元配置包括不同類型之單元配置；然而，各個單元的配置在整個單元中係一致的。相比之下，半導體300的混合單元配置包括同一單元內的不同配置。同一單元內的不同配置為路由解決方案提供更大的靈活性，並有助於最大限度地提高電力效率。
第3B圖係根據一些實施例的半導體裝置300之透視圖。為清楚起見，第3B圖中未標記半導體裝置300的一些組件。第3B圖中未顯示基板305（第3A圖），但一般技藝人士將基於S/D連接通孔325的位置來理解基板的位置。如第3B圖中所示，第一單元310a包括在第3A圖的橫截面視圖中不可見的閘極結構及額外S/D結構（未標記）。第3A圖係沿線A-A截取的半導體裝置300之橫截面圖。
第4A圖係根據一些實施例的晶圓的複數個平面圖。晶圓410包括晶圓410的單個表面上的複數個單元。複數個單元包括第一單元412及第二單元414。第一單元412的組件在第一臨界電壓Vt1下操作。第二單元414中的組件在不同於第一臨界電壓Vt1的第二臨界電壓Vt2下操作。在一些實施例中，第一臨界電壓Vt1高於第二臨界電壓Vt2。在一些實施例中，第二臨界電壓Vt2高於第一臨界電壓Vt1。提供至複數個單元中之各者的操作電壓係基於相應單元內組件的臨界電壓。由於第一單元412及第二單元414分佈於晶圓410的單個表面上，故將電連接路由至電力軌以將適當的操作電壓提供至各個單元係複雜的。路由的複雜性導致相應裝置的尺寸增加，且生產成本增加。
使用能夠形成於晶圓的兩個表面上的amphi-FET單元，具有不同臨界電壓的單元能夠分離至晶圓的不同側上。這一配置類型有助於降低路由的複雜性，從而將操作電壓提供至相應單元。由於路由的複雜性降低，裝置的尺寸減小，且生產成本降低。具有第一側420的晶圓僅包括具有第二臨界電壓Vt2的第二單元414。第一側420上的單元中沒有一個具有第一臨界電壓Vt1。晶圓包括第二側430，其包括具有第一臨界電壓Vt1的第一單元412及具有第二臨界電壓Vt2的第二單元414。雖然第二側430仍然包括具有不同臨界電壓的單元，但將一些第二單元414移動至第一側420有助於將具有相同臨界電壓的單元分組在一起。這一分組有助於降低操作電壓路由的複雜性，從而降低半導體裝置的尺寸及生產成本。
第4B圖係根據一些實施例的晶圓的複數個平面圖。與第4A圖相比，第4B圖包括第二側430'，僅包括具有第一臨界電壓Vt1的第一單元412。藉由將晶圓的各個側限制為單個臨界電壓，操作電壓在晶圓兩側上的路由經簡化，從而降低裝置尺寸及生產成本。
雖然第4B圖中的配置對於操作電壓路由係較佳的，但在一些實施例中，具有不同臨界電壓的單元數目太大而不能使晶圓的各個側僅包括具有特定臨界電壓的單元。在這些情況下，晶圓的一側將包括混合臨界電壓。此外，在一些實施例中，使用兩個以上不同的臨界電壓。在包括兩個以上臨界電壓的情況下，晶圓的一側將包括具有不同臨界電壓的單元之混合。一般技藝人士將認識到，在晶圓的任意一側上具有相同臨界電壓的單元的分組將有助於降低路由的複雜性，以提供相應的操作電壓。
第5A圖係根據一些實施例的晶圓的複數個平面圖。晶圓510在晶圓510的單個表面上包括複數個單元。複數個單元包括第一單元512、第二單元514、及第三單元516。第一單元512的組件具有第一多節距PP1。第二單元514中的組件具有不同於第一多節距PP1的第二多節距PP2。第三單元516的組件具有不同於第一多節距PP1及第二多節距PP2中之各者的第三多節距PP3。多節距係能夠形成閘極結構的位置之間的節距。隨著多節距的減小，在同一區域內可形成更多的閘極結構。在一些實施例中，第一多節距PP1大於第二多節距PP2或第三多節距PP3中之至少一者。在一些實施例中，第二多節距PP2大於第一多節距PP1或第三多節距PP3中之至少一者。在一些實施例中，第三多節距PP3大於第一多節距PP1或第二多節距PP2中之至少一者。在晶圓510的單個側上形成具有不同多節距的單元增加生產複雜性及成本，因為用於界定用於不同單元的閘極結構的結構難以或不可能在整個晶圓上對準。當能夠在晶圓510上連續形成特徵時，生產效率提高。然而，用於第一單元512、第二單元514、及第三單元516的多節距的差異抑制形成連續結構的能力。因此，與所有單元具有相同多節距的情況相比，使用額外的形成及移除製程來形成具有不同多節距的單元。
使用能夠形成於晶圓的兩個表面上的amphi-FET單元，具有不同多節距的單元能夠分離至晶圓的不同側面上。這一配置類型有助於降低生產的複雜性及生產成本。具有第一側520的晶圓僅包括具有第一多節距PP1的第一單元512及具有第二多節距PP2的第二單元514。第一側520上的單元中沒有一個具有第三多節距PP3。晶圓包括第二側530，其包括具有第一多節距PP1的第一單元512及具有第三多節距PP3的第三單元516。雖然第一側520及第二側530兩者仍然包括多節距的單元，但分離單元以減少晶圓同一側上不同多節距的數目有助於降低生產複雜性及成本。
此外，選擇哪些多節距組合在一起亦有助於降低生產複雜性。在一些實施例中，具有整數倍多節距的單元分組在一起。舉例而言，若第一多節距PP1的值為2，第二多節距PP2的值為4，且第三多節距PP3的值為6，則第一單元512與第二單元514及第三單元516中之各者具有整數倍多節距關係。生產具有這一整數倍關係的單元有助於降低生產複雜性，因為用於界定閘極結構的結構能夠以最小節距形成，接著這些結構能夠僅自具有較大節距的單元移除。因此，將待形成於第一側520及第二側530上的單元選擇性地分組有助於進一步降低生產複雜性及成本。
第5B圖係根據一些實施例的晶圓的複數個平面圖。與第5A圖相比，第5B圖包括僅包括第二單元514的第一側520'及僅包括第一單元512及第三單元516的第二側530'。藉由將晶圓的第一側520’限制為單個多節距，生產複雜性及成本降低。
雖然第5B圖中的配置對於操作電壓的路由係較佳的，但在一些實施例中，具有多節距的單元數目太大而不能使晶圓的任一側僅包括具有一多節距的單元。在這些情況下，晶圓的一側將包括晶圓兩側上的混合多節距。一般技藝人士將認識到，這一描述適用於包括多於或少於三個不同多節距的晶圓。
第6A圖係根據一些實施例的半導體裝置600之示意圖。半導體裝置600包括晶圓第一側上的第一反向器610。半導體裝置600進一步包括第二反向器620，其在與晶圓的第一側相對的第二側上。為簡潔起見，這裡不描述反向器的細節。TSV 615將第一反向器610中電晶體的汲極電連接至第二反向器620的電晶體的閘極。
第6B圖係根據一些實施例的半導體裝置600之佈局圖。佈局圖610'對應於第6A圖中的第一反向器610。佈局圖620'對應於第6A圖中的第二反向器620。TSV 615電連接至金屬觸點MD，金屬觸點MD連接至第一佈局圖610'中的汲極。TSV 615電連接至背側金屬0層(BM0)，其藉由閘極通孔VG電連接至兩個電晶體的閘電極。在一些實施例中，自動置放及路由(automatic placement and routing，APR)工具用於選擇TSV 615的位置。
與使用APR工具為晶圓的單側建立路由方案相比，用於置放TSV 615的APR工具考慮晶圓兩側上的設計規則及位置，以便為能夠可靠製造的TSV 615選擇置放位置。
連接晶圓相對側上的反向器的單個TSV的非限制性實例僅用於解釋APR工具如何用於選擇amphi-FET結構中穿過基板的連接之位置。一般技藝人士將認識到，APR工具可用於形成各種貫穿基板連接，諸如S/D連接通孔215（第2圖）、S/D連接通孔225、第一TSV 245a、第二TSV 245b、S/D連接通孔325（第3A圖）或跳接通孔370。在延伸穿過基板的任何連接元件的置放期間，APR工具將考慮基板兩側上的設計規則及晶圓兩側上的各種元件之位置。
第7A圖係根據一些實施例的製造半導體裝置的方法700A之流程圖。方法700A的操作能夠以多種順序執行，以產生半導體裝置。下面將討論一些可能的變化。
方法700A包括操作705，其中在基板的第一側上形成第一單元。第一單元藉由一系列沉積及圖案化製程形成。在一些實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、濺射或其他適合的沉積製程。在一些實施例中，圖案化製程包括微影術及蝕刻製程，諸如乾式或濕式蝕刻。在一些實施例中，第一單元包括奈米片(nanosheet，NS)及互連結構。
在操作710中，源極/汲極(source/drain，S/D)連接通孔穿過基板形成。S/D連接通孔藉由在基板的至少一側上方沉積諸如介電層的犧牲層而形成。在S/D連接通孔形成於第一單元之後的一些實施例中，犧牲層形成於基板的單個側上。在第一單元形成於S/D連接通孔之後的一些實施例中，犧牲層形成於基板的兩側上。蝕刻犧牲層及基板以形成延伸穿過基板的開口。包括在形成S/D連接通孔之前形成第一單元的實施例中，開口曝光第一單元的S/D電極的一部分。接著藉由一或多個沉積製程填充開口，以便形成S/D連接。在一些實施例中，沉積製程包括CVD、PVD、ALD、濺射或另一適合的沉積製程。在一些實施例中，執行諸如蝕刻或平坦化的移除製程，以移除距離基板最遠的犧牲層表面上方的S/D連接通孔的材料。在一些實施例中，在形成S/D連接通孔之後，自基板的至少一側移除犧牲層。在一些實施例中，S/D連接通孔具有平行側壁及基本均勻的寬度。在一些實施例中，S/D連接通孔具有漸變輪廓。
在一些實施例中，S/D連接通孔包括填充材料，包括鈷(Co)、鎢(W)、銅(Cu)、釕(Ru)、鈦(Ti)、鉭(Ta)或其合金、或其他導電材料。在一些實施例中，S/D連接通孔包括圍繞填充材料的襯裡。在一些實施例中，襯裡包括氮化鈦(TiN)、鈦(Ti)、釕(Ru)、鈷(Co)、鉭(Ta)、氮化鉭(TaN)、或其合金、或其他襯裡材料。在一些實施例中，S/D連接通孔穿過矽化物層（未顯示）連接至第一活動區及第二活動區的S/D電極。
在操作715中，穿過基板形成閘極通孔。在一些實施例中，閘極通孔與S/D連接通孔之形成同時形成。閘極通孔藉由在基板的至少一側上方沉積諸如介電層的犧牲層而形成。在閘極通孔形成於第一單元之後的一些實施例中，犧牲層形成於基板的單個側上。在第一單元形成於閘極通孔之後的一些實施例中，犧牲層形成於基板的兩側上。蝕刻犧牲層及基板以形成延伸穿過基板的開口。包括在形成閘極通孔之前形成第一單元的實施例中，開口曝光第一單元的閘極結構的一部分。接著藉由一或多個沉積製程填充開口，以形成S/D連接。在一些實施例中，沉積製程包括CVD、PVD、ALD、濺射或另一適合的沉積製程。在一些實施例中，執行諸如蝕刻或平坦化的移除製程，以移除距離基板最遠的犧牲層表面上方的閘極通孔材料。在一些實施例中，在形成閘極通孔之後，自基板的至少一側移除犧牲層。在一些實施例中，閘極通孔具有平行的側壁及基本均勻的寬度。在一些實施例中，閘極通孔具有漸變輪廓。
在一些實施例中，閘極通孔包括填充材料，包括鈷(Co)、鎢(W)、銅(Cu)、釕(Ru)、鈦(Ti)、鉭(Ta)、或其合金、或其他導電材料。在一些實施例中，閘極通孔包括圍繞填充材料的襯裡。在一些實施例中，襯裡包括氮化鈦(TiN)、鈦(Ti)、釕(Ru)、鈷(Co)、鉭(Ta)、氮化鉭(TaN)、或其合金、或其他襯裡材料。在一些實施例中，閘極通孔穿過矽化物層（未顯示）連接至第一活動區及第二活動區的閘極結構。在一些實施例中，S/D連接通孔的組成與閘極通孔的組成相同。在一些實施例中，S/D連接通孔的組成不同於閘極通孔的組成。
在操作720中，基板經翻轉。在一些實施例中，使用機械臂及/或真空卡盤翻轉基板。翻轉基板曝光基板的第二側以用於處理。在S/D連接通孔及/或閘極通孔形成於第一單元之後的一些實施例中，在形成S/D連接通孔及/或閘極通孔之前翻轉基板。在S/D連接通孔及/或閘極通孔形成於第一單元之前的一些實施例中，在形成第一單元之後翻轉基板。
在操作725中，在基板的第二側上形成第二單元。使用一系列沉積及圖案化製程形成第二單元。在一些實施例中，沉積製程包括CVD、PVD、ALD、濺射或另一適合的沉積製程。在一些實施例中，圖案化製程包括微影術及蝕刻製程，諸如乾式或濕式蝕刻。在一些實施例中，第二單元包括NS及互連結構。形成第二單元包括形成電連接至S/D連接通孔的第二單元之S/D電極，及形成電連接至閘極通孔的第二單元之閘極結構。在一些實施例中，第一單元的功能與第二單元的功能相同。在一些實施例中，第一單元具有與第二單元不同的功能。在一些實施例中，第一單元與第二單元組合使用以實施設計的功能。
第7B圖係根據一些實施例的半導體裝置700B在不同製造階段的一系列橫截面圖。第7B圖包括第一生產軌道702及第二生產軌道704。第一生產軌道702及第二生產軌道704兩者均產生與第7B圖中所示相同的最終結構。
在第一生產軌道702中，第一單元120形成於基板110的第一側上。接著翻轉基板110，並形成S/D連接通孔712及閘極通孔714，以穿過基板110電連接至第一單元120。接著在基板110的第二側上形成第二單元130，以經由S/D連接通孔712及閘極通孔714電連接至第一單元120。在一些實施例中，藉由以這一次序執行方法700A（第7A圖）的操作705、720、710、715及725來實施第一生產軌道702。在一些實施例中，同時執行操作710及715。
在第二生產軌道704中，S/D連接通孔712及閘極通孔714穿過基板110形成。接著第一單元120形成於基板110的第一側上，以電連接至S/D連接通孔712及閘極通孔714。接著翻轉基板110，並在基板110的第二側上形成第二單元130，以經由S/D連接通孔712及閘極通孔714電連接至第一單元120。在一些實施例中，藉由以這一次序執行方法700A（第7A圖）的操作710、715、705、720及725來實施第二生產軌道704。在一些實施例中，同時執行操作710及715。
第8圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統800及其相關聯IC製造流程之方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統800製造以下各者中之至少一者(A)一或多個半導體遮罩或(B)半導體積體電路層中至少一組件。
在第8圖中，IC製造系統800包括實體，諸如設計室820、遮罩室830、及IC製造商/晶圓廠(「fab」) 850，其在設計、開發、及製造循環及/或與製造IC裝置860相關的服務中彼此互動。IC製造系統800中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為多種不同網路，諸如乙太網路及網際網路。通訊網路包括有線及/或無線通訊通道。各個實體與其他實體中之一或多者互動，並提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室820、遮罩室830、及IC晶圓廠850中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室820、遮罩室830、及IC晶圓廠850中之兩者或兩者以上共存於共同設施中並使用共同資源。
設計室（或設計團隊）820產生IC設計佈局圖822。IC設計佈局圖822包括設計用於IC裝置860的各種幾何圖案。幾何圖案對應於構成待製造之IC裝置860的各種組件的金屬、氧化物、或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖822的一部分包括各種IC特徵，諸如待形成於半導體基板（諸如矽晶圓）上及設置於半導體基板上的各種材料層中的活動區、閘電極、通道條的源極及汲極區、源電極、及汲電極、層間互連的金屬線或通孔、及用於接合墊的開口。設計室820實施適當的設計程序，以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計或置放及路線中之一或多者。IC設計佈局圖822呈現於具有幾何圖案資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式表達。
遮罩室830包括遮罩資料準備832及遮罩製造844。遮罩室830使用IC設計佈局圖822來製造一或多個遮罩845，待用於根據IC設計佈局圖822製造IC裝置860的各個層。遮罩室830執行遮罩資料準備832，其中IC設計佈局圖822轉譯成代表性資料檔案(representative data file，RDF)。遮罩資料準備832提供RDF至遮罩製造844。遮罩製造844包括遮罩書寫器。遮罩書寫器將RDF轉換為基板，諸如遮罩845或半導體晶圓853上之影像。設計佈局圖822藉由遮罩資料準備832操縱，以符合遮罩書寫器的特定特性及/或IC晶圓廠850的要求。在第8圖中，遮罩資料準備832及遮罩製造844圖示為分離元素。在一些實施例中，遮罩資料準備832及遮罩製造844可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學近接性校正(optical proximity correction，OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括其他解析度增強技術(resolution enhancement technique，RET)，諸如離軸照明、子解析度輔助特徵、相轉移遮罩、其他適合的技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC作為反向像問題處置。
在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(mask rule checker，MRC)，其已經歷運用一組遮罩產生規則之OPC中的製程，該組遮罩產生規則含有某些幾何及/或連接性約束，以確保足夠餘裕、考慮半導體製造製程中之可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖822以在遮罩製造844期間補償限制，這可撤銷藉由OPC執行之修改的部分以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備832包括微影術製程檢查(lithography process checking，LPC)，其模擬待藉由IC晶圓廠850實施以製造IC裝置860的處理。LPC基於IC設計佈局圖822模擬這一處理，以產生經模擬製造裝置，諸如IC裝置860。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(depth of focus，DOF)、遮罩誤差增強因數(mask error enhancement factor，MEEF)、其他適合的因數、及類似者或其組合。在一些實施例中，在LPC產生經模擬製造裝置之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局圖822。
應理解，遮罩資料準備832的上述描述已出於清楚目的予以簡化。在一些實施例中，遮罩資料準備832包括額外特徵，諸如邏輯操作(logic operation，LOP)以根據製造規則來修改IC設計佈局圖822。此外，在遮罩資料準備832期間施加於IC設計佈局圖822的製程可以多種不同次序執行。
在遮罩資料準備832之後及遮罩製造844期間，遮罩845或遮罩845群組基於經修改之IC設計佈局圖822來製造。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一或多個微影術曝光。在一些實施例中，電子束（e束）或多個電子束之機構用以基於經修改IC設計佈局圖822在遮罩（光罩或主光罩）1445上形成圖案。遮罩845可以各種技術形成。在一些實施例中，使用二元技術形成遮罩845。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上的影像敏感材料層（例如，光阻劑層）的輻射束，諸如紫外(ultraviolet，UV)光束，藉由不透明區阻斷並透射穿過透明區。在一個實例中，遮罩845的二元遮罩版本包括透明基板（例如，熔融石英）及塗佈於二元遮罩的不透明區中的不透明材料（例如，鉻）。在另一實例中，遮罩845使用相轉移技術形成。在遮罩845的相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上的圖案中的各種特徵用以具有適當的相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為經衰減PSM或交變PSM。藉由遮罩製造844產生的遮罩用於多種製程中。舉例而言，此類遮罩（多個）用於離子植入製程中以在半導體晶圓853中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區，及/或用於其他適合製程中。
IC晶圓廠850為IC製造業務，包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠850為半導體代工。舉例而言，可能存在用於複數個IC產品的前工序製造（前工序(front-end-of-line，FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品的互連及封裝的後工序製造（後工序(back-end-of-line，BEOL)製造），且第三製造設施可提供用於代工業務的其他服務。
IC晶圓廠850包括製造工具852，用以在半導體晶圓853上執行各種製造操作，使得IC裝置860根據遮罩（多個）（例如，遮罩845）來製造。在各種實施例中，製造工具852包括晶圓步進機、離子植入機、光阻劑塗佈機、製程腔室（例如，CVD腔室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清洗系統、或其他能夠執行本文所討論的一或多個適合製造製程中之一或多者的製造設備。
IC晶圓廠850使用遮罩室830製造的遮罩（多個）845來製造IC裝置860。因此，IC晶圓廠850至少間接地使用IC設計佈局圖822來製造IC裝置860。在一些實施例中，半導體晶圓853藉由IC晶圓廠850使用遮罩（多個）845製造以形成IC裝置860。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖822執行一或多個微影術曝光。半導體晶圓853包括矽基板，或具有形成於其上的材料層的其他適當基板。半導體晶圓853進一步包括各種摻雜區、介電特徵、多位準互連、及類似者（形成於後續製造步驟中）中之一或多者。
第9圖係根據一些實施例的電子設計自動化(electronic design automation，EDA)系統900之方塊圖。
在一些實施例中，EDA系統900包括APR系統。本文描述的設計佈局圖的方法表示根據一或多個實施例的路由配置，可例如根據一些實施例使用EDA系統900來實施。
在一些實施例中，EDA系統900為包括處理器902及非暫時性電腦可讀儲存媒體904的通用計算裝置。電腦可讀儲存媒體904外加其他事項編碼（即，儲存）有電腦程式碼906（即，一組可執行指令）。藉由處理器902執行電腦程式碼906表示（至少部分地）EDA工具，EDA工具根據一或多個實施例（下文中的所提及製程及/或方法）實施本文描述的方法的一部分或全部。
處理器902透過匯流排908電耦合至電腦可讀儲存媒體904。處理器902亦藉由匯流排908電耦合至I/O介面910。網路介面912亦透過匯流排908電連接至處理器902。網路介面912連接至網路914，使得處理器902及電腦可讀儲存媒體904能夠透過網路914連接至外部元件。處理器902用以執行編碼於電腦可讀儲存媒體904中的電腦程式碼906，以便使EDA系統900可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，處理器902為中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在一或多個實施例中，電腦可讀儲存媒體904為電子、磁性、光學、電磁、紅外、及/或半導體系統（或器件或裝置)。舉例而言，電腦可讀儲存媒體904包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體904包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體904儲存電腦程式碼906，用以使EDA系統900（其中此類執行表示（至少部分地）EDA工具）可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體904亦儲存資訊，該資訊促進執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體904儲存包括本文揭示的此類標準單元的標準單元庫907。
EDA系統900包括I/O介面910。I/O介面910耦合至外部電路系統。在一或多個實施例中，I/O介面910包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕、及/或游標方向鍵，用於傳達資訊及命令至處理器902。
EDA系統900亦包括耦合至處理器902的網路介面912。網路介面912允許EDA系統900與網路914通訊，一或多個其他電腦系統連接至網路914。網路介面912包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，所提及製程及/或方法的一部分或全部實施於兩個或兩個以上EDA系統900中。
EDA系統900用以經由I/O介面910接收資訊。經由I/O介面910接收的資訊包括用於由處理器902處理的指令、資料、設計規則、標準單元庫、及/或其他參數中之一或多者。資訊透過匯流排908傳輸至處理器902。EDA系統900用以經由I/O介面910接收與UI相關的資訊。資訊作為使用者界面(user interface，UI) 942儲存於儲存媒體904中。
在一些實施例中，所提及製程及/或方法的一部分或全部實施為獨立軟體應用程式以供處理器執行。在一些實施例中，所提及製程及/或方法的一部分或全部實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為軟體應用程式的外掛程式。在一些實施例中，所提及製程及/或方法中之至少一者實施為作為EDA工具的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為由EDA系統900使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖使用諸如購自CADENCE DESIGN SYSTEMS，Inc.的VIRTUOSO®的工具或另一適合佈局產生工具來產生。
在一些實施例中，這些製程實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可卸除式及/或內部/內建儲存器或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡、及類似者。
關於積體電路(integrated circuit，IC)製造系統（例如，第9圖中的EDA系統900）、及與之相關聯的IC製造流程的詳細資訊見2016年2月9日授權的美國專利第9256709號、2015年10月1日發佈的美國預授權發佈第20178429號、2014年2月6日發佈的美國預授權發佈第20140040838號、2007年8月21日授權的美國專利第7260442號，其中各者的全部內容在此通過引用併入。
本說明書的一個態樣涉及半導體裝置。半導體裝置包括基板。半導體裝置進一步包括第一單元，其中第一單元具有第一功能。第一單元包括基板第一側上的第一部分，其中第一部分包含第一導電元件；與基板第一側相對的第二側上的第二部分，其中第二部分包含第二導電元件；及延伸穿過基板的第一導電通孔，其中第一導電通孔將第一導電元件電連接至第二導電元件。半導體裝置進一步包括第二單元，其中第二單元具有第二功能。第二單元包括基板第一側上的第三部分，其中第三部分包含第三導電元件；基板第二側上的第四部分，其中第四部分包含第四導電元件；及延伸穿過基板的第二導電通孔，其中第二導電通孔將第三導電元件電連接至第四導電元件。在一些實施例中，第一單元具有第一佈局類型，而第二單元具有第二佈局類型。在一些實施例中，第一部分具有第一佈局類型，而第二部分具有第二佈局類型。在一些實施例中，第一單元為水平堆疊單元，包括兩個訊號線、且具有大寬度的通道，而第二單元為垂直鏡像單元，包括4個訊號線、且具有小寬度的通道。在一些實施例中，半導體裝置進一步包括第三單元，且第三單元包括基板第一側上的第五部分，其中第五部分包含第五導電元件；基板第二側上的第六部分，其中第六部分包含第六導電元件；及延伸穿過基板的第三導電通孔，其中第三導電通孔將第五導電元件電連接至第六導電元件。在一些實施例中，第一單元具有第一佈局類型，第二單元具有第二佈局類型，第三單元具有第三佈局類型，且第三佈局類型不同於第一佈局類型或第二佈局類型中之至少一者。在一些實施例中，第一單元在第一方向上與第二單元間隔開，第一單元在垂直於第一方向的第二方向上與第三單元間隔開，且第三佈局類型不同於第一佈局類型。在一些實施例中，第二單元在第一方向上與第一單元間隔開，第二單元在垂直於第一方向的第二方向上與第三單元間隔開，且第三佈局類型不同於第二佈局類型。在一些實施例中，第一導電元件包括第一源極/汲極(source/drain，S/D)電極，而第二導電元件包括第二S/D電極。在一些實施例中，第一導電元件包括第一閘電極，而第二導電元件包括第二閘電極。
本說明書的一個態樣涉及半導體裝置。半導體裝置包括基板。半導體裝置進一步包括基板第一側上的第一單元，其中第一單元具有帶有第一臨界電壓的第一組件，且第一單元具有第一多節距。半導體裝置進一步包括基板第一側上的第二單元，其中第二單元具有帶有第二臨界電壓的第二組件，且第二單元具有第二多節距。半導體裝置進一步包括基板的與第一側相對的第二側上的第三單元，其中第三單元具有用於接收第三臨界電壓的第三組件，第三單元具有第三多節距，且基板的第二側不存在包含具有第一臨界電壓或第二臨界電壓的組件的單元。在一些實施例中，第二臨界電壓等於第一臨界電壓。在一些實施例中，第二臨界電壓不同於第一臨界電壓。在一些實施例中，第一多節距等於第二多節距，且第三多節距不同於第一多節距及第二多節距中之各者。在一些實施例中，第一多節距不同於第二多節距，且第三多節距不同於第一多節距及第二多節距中之各者。在一些實施例中，基板的第一側沒有具有帶有第三臨界電壓的組件的單元。在一些實施例中，第一多節距為第二多節距的整數倍。
本說明書的一個態樣涉及製造半導體裝置的方法。方法包括在基板第一側上形成第一裝置，其中第一裝置包含第一源極/汲極(source/drain，S/D)電極。方法進一步包括在基板第二側上形成第二裝置，其中基板的第二側與基板的第一側相對，且第二裝置包括閘電極。方法進一步包括在使用自動置放及路由(automatic placement and routing，APR)工具選擇的位置處形成基板穿孔(through substrate via，TSV)，其中TSV電連接第一S/D電極與閘電極。在一些實施例中，選擇形成TSV包括形成滿足用於基板第一側的設計規則及基板第二側的設計規則的TSV。在一些實施例中，形成第一裝置包括形成第一反向器，且形成第二裝置包括形成第二反向器。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本案的一實施例的態樣。熟習此項技術者應瞭解，其可易於使用本案的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的一實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本案的一實施例的精神及範疇。
100:半導體裝置 110:基板 120:第一單元 130:第二單元 200:半導體裝置 210:單元 215:S/D連接通孔 220:單元 225:S/D連接通孔 230:單元 240:單元 245a:第一TSV 245b:第二TSV 300:半導體裝置 302a~302c:邊界 305:基板 310a:第一單元 310b:第二單元 312a:第一部分 312a':第二部分 315:第一活動區 315' :第二活動區 320:第一S/D電極 320' :第二S/D電極 325:S/D連接通孔 345:第一通孔 345' :第二通孔 350:第一電力軌 350' :第二電力軌 355:第一導電線 355' :第二導電線 357' :第三導電線 360:導電線 360' :導電線 370:跳接通孔 410:晶圓 412:第一單元 414:第二單元 420:第一側 430:第二側 430' :第二側 510:晶圓 512:第一單元 514:第二單元 516:第三單元 520:第一側 520' :第一側 530:第二側 600:半導體裝置 610:第一反向器 610' :佈局圖 615:TSV 620:第二反向器 620' :佈局圖 700A:方法 700B:半導體裝置 702:第一生產軌道 704:第二生產軌道 705~725   :操作 712:S/D連接通孔 714:閘極通孔 800:IC製造系統 820:設計室 822:IC設計佈局圖 830:遮罩室 844:遮罩製造 845:遮罩 850:晶圓廠 852:製造工具 853:晶圓 860:IC裝置 900:EDA系統 902:處理器 904:記憶體 906:指令 907:標準單元庫 908:匯流排 910:I/O 912:網路介面 914:網路 942:使用者介面(UI) A-A:線 W1:315之寬度 W2:315'之寬度
本案的一實施例的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據一些實施例的半導體裝置之橫截面圖。 第2圖係根據一些實施例的半導體裝置之複數個透視圖。 第3A圖係根據一些實施例的半導體裝置之橫截面圖。 第3B圖係根據一些實施例的半導體裝置之透視圖。 第4A圖係根據一些實施例的晶圓之複數個平面圖。 第4B圖係根據一些實施例的晶圓之複數個平面圖。 第5A圖係根據一些實施例的晶圓之複數個平面圖。 第5B圖係根據一些實施例的晶圓之複數個平面圖。 第6A圖係根據一些實施例的半導體裝置之示意圖。 第6B圖係根據一些實施例的半導體裝置之佈局圖。 第7A圖係根據一些實施例的製造半導體裝置的方法之流程圖。 第7B圖係根據一些實施例的半導體裝置在不同製造階段的一系列橫截面圖。 第8圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統及其相關聯IC製造流程之方塊圖。 第9圖係根據一些實施例的電子設計自動化(electronic design automation，EDA)系統之方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
300:半導體裝置
302a~302c:邊界
305:基板
310a:第一單元
310b:第二單元
312a:第一部分
312a':第二部分
315:第一活動區
315':第二活動區
320:第一S/D電極
320':第二S/D電極
325:S/D連接通孔
345:第一通孔
345':第二通孔
350:第一電力軌
350':第二電力軌
355:第一導電線
355':第二導電線
357':第三導電線
360:導電線
360':導電線
370:跳接通孔
W1:315之寬度
W2:315'之寬度

Claims (20)

  1. 一種半導體裝置，其包含： 一基板； 一第一單元，其中該第一單元具有一第一功能，且該第一單元包含： 該基板的一第一側上的一第一部分，其中該第一部分包含一第一導電元件； 該基板的與該第一側相對的一第二側上的一第二部分，其中該第二部分包含一第二導電元件；及 延伸穿過該基板的一第一導電通孔，其中該第一導電通孔將該第一導電元件電連接至該第二導電元件；及 一第二單元，其中該第二單元具有一第二功能，且該第二單元包含： 該基板的該第一側上的一第三部分，其中該第三部分包含一第三導電元件； 該基板的該第二側上的一第四部分，其中該第四部分包含一第四導電元件；及 延伸穿過該基板的一第二導電通孔，其中該第二導電通孔將該第三導電元件電連接至該第四導電元件。
  2. 如請求項1所述之半導體裝置，其中該第一單元具有一第一佈局類型，而該第二單元具有一第二佈局類型。
  3. 如請求項1所述之半導體裝置，其中該第一部分具有一第一佈局類型，而該第二部分具有一第二佈局類型。
  4. 如請求項1所述之半導體裝置，其中該第一單元為一水平堆疊單元，包括兩個訊號線、且具有一大寬度的通道，而該第二單元為一垂直鏡像單元，包括4個訊號線、且具有一小寬度的通道。
  5. 如請求項1所述之半導體裝置，其進一步包含： 一第三單元，其中該第三單元包含： 該基板的該第一側上的一第五部分，其中該第五部分包含一第五導電元件； 該基板的該第二側上的一第六部分，其中該第六部分包含一第六導電元件；及 延伸穿過該基板的一第三導電通孔，其中該第三導電通孔將該第五導電元件電連接至該第六導電元件。
  6. 如請求項5所述之半導體裝置，其中該第一單元具有一第一佈局類型，該第二單元具有一第二佈局類型，該第三單元具有一第三佈局類型，且該第三佈局類型不同於該第一佈局類型或該第二佈局類型中之至少一者。
  7. 如請求項6所述之半導體裝置，其中該第一單元在一第一方向上與該第二單元間隔開，該第一單元在垂直於該第一方向的一第二方向上與該第三單元間隔開，且該第三佈局類型不同於該第一佈局類型。
  8. 如請求項6所述之半導體裝置，其中該第二單元在一第一方向上與該第一單元間隔開，該第二單元在垂直於該第一方向的一第二方向上與該第三單元間隔開，且該第三佈局類型不同於該第二佈局類型。
  9. 如請求項1所述之半導體裝置，其中該第一導電元件包括一第一源極/汲極電極，而該第二導電元件包括一第二源極/汲極電極。
  10. 如請求項1所述之導體裝置，其中該第一導電元件包括一第一閘電極，而該第二導電元件包括一第二閘電極。
  11. 一種半導體裝置，其包含： 一基板； 該基板的該第一側上的一第一單元，其中該第一單元具有帶有一第一臨界電壓的一第一組件，且該第一單元具有一第一多節距； 該基板的該第一側上的一第二單元，其中該第二單元具有帶有一第二臨界電壓的一第二組件，且該第二單元具有一第二多節距；及 與該基板的該第一側相對的該基板的一第二側上的一第三單元，其中該第三單元具有用於接收一第三臨界電壓的一第三組件，該第三單元具有一第三多節距，且該基板的該第二側沒有包含具有該第一臨界電壓或該第二臨界電壓的組件的單元。
  12. 如請求項11所述之半導體裝置，其中該第二臨界電壓等於該第一臨界電壓。
  13. 如請求項11所述之半導體裝置，其中該第二臨界電壓不同於該第一臨界電壓。
  14. 如請求項11所述之半導體裝置，其中該第一多節距等於該第二多節距，且該第三多節距不同於該第一多節距及該第二多節距中之各者。
  15. 如請求項11所述之半導體裝置，其中該第一多節距不同於該第二多節距，且該第三多節距不同於該第一多節距及該第二多節距中之各者。
  16. 如請求項11所述之半導體裝置，其中該基板的該第一側沒有具有帶有該第三臨界電壓的組件的單元。
  17. 如請求項11所述之半導體裝置，其中該第一多節距為該第二多節距的一整數倍。
  18. 一種製造一半導體裝置的方法，該方法包含以下步驟： 在一基板的一第一側上形成一第一裝置，其中該第一裝置包含一第一源極/汲極電極； 在該基板的一第二側上形成一第二裝置，其中該基板的該第二側與該基板的該第一側相對，且該第二裝置包含一閘電極； 在使用一自動置放及路由工具判定的一位置處形成一基板穿孔，其中該基板穿孔電連接該第一源極/汲極電極與該閘電極。
  19. 如請求項18所述之方法，其中形成該基板穿孔之步驟包含以下步驟：形成滿足用於該基板的該第一側的多個設計規則及用於該基板的該第二側的多個設計規則的該基板穿孔。
  20. 如請求項18所述之方法，其中形成該第一裝置之步驟包含以下步驟：形成一第一反向器之步驟，且形成該第二裝置包含形成一第二反向器。
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