CN116390474A - 半导体结构及其形成方法 - Google Patents

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马合木提·斯楠吉尔
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Abstract

本公开的实施例描述了具有正侧和背侧电源互连的结构。该结构包括设置在衬底中的晶体管结构，其中晶体管结构包括源极/漏极(S/D)区。该结构还包括在衬底的顶面之上的正侧电源线，其中正侧电源线电连接到电源金属线。该结构还包括衬底的底面之下的背侧电源线。正侧金属通孔将正侧电源线电连接到S/D区的正面。背侧金属通孔将背侧电源线电连接到S/D区的背面。本申请的实施例提供了半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
静态随机存取存储器(SRAM)是一种在需要例如高速数据存取的计算应用中使用的半导体存储器。例如，高速缓存存储器应用使用SRAM来存储经常访问的数据，例如，由中央处理单元访问的数据。
SRAM的单元结构和架构能够实现高速数据访问。SRAM单元可以包括具有例如四到十个晶体管的双稳态触发器结构。SRAM架构可以包括一个或多个存储器单元阵列和支持电路。每个SRAM阵列排列成分别称为“字线”和“位线”的行和列。支持电路包括地址和驱动器电路，以通过字线和位线访问每个SRAM单元，以进行各种SRAM操作。
发明内容
本公开的实施例包括半导体结构，具有：衬底、第一晶体管结构、第二晶体管结构、第一正侧金属通孔、第二正侧金属通孔、第一背侧金属通孔、第二背面侧面金属通孔、正侧金属线和背侧金属线。第一晶体管结构设置在衬底中并且包括第一源极/漏极(S/D)区。第二晶体管结构设置于衬底中且包括第二源极/漏极区。第一正侧金属通孔与第一源极/漏极区的正面接触，其中第一源极/漏极区的正面与衬底的顶面共面。第二正侧金属通孔与第二源极/漏极区的正面接触，其中第二源极/漏极区的正面与衬底的顶面共面。第一背侧金属通孔与第一S/D区的背面接触，其中第一S/D区的背面与第一S/D区的正面相对。第二背侧金属通孔与第二源极/漏极区的背面接触，其中第二源极/漏极区的背面与第二源极/漏极区的正面相对。正侧金属线在衬底的顶面之上并且与第一和第二正侧金属通孔接触。背侧金属线位于衬底的底面之下并与第一背侧金属通孔接触，其中底面与衬底的顶面相对。
本公开的实施例包括半导体结构，具有：晶体管结构、正侧电源线、背侧电源线、正侧金属通孔和背侧金属通孔。晶体管结构设置在衬底中并且包括源极/漏极(S/D)区。正侧电源线位于衬底的顶面之上。背侧电源线位于衬底的底面之下，底面与衬底的顶面相对。正侧金属通孔电连接到S/D区的正面和正侧电源线，其中S/D区的正面与衬底的顶面共面。背侧金属通孔电连接到S/D区的背面和背侧电源线，其中背面与S/D区的正面相对。
本公开的实施例包括一种形成用于存储器单元的电源互连结构的方法。该方法包括在衬底中形成晶体管结构，其中晶体管结构包括源极/漏极(S/D)区。该方法还包括在衬底的顶面之上形成正侧互连结构。在形成正侧互连结构时，形成与S/D区的正面接触的正侧金属通孔，其中S/D区的正面与衬底的顶面共面。还形成与正侧金属通孔接触的正侧金属线。该方法还包括在衬底的底面之下形成背侧互连结构，其中底面与衬底的顶面相对。在形成背侧互连结构时，形成与S/D区的背面接触的背侧金属通孔，其中背面与S/D区的正面相对。还形成与背侧金属通孔接触的背侧金属线。
本申请的实施例提供了背侧电源互连布线。
附图说明
当与附图一起阅读时，从以下详细描述可以最好地理解本公开的各个方面。值得注意的是，根据行业的标准做法，各种特征并未按比例绘制。事实上，为了讨论的清晰，可以任意增加或减少各种特征的尺寸。
图1是根据本公开的一些实施例的具有存储器单元电源的静态随机存取存储器(SRAM)器件的图示。
图2是根据本公开的一些实施例的具有存储器单元电源的示例性SRAM电路拓扑的图示。
图3是根据本公开的一些实施例的用于存储器单元阵列的顶层电源互连布线的图示。
图4是根据本公开的一些实施例的用于存储器单元的电源互连布线的截面图的图示。
图5是根据本公开的一些实施例的用于存储器单元的电源互连布线的另一截面图的图示。
图6是根据本公开的一些实施例的用于存储器单元的电源互连布线的又一截面图的图示。
图7是根据本公开的一些实施例的用于形成存储器单元的电源互连结构的方法的图示。
图8是根据本公开的一些实施例的形成在衬底中的SRAM阵列的部分的截面图的图示。
图9是根据本公开的一些实施例的具有正侧互连结构的SRAM阵列的部分的截面图的图示。
图10是根据本公开的一些实施例的具有正面和背侧互连结构的SRAM阵列的部分的截面图的图示。
图11是根据本公开的一些实施例的集成电路制造系统和相关的集成电路制造流程的图示。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实现所提供主题的不同特征。下面描述组件和布置的具体示例以简化本公开。这些仅仅是示例并且不旨在进行限制。此外，本公开在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且除非另有说明，否则其本身并不规定所讨论的各种实施例和/或配置之间的关系。
以下公开描述电子器件的方面，例如静态随机存取存储器(SRAM)器件，具有增加从电源的源到电源的目的地的电阻的电源互连布线。例如，本发明描述了一种用于存储器单元的电源互连件，其在存储器件中的存储器单元(例如，SRAM阵列中的存储器单元)的衬底之上和之下布线。通过电源互连在衬底之上和之下布线，可以增加从电源到存储器单元的互连电阻，使得存储器单元处的电压降增加，即，存储器单元处的较低的电源电压电平。较低的电源电压电平可以提高存储器单元中写入操作的性能，因为从‘0’或逻辑低值(例如，接地或0V)到‘1’或逻辑高值(例如，存储器单元的较低电源电压电平)-反之亦然-的转换时间会更短。
尽管下面的描述是在SRAM器件的语境中，但这里描述的电源互连布线实施例适用于其他类型的电子器件，例如中央处理单元、图形处理单元和专用集成电路。
图1是根据本公开的一些实施例的具有存储器单元电源供应110的SRAM器件100的图示。SRAM器件100包括行解码器120、字线驱动器130、列解码器140、列多路复用器(MUX)150、读/写电路160和SRAM阵列180。SRAM阵列180包括SRAM单元1700-170N的列。SRAM器件100可以包括图1中未示出的其他电路元件和控制电路。
使用存储器地址访问(例如，用于存储器读取和存储器写入操作)SRAM阵列180中的每个SRAM单元。基于存储器地址，行解码器120通过字线驱动器130的字线驱动器输出135选择要访问的存储器单元的行。此外，基于存储器地址，列解码器140通过列MUX150选择要访问的存储器单元1700-170N的列。对于存储器读取操作，读/写电路160感测位线对BL/BLB上的电压电平。对于存储器写入操作，读/写电路160为存储器单元1700-170N的列中的位线对BL/BLB产生电压。符号“BL”指的是位线，符号“BLB”指的是BL的补码。存储器单元的被访问的行和被访问的列的交叉导致对单个存储器单元190的访问。
存储器单元1700-170N的每一列包括存储器单元190。存储器单元190可以布置在SRAM器件100中的一个或多个阵列中。在本公开中，示出了单个SRAM阵列180以简化所公开实施例的描述。SRAM阵列180具有“M”个行和“N”个列。符号“19000”指的是位于‘0’行、1700列的存储器单元190。类似地，符号“190MN”指的是位于“M”行、170N列的存储器单元190。
在一些实施例中，存储器单元190可以具有六晶体管(“6T”)电路拓扑。图2是根据本公开的一些实施例的具有存储器单元电源115的存储器单元190的示例6T电路拓扑的图示。6T电路拓扑包括n型场效应晶体管(NFET)通过器件220和230、NFET下拉器件240和250以及p型FET(PFET)上拉器件260和270。FET器件(例如，NFET器件和PFET器件)可以是平面金属氧化物半导体FET、finFET、全环栅FET、任何合适的FET或其组合。诸如四晶体管(“4T”)、八晶体管(“8T”)和十晶体管(“10T”)电路拓扑的其他存储器单元拓扑在本公开的范围内。
字线驱动器输出135控制NFET通过器件220和230以将来自位线对BL/BLB的电压传输到由NFET下拉器件240和250以及PFET上拉器件260和270形成的双稳态触发器结构。位线对BL/BLB电压可以在存储器读取操作和存储器写入操作期间使用。在存储器读取操作期间，由字线驱动器输出135施加到NFET通过器件220和230的栅极端子的电压可以处于足够的电压电平，例如逻辑高值(例如，电源电压，例如1.0V、1.2V、1.8V、2.4V、3.3V、5V或任何其他合适的电压)，将存储在双稳态触发器结构中的电压传递给BL和BLB，其可以通过读取/写入电路160感测。例如，如果是‘1’或逻辑高值(例如，电源电压，例如1.0V、1.2V、1.8V、2.4V、3.3V、5V和任何其他合适的电压)被传递给BL并且'0'或逻辑低值(例如，接地或0V)被传递给BLB，读/写电路160可以感测(或读取)这些值。在存储器写入操作期间，如果BL处于‘1’或逻辑高值并且BLB处于‘0’或逻辑低值，则字线驱动器130施加到NFET通过器件220和230的栅极端子的电压可以处于足够的电压电平以将BL的逻辑高值和BLB的逻辑低值传递到双稳态触发器结构。结果，这些逻辑值被写入(或编程)到双稳态触发器结构中。
在一些实施例中，存储器单元电源供应110向SRAM阵列180中的存储器单元190提供电源。在一些实施例中，SRAM器件100可以在单个电源域中操作，其中行解码器120、字线驱动器130、列解码器140、MUX150、读/写电路160和SRAM阵列180接收标称电源电压。标称电源电压在本文中也称为“电源VDD”。例如，电源VDD可以是1.0V、1.2V、1.8V、2.4V、3.3V、5V或任何其他合适的电压。
在一些实施例中，SRAM器件100可以在多个电源域中操作，其中行解码器120、字线驱动器130、列解码器140、MUX150和读/写电路160被提供电源VDD并且SRAM阵列180被提供提供了较低的电源电压。这个较低的电源电压在本文中也称为“电源VDDAI”。电源VDDAI的电压电平可以处于不影响信号完整性、噪声容限或存储器写入操作的其他性能因素的电平。例如，电源VDDAI的电压电平可以比电源VDD的电压电平低约100mV至约200mV。由于电源VDDAI的较低电压电平，可以改进SRAM器件100的存储器写入操作，因为从‘0’或逻辑低值(例如，接地或0V)到‘1’或逻辑高值(例如，电源VDDAI)-反之亦然-的转换时间将更短，。
在一些实施例中，通过本文描述的电源互连布线技术，在SRAM阵列180中的存储器单元190处接收的电源电压电平可以低于电源VDD(对于单个电源域SRAM器件100)或电源VDDAI(用于多电源域SRAM器件100)的电压电平。在一些实施例中，通过在所述存储器单元的衬底之上和之下布线电源互连，可以加长从存储器单元电源供应110到存储器单元190的互连布线(从而增加从存储器单元电源供应110到存储器单元190的互连电阻)。进而，可以实现从存储器单元电源供应110到存储器单元190的电压降的增加。由于存储器单元190处的较低电源电压电平，可进一步改进SRAM器件100的存储器写入操作，因为从‘0’或逻辑低值(例如，接地或0V)到‘1’或逻辑高值(例如，低于电源VDD或电源VDDAI的电源电压电平)-反之亦然-将更短。
在此描述的电源互连布线实施例的一个好处是在存储器写入操作期间不需要额外的电路来实现相同的写入辅助目标。这些额外的写辅助电路会增加SRAM器件100的复杂性，所公开的电源互连布线实施例没有引入这些复杂性。这些复杂性包括电路时序考虑因素和电源/电路面积开销。或者，在一些实施例中，本文描述的电源互连布线实施例可以用基于SRAM器件100的设计的附加的写辅助电路来实现。
在此描述的实施例的另一好处是可以增加较低层级的互连布线区域，例如，直接在例如在金属化M0层级处的晶体管层级之上的互连布线区域。这是因为本文描述的电源互连实施例在存储器单元的衬底之上和之下布线，因此缓解了晶体管层级以上的互连布线拥塞。
尽管以下电源互连布线实施例是在SRAM器件的上下文中描述的，但这些实施例适用于其他类型的电子电路，例如中央处理单元、图形处理单元和专用集成电路。
图3是根据本公开的一些实施例的用于SRAM阵列180的顶层级电源互连布线的图示。电源互连310可以表示在第一方向(例如，沿y轴)-例如，在金属化M2层级-布线并且电耦合到存储器单元电源供应110的互连结构。在一些实施例中，存储器单元电源供应110可以通过基于SRAM器件100的设计的上层级互连结构(例如，在金属化M3层级和/或更高金属化层级)的网络提供电源VDD或电源VDDAI。
电源互连320可以表示在第二方向(例如，沿x轴)和电源互连310之下(例如，在金属化Ml层级处)布线的互连结构。电源互连320通过金属通孔(图3中未示出)电连接到电源互连310。此外，电源互连320可以电连接到在第一方向(例如，沿y轴)和电源互连320之下(例如，在金属化M0层级处)布线的另一互连结构。电源互连320通过金属通孔(图3中未示出)电连接到下层级互连结构。下层级互连结构未在图3中显示，因为电源互连310(例如，也沿y轴布线)从顶层级视图与其重叠。
较下层级互连结构(电源互连320之下)通过金属通孔电连接到SRAM阵列180中的存储器单元190。在一些实施例中，金属通孔与存储器单元190中的上拉晶体管的源极/漏极(S/D)区(例如，图2中的PFET上拉器件260和270的S/D区)接触。此外，如下所述，根据本公开的一些实施例，用于SRAM阵列180的电源互连布线可以包括在其上形成SRAM阵列180中的存储器单元190的衬底的底面内和之下的互连布线。反过来，从存储器单元电源供应110到存储器单元190的电源互连布线可以加长，从而增加从存储器单元电源供应110到存储器单元190的互连电阻。互连电阻的增加导致从存储器单元电源供应110到存储器单元190的电压降增加和存储器单元190处的较低电源电压电平。由于存储器单元190处的较低电源电压电平，SRAM器件100的存储器写入操作可以得到改善，因为从‘0’或逻辑低值(例如，接地或0V)到‘1’或逻辑高值(例如，存储器单元190处的较低电源电压电平)-反之亦然-的转换时间将更短。
上述互连结构是示例性的。其他金属化层级的互连结构可用于实现电源VDD或电源VDDAI从存储器单元电源供应110到SRAM阵列180中的存储器单元190的布线。
图4是根据本公开的一些实施例的用于存储器单元190的电源互连布线的截面图400的图示。截面图400包括八个PFET上拉器件(PFET上拉器件2600-2603和2700-2703)的S/D区的描绘，其对应于SRAM阵列180的四个存储器单元190中的PFET上拉器件。如图4所示，PFET上拉器件2600-2603和2700-2703的S/D区可以设置在衬底410中。根据本公开的一些实施例，PFET上拉器件2600-2603和2700-2703的S/D区的正面与衬底的顶面共面(例如，沿x轴)。
根据本公开的一些实施例，截面图400包括在衬底410的顶面之上的正侧互连结构420、430和440以及在衬底410的底面(与衬底410的顶面相对)内和之下的背侧互连结构450。根据本公开的一些实施例，正侧互连结构420、430和440可以分别处于金属化M2、M1和M0层级。正侧互连结构420包括正侧金属线422和正侧金属通孔4240和4241。在一些实施例中，存储器单元电源供应110可以通过上层级正侧互连结构(例如，在金属化M3层级和/或更高金属化层级)的网络提供电源VDD或电源VDDAI到正侧互连结构420。
正侧互连结构430包括正侧金属线4320和4321以及正侧金属通孔4340和4341。正侧金属线4320和4321分别通过与正侧金属线422、4320和4321接触的正侧金属通孔4240和4241电连接到正侧金属线422。正侧互连结构440包括正侧金属线4420-4423和正侧金属通孔4440-4445。正侧金属线4420和4422分别通过与正侧金属线4320、4321、4420和4422接触的正侧金属通孔4340和4341电连接到正侧金属线4320和4321。此外，正侧金属线4422-4420通过正侧金属通孔4440-4445电连接到PFET上拉器件2601-2603和2700-2702的S/D区的正面，正侧金属通孔4440-4445接触正侧金属线4420-4422和PFET上拉器件2601–2603和2700–2702的S/D区的正面。
在一些实施例中，PFET上拉器件2600和2703的S/D区的正面与来自与正侧互连结构420、430和440类似布置的互连结构的金属通孔接触。例如，PFET上拉器件2600的S/D区的正面可以与与正侧互连结构420、430和440类似布置的互连结构相关联的正侧金属通孔4445接触。PFET上拉器件2703的S/D区的正面可以与与正侧互连结构420、430和440另一类似布置的互连结构相关联的正侧金属通孔4440接触。
参考图4，根据本公开的一些实施例，截面图400包括可以在背侧金属化BM0层级的背侧互连结构450。背侧互连结构450包括背侧金属线4520-4523和背侧金属通孔4540-4547。背侧金属线4520-4523通过背侧金属通孔4540-4547电连接到PFET上拉器件2600-2603和2700-2703的S/D区的背面，背侧金属通孔4540-4547与背侧金属线4520-4523和PFET上拉器件2600-2603和2700-2703的S/D区的背面接触。PFET上拉器件2600-2603和2700-2703的S/D区与PFET上拉器件2600-2603和2700-2703的S/D区的正面相对。
虚线箭头表示从正侧互连结构420中的正侧金属线422到PFET上拉器件2701的S/D区的第一电流460和第二电流470。对于第一电流460，电流通过正侧金属线422、正侧金属通孔4240、正侧金属线4320、正侧金属通孔4340、正侧金属线4420和正侧金属通孔4441到达PFET上拉器件2601的S/D区的正面。来自第一电流460的电流进入PFET上拉器件2601的S/D区的正面并离开背面进入背侧互连结构450。在背侧互连结构450中，来自第一电流460的电流通过背侧金属通孔4542、背侧金属线4521和背侧金属通孔4543到达PFET上拉器件2701的S/D区的背面。
对于第二电流470，电流通过正侧金属线422、正侧金属通孔4241、正侧金属线4321、正侧金属通孔4341、正侧金属线4422和正侧金属通孔4444到达PFET上拉器件2702的S/D区的正面。来自第二电流470的电流进入PFET上拉器件2702的S/D区的正面并离开背面，进入背侧互连结构450。在背侧互连结构450中，来自第二电流470的电流通过背侧金属通孔4545、背侧金属线4522和背侧金属通孔4544到达PFET上拉器件2602的S/D区的背面。来自第二电流470的电流进入PFET上拉器件2602的S/D区的背面并离开正面进入正侧互连结构440。在正侧互连结构440中，来自第二电流470的电流通过正侧金属通孔4443、正侧金属线4421和正侧金属通孔4442以到达PFET上拉器件2701的S/D区的正面。
与仅使用正侧互连结构420、430和440的布线相比，使用背侧互连结构450，第一电流460和第二电流470的路径可以加长。第一电流460和第二电流470的加长电流路径增加了从存储器单元电源供应110到存储器单元190的互连电阻。反过来，可以实现从存储器单元电源供应110到存储器单元190的电压降的增加。由于存储器单元190处的电源的较低电压电平，可以改进SRAM器件100的存储器写入操作，因为由于从‘0’或逻辑低值(例如，接地或V)到‘1’或逻辑高值(例如，存储器单元190处的较低电源电压电平)-反之亦然-的转换时间将更短。
图5是根据本公开的一些实施例的用于存储器单元190的电源互连布线的另一截面图500的图示。与图4的截面图400相比，图5的截面图500不包括正侧互连结构440中的正侧金属线4421和正侧金属通孔4442和4443。由于截面图500中的互连结构不同，电流在单个路径(电流560)中从正侧互连结构420中的正侧金属线422流到PFET上拉器件2701的S/D区。
对于电流560，电流通过正侧金属线422、正侧金属通孔4240、正侧金属线4320、正侧金属通孔4340、正侧金属线4420和正侧金属通孔4441到达PFET上拉器件2601的S/D区的正面。来自电流560的电流进入PFET上拉器件2601的S/D区的正面并离开背面进入背侧互连结构450。在背侧互连结构450中，来自电流560的电流通过背侧金属通孔4542、背侧金属线4521和背侧金属通孔4543到达PFET上拉器件2701的S/D区的背面。
在一些实施例中，由于截面图500的电流路径不同于图4的截面图400的电流路径，所以从存储器单元电源供应110到存储器单元190的互连电阻可以不同。例如，与图5的电流560相关的互连电阻可以高于与图4的第一电流460和第二电流470相关的互连电阻。根据本公开的一些实施例，由于与电流560相关的更高的互连电阻，可以实现从存储器单元电源供应110到存储器单元190的电压降的更大增加。与图4的截面图400中的电源互连布线相比，较大的电压降可导致存储器单元190处的电源的较低电压电平。
相反，与图5的电流560相关的互连电阻可以低于与图4的第一电流460和第二电流470相关的互连电阻。根据本公开的一些实施例，由于与电流560相关的较低互连电阻，可以实现从存储器单元电源供应110到存储器单元190的电压降的较低增加。与图4的截面图400中的电源互连布线相比，较低的电压降可导致存储器单元190处的电源的较高电压电平。
图6是根据本公开的一些实施例的用于存储器单元190的电源互连布线的又一截面图600的图示。与图5的截面图500相比，图6的截面图600包括根据本公开的一些实施例的另一背侧互连结构680，例如，位于背侧金属化BM1层级处。背侧互连结构480包括背侧金属线682和背侧金属通孔6840和6841。由于截面图600中的不同互连结构，电流可以在两个不同路径(第一电流660和第二电流670)中从正侧互连结构420中的正侧金属线422流到PFET上拉器件2701的S/D区。
对于第一电流660，电流通过正侧金属线422、正侧金属通孔4240、正侧金属线4320、正侧金属通孔4340、正侧金属线4420和正侧金属通孔4441到达PFET上拉器件2601的S/D区的正面。来自第一电流660的电流进入PFET上拉器件2601的S/D区的正面并从背面流出，进入背侧互连结构450。在背侧互连结构450中，来自第一电流660的电流通过背侧金属通孔4542、背侧金属线4521和背侧金属通孔4543到达PFET上拉器件2701的S/D区的背面。
对于第二电流670，电流通过正侧金属线422、正侧金属通孔4241、正侧金属线4321、正侧金属通孔4341、正侧金属线4422和正侧金属通孔4444到达PFET上拉器件2702的S/D区的正面。来自第二电流670的电流进入PFET上拉器件2702的S/D区的正面并离开背面，进入背侧互连结构450。在背侧互连结构450中，来自第二电流670的电流通过背侧金属通孔4545和背侧金属线4522到达背侧互连结构680。在背侧互连结构680中，来自第二电流的电流670通过背侧金属通孔6841、背侧金属线682和背侧金属通孔6840到达背侧互连结构450。在背侧互连结构450中，来自第二电流67的电流通过背侧金属线4521和背侧金属通孔4543到达PFET上拉器件2701的S/D区的背面。
在一些实施例中，由于截面图600的电流路径不同于图4的截面图400和图5的截面图500的电流路径，因此从存储器单元电源供应110到存储器单元190的互连电阻可以不同。例如，与图6的第一电流660和第二电流670相关的互连电阻可以低于与图4的第一电流460和第二电流470相关的互连电阻和/或与图5的电流560相关的互连电阻。根据一些本公开的实施例，由于与第一电流660和第二电流670相关联的较低互连电阻，可以实现从存储器单元电源供应110到存储器单元190的电压降的较低增加。与图4的截面图400和图5的截面图500中的电源互连布线相比，较低的电压降可导致存储器单元190处的电源的较高电压电平。
相反，与图6的第一电流660和第二电流670相关的互连电阻可以高于与图4的第一电流460和第二电流470相关的互连电阻和/或与图5的电流560相关的互连电阻。根据本公开的一些实施例，由于与第一电流660和第二电流670相关联的更高互连电阻，可以实现从存储器单元电源供应110到存储器单元190的电压降的更大增加。与图4的截面图400和图5的截面图500中的电源互连布线相比，较大的电压降可导致存储器单元190处的较低电源电压水平。
图4的截面图400、图5的截面图500和图6的截面图600中的电源互连布线是示例性的，并且示出了在衬底之下加入电源互连布线可以用于实现从存储器单元电源供应110到存储器单元190的不同互连电阻。结果，可以在存储器单元190处实现电源的不同电压电平。基于SRAM器件100的所需互连布线设计和存储器单元190处电源的所需电压电平，衬底之上和之下的金属化层级的数量(例如，正侧和背侧互连结构的数量)和每个金属化层中金属线和金属通孔的数量的布置可以变化。
图7是根据本公开的一些实施例的用于形成存储器单元的电源互连结构的方法700的图示。为了说明的目的，方法700的操作将参考图8-图10并参考图4的截面图400来描述。方法700的操作也适用于其他电源互连布线，例如在图5的截面图500和图6的截面图600中示出的那些。方法700的一些操作可以同时或以不同的顺序执行。应该注意，方法700可能不会产生完整的器件。因此，可以理解，可以在方法700之前、期间和之后提供额外的操作，并且一些其他操作在本文中可能仅被简要描述。
在操作710中，在衬底中形成晶体管结构，其中晶体管结构包括源极/漏极(S/D)区。图8是根据本公开的一些实施例的在衬底810中形成的SRAM阵列180的部分的截面图800的图示。截面图800包括八个PFET上拉器件(PFET上拉器件2600-2603和2700-2703)的S/D区的描绘，其对应于SRAM阵列180的四个存储器单元190中的PFET上拉器件。PFET上拉器件2600-2603和2700-2703可以是平面金属氧化物半导体FET、finFET、全环栅FET、任何合适的FET或它们的组合。
在一些实施例中，衬底810可以包括半导体材料，例如硅(Si)。在一些实施例中，衬底810可以包括绝缘体上硅(SOI)衬底(例如，SOI晶圆)。在一些实施例中，衬底410可以包括(i)基本半导体，例如锗(Ge)；(ii)化合物半导体，包括碳化硅(SiC)、砷化硅(SiAs)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、和/或III-V半导体材料；(iii)合金半导体，包括硅锗(SiGe)、碳化硅锗(SiGeC)、锗锡(GeSn)、硅锗锡(SiGeSn)、磷化砷化镓(GaAsP)、磷化镓铟(GaInP)、砷化镓铟(GaInAs)、砷化镓铟(GaInAsP)、砷化铝铟(AlInAs)、和/或砷化铝镓(AlGaAs)；(iv)绝缘体上硅锗(SiGe)结构(SiGeOI)；(v)绝缘体上锗(GeOI)结构；或(vi)其组合。此外，衬底410可以根据设计要求被掺杂(例如p型衬底或n型衬底)。在一些实施例中，衬底410可以掺杂有p型掺杂剂(例如硼、铟、铝或镓)或n型掺杂剂(例如磷或砷)。
在一些实施例中，衬底810可以具有约20nm和约500nm之间的厚度。低于该厚度范围，衬底810可能不够厚以形成SRAM器件100的元件(例如，PFET上拉器件2600-2603和2700-2703)。另一方面，如果衬底810厚于500nm，则通过衬底810(例如，图4的背侧互连结构450)的底面制造SRAM阵列180的元件的时间和成本增加。
在操作720中，在衬底的顶面之上形成正侧互连结构。图9是根据本公开的一些实施例的具有正侧互连结构的SRAM阵列180的部分的截面图900的图示。根据本公开的一些实施例，截面图900包括正侧互连结构420、430和440，它们可以分别处于金属化M2、M1和M0层级。在一些实施例中，存储器单元电源供应110可以通过上层正侧互连结构(例如，在金属化M3层级和/或更高金属化层级)的网络向正侧互连结构420提供电源VDD或电源VDDAI。
根据本公开的一些实施例，可以以顺序方式形成正侧互连结构420、430和440。首先，参考图9，在衬底810的顶面之上形成正侧互连结构440(例如，在金属化M0层)。例如，在衬底810的顶面之上(例如，直接在PFET上拉器件2603-2600和2703-2700的S/D区之上)形成层间电介质(ILD)层940。ILD层940可以包括绝缘材料，例如氧化硅、氮化硅(SiN)、碳氮化硅(SiCN)、碳氧化硅(SiOCN)和氧化硅锗。在形成ILD层940之后，正侧金属线4420-4422和正侧金属通孔4440-4445通过单镶嵌工艺或双镶嵌工艺形成。在一些实施例中，正侧金属线4420-4422和正侧金属通孔4440-4445可以包括导电材料，例如铜(Cu)、Cu合金(例如，铜-钌合金、铜-铝合金或铜锰合金)和任何其他合适的金属或合金。
其次，参见图9，正侧互连结构430(例如，在金属化Ml层级)形成在正侧互连结构440之上。例如，ILD层930形成在正侧互连结构440之上。ILD层930可以包括绝缘材料，例如上面关于正侧互连结构440中的ILD层940所讨论的那些。在ILD层930形成之后，正侧金属线4320和4321以及正侧金属通孔4340和4341通过单镶嵌工艺或双镶嵌工艺形成。在一些实施例中，正侧金属线4320和4321以及正侧金属通孔4340和4341可以包括导电材料，例如上文关于正侧互连结构440中的正侧金属线4420-4422和正侧金属通孔4440-4445讨论的那些材料。
第三，参考图9，在正侧互连结构430之上形成正侧互连结构420(例如，在金属化M2层级)。例如，在正侧互连结构430之上形成ILD层920。ILD层920可以包括绝缘材料，例如上文关于正侧互连结构440中的ILD层940所讨论的那些。在ILD层920形成之后，正侧金属线422和正侧金属通孔4240和4241通过单镶嵌工艺或双镶嵌工艺形成。在一些实施例中，正侧金属线422和正侧金属通孔4240和4241可以包括导电材料，例如上文关于正侧互连结构440中的正侧金属线4420-4422和正侧金属通孔4440-4445所讨论的那些材料。
可以使用其他工艺来形成截面图900中所示的正侧互连结构(其可以包括正侧互连结构420、430和440)并且在本公开的范围内。此外，截面图900中所示的金属化层级的数量不是限制性的并且可以基于SRAM器件100的所需互连布线设计和存储器单元190处的电源的所需电压电平而变化。
在操作730中，在衬底的底面之下形成背侧互连结构。图10是根据本公开的一些实施例的具有正侧和背侧互连结构的SRAM阵列180的部分的截面图1000的图示。根据本公开的一些实施例，截面图1000包括背侧互连结构450，其可以在背侧金属化BM0层级。
参考图10，根据本公开的一些实施例，在形成背侧互连结构450之前，将图9的衬底810减薄以形成具有约20nm至约500nm的厚度T2的衬底410。减薄工艺可以包括以下顺序的操作：(i)在衬底810的底面上执行机械研磨工艺以将衬底减薄至约20μm至约26μm的厚度、(ii)在衬底810的底面上执行干蚀刻工艺，将减薄的衬底进一步减薄至约2μm至约5μm的厚度、以及(iii)对减薄的衬底进行化学机械抛光(CMP)工艺以将其进一步减薄至约20nm至约500nm的厚度，从而形成衬底410。
在衬底减薄工艺之后，在衬底410的底面上形成背侧互连结构450，如图10所示。例如，在衬底410的底面之下形成ILD层1050。ILD层1050可以包括绝缘材料，例如氧化硅、SiN、SiCN、SiOCN和氧化硅锗。在形成ILD层1050之后，通过单镶嵌工艺或双镶嵌工艺形成背侧金属线4520-4523和背侧金属通孔4540-4547。在一些实施例中，背侧金属通孔4540-4547形成在(或嵌入)衬底410中，其中背侧金属通孔4540-4547沿着背侧金属线4520-4523的与衬底410的底面共面的表面与背侧金属线4520-4523接触。在一些实施例中，背侧金属线4520-4523和背侧金属通孔4540-4547可以包括导电材料，例如Cu、Cu合金(例如，铜钌合金、铜铝合金或铜锰合金)、以及任何其他合适的金属或合金。
可以使用其他工艺来形成截面图1000中所示的背侧互连结构(其可以包括背侧互连结构450)并且在本公开的范围内。此外，截面图1000中所示的金属化层级的数量不是限制性的，并且可以基于SRAM器件100的所需互连布线设计和存储器单元190处的电源的所需电压电平而变化。
图11是根据本公开的一些实施例的集成电路(IC)制造系统1100和相关的集成电路制造流程的图示。在一些实施例中，基于布局图，使用IC制造系统1100制造半导体集成电路(例如，图1的SRAM器件100)的层中的至少一个组件或一个或多个半导体掩模。
在图11中，IC制造系统1100包括包括实体，例如设计室在设计1120、掩模室1130、IC制造商/制造者(“fab”)1150，它们在与制造IC器件1160(例如，图1的SRAM器件100)相关的设计、开发和制造周期和/或服务中彼此交互。IC制造系统1500中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1120、掩模室1130和ICfab1150中的两个或更多个由单个实体拥有。在一些实施例中，设计室1120、掩模室1130和ICfab1150中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1120生成IC设计布局图1122。IC设计布局图1122包括各种几何图案，例如，与图4的截面图400、图5的截面图500和图6的截面图600相关联的IC布局-用于IC器件1160的设计-例如图1的SRAM器件100。几何图案对应于构成各种待制造的IC器件1160的组件的金属、氧化物或半导体层的图案。各种层结合形成各种IC特征。例如，IC设计布局图1122的部分包括各种IC特征，例如有源区、栅电极、源极和漏极、导电段或层间互连的通孔，以形成在半导体衬底(例如硅晶圆)和被布置在半导体衬底上的各种材料层中。设计室1120实施适当的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图1122呈现在一个或多个具有几何图案信息的数据文件中。例如，IC设计布局图1122可以GDSII文件格式或DFII文件格式表示。
掩模室1130包括数据准备1132和掩模制造1144。掩模室1130使用IC设计布局图1122来制造用于根据IC设计布局图1122制造IC器件1160的各个层的一个或多个掩模1145。掩模屋1130执行掩模数据准备1132，其中IC设计布局图1122被转换成代表性数据文件(“RDF”)。掩模数据准备1132将RDF提供给掩模制造1144。掩模制造1144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版)1145或半导体晶圆1153。IC设计布局图1122由掩模数据准备1132操作以符合掩模写入器的特定特性和/或IC fab 1150的要求。在图11中，数据准备1132和掩模制造1144被示为单独的元件。在一些实施例中，数据准备1132和掩模制造1144可以统称为“掩模数据准备”。
在一些实施例中，数据准备1132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉和其他工艺效应引起的图像误差。OPC调整IC设计布局图1122。在一些实施例中，数据准备1132包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术或其组合。在一些实施例中，也可以使用逆光刻技术(ILT)，其将OPC视为逆成像问题。
在一些实施例中，数据准备1132包括掩模规则检查器(MRC)，其检查IC设计布局图1122，该IC设计布局图1122已经在OPC中使用包含某些几何和/或连接性限制的掩模创建规则集来确保足够的裕量并考虑到半导体制造过程中的可变性。在一些实施例中，MRC修改IC设计布局图1122以补偿掩模制造1144期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，数据准备1132包括光刻工艺检查(LPC)，其模拟将由IC fab1150实施以制造IC器件1160的工艺。LPC基于IC设计布局图1122模拟该工艺以创建模拟的制造器件，例如IC器件1160。LPC模拟中的工艺参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，例如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素或它们的组合。在一些实施例中，在LPC创建了模拟制造器件之后，如果模拟器件的形状不够接近以满足设计规则，则可以重复OPC和/或MRC以进一步细化IC设计布局图1122。
应当理解，为了清楚起见，数据准备1132的上述描述已经被简化。在一些实施例中，数据准备1132包括附加特征，例如根据制造规则修改IC设计布局图1122的逻辑操作(LOP)。此外，在数据准备1132期间应用于IC设计布局图1122的工艺可以以各种不同的顺序执行。
在数据准备1132之后和在掩模制造1144期间，基于修改的IC设计布局图1122制造掩模1145或掩模组1145。在一些实施例中，掩模制造1144包括基于基于修改的IC设计布局图1122执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改的IC设计布局图1122在掩模(光掩模或掩模版)1145上形成图案。掩模1145可以各种技术形成。在一些实施例中，掩模1145使用二元技术形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束【例如紫外(UV)束】被不透明区域阻挡并透过透明区域。在一个示例中，掩模1145的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1145。在掩模1145的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1144产生的掩模用于多种工艺。例如，这样的掩模用于离子注入工艺中以在半导体晶圆1153中形成各种掺杂区域，在蚀刻工艺中以在半导体晶圆1153中形成各种蚀刻区域，和/或在其他合适的工艺中。
IC fab 1150包括晶圆制造1152。IC fab 1150是IC制造企业，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC fab1150是半导体代工厂。例如，可能有一个制造设施用于多个IC产品的前端制造(前段制程(FEOL)制造)，而第二个制造设施可以提供IC产品的用于互连和封装(后段制程(BEOL)制造)的后端制造，而第三个制造设施可以为代工业务提供其他服务。
IC fab 1150使用由掩模室1130制造的掩模1145来制造IC器件1160。因此，IC fab1150至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，半导体晶圆1153由IC fab 1150使用掩模1145制造以形成IC器件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122进行一次或多次光刻曝光。半导体晶圆1153包括其上形成有材料层的硅衬底或其他适当的衬底。半导体晶圆1153还包括各种掺杂区、介电特征和多级互连结构中的一个或多个(在随后的制造步骤中形成)。
本公开的实施例描述了一种存储器器件，例如图1的SRAM器件100，其具有改进存储器写入操作的电源互连布线。具体地，本公开描述了在存储器单元的衬底之上和之下布线的用于存储器单元的电源互连，诸如图4的截面图400、图5的截面图500和图6的截面图600中所示的电源互连布线。由于衬底之上和之下布线的电源互连，从电源(例如，图1的存储器单元电源供应110)到存储器单元(例如，图1的存储器单元190)的互连电阻可以增加，导致存储器单元处的电压降增加，即存储器单元处的较低电源电压电平。较低的电源电压电平可以提高存储器单元中写入操作的性能，因为从‘0’或逻辑低值(例如，接地或0V)到‘1’或逻辑高值(例如，存储器单元的较低电源电压电平)-反之亦然-的转换时间将更短。
本公开的实施例包括半导体结构，具有：衬底、第一晶体管结构、第二晶体管结构、第一正侧金属通孔、第二正侧金属通孔、第一背侧金属通孔、第二背面侧面金属通孔、正侧金属线和背侧金属线。第一晶体管结构设置在衬底中并且包括第一源极/漏极(S/D)区。第二晶体管结构设置于衬底中且包括第二源极/漏极区。第一正侧金属通孔与第一源极/漏极区的正面接触，其中第一源极/漏极区的正面与衬底的顶面共面。第二正侧金属通孔与第二源极/漏极区的正面接触，其中第二源极/漏极区的正面与衬底的顶面共面。第一背侧金属通孔与第一S/D区的背面接触，其中第一S/D区的背面与第一S/D区的正面相对。第二背侧金属通孔与第二源极/漏极区的背面接触，其中第二源极/漏极区的背面与第二源极/漏极区的正面相对。正侧金属线在衬底的顶面之上并且与第一和第二正侧金属通孔接触。背侧金属线位于衬底的底面之下并与第一背侧金属通孔接触，其中底面与衬底的顶面相对。
在一些实施例中，半导体结构还包括另一背侧金属线，位于所述衬底的所述底面之下并与所述第二背侧金属通孔接触，其中所述另一背侧金属线与所述衬底的所述底面之下的所述背侧金属线处于相同的金属化层级。在一些实施例中，半导体结构还包括：第三正侧金属通孔，与所述正侧金属线接触；和另一正侧金属线，与所述第三正侧金属通孔接触。在一些实施例中，半导体结构，还包括：第四正侧金属通孔，与所述另一正侧金属线接触；和第三正侧金属线，与所述第四正侧金属通孔接触，其中所述第三正侧金属线电连接到电源金属线。在一些实施例中，半导体结构还包括：第三晶体管结构，设置在所述衬底中并包括第三S/D区；第三正侧金属通孔，与所述第三S/D区的正面接触，其中所述第三S/D区的所述正面与所述衬底的所述顶面共面；第三背侧金属通孔，与第三S/D区的背面接触并与所述背侧金属线接触，其中所述第三S/D区的所述背面与第三S/D区的所述正面相对；和另一正侧金属线，位于所述衬底的所述顶面之上并与所述第三正侧金属通孔接触，其中所述另一正侧金属线与所述衬底的所述顶面之上的所述正侧金属线处于相同的金属化层级。在一些实施例中，半导体结构还包括：第三晶体管结构，设置在所述衬底中并包括第三S/D区；和第三背侧金属通孔，与所述第三S/D区的背面接触并与所述背侧金属线接触，其中所述第三S/D区的所述背面与所述衬底的所述顶面相对。在一些实施例中，半导体结构还包括：第三背侧金属通孔，与所述背侧金属线接触；和另一背侧金属线，位于所述背侧金属线之下并与所述第三背侧金属通孔接触。在一些实施例中，第一背侧金属通孔和所述第二背侧金属通孔嵌入在所述衬底中，并且其中沿所述背侧金属线的与所述衬底的所述背面共面的面，所述第一背侧金属通孔与所述背侧金属线接触。
本公开的实施例包括半导体结构，具有：晶体管结构、正侧电源线、背侧电源线、正侧金属通孔和背侧金属通孔。晶体管结构设置在衬底中并且包括源极/漏极(S/D)区。正侧电源线位于衬底的顶面之上。背侧电源线位于衬底的底面之下，底面与衬底的顶面相对。正侧金属通孔电连接到S/D区的正面和正侧电源线，其中S/D区的正面与衬底的顶面共面。背侧金属通孔电连接到S/D区的背面和背侧电源线，其中背面与S/D区的正面相对。
在一些实施例中，半导体结构还包括：另一晶体管，设置在所述衬底中并且包括另一S/D区；另一背侧电源线，位于所述衬底的所述底面之下并与所述背侧电源线处于相同金属化层级；和另一背侧金属通孔，电连接到所述另一S/D区的背面和到所述另一背侧电源线，其中所述另一S/D区的所述背面与所述衬底的所述顶面相对。在一些实施例中，半导体结构，还包括：另一正侧金属通孔，与所述正侧电源线接触；和另一正侧电源线，与所述另一正侧金属通孔接触。在一些实施例中，半导体结构还包括：第三正侧金属通孔，与所述另一正侧电源线接触；和第三正侧电源线，与所述第三正侧金属通孔接触，其中所述第三正侧电源线电连接到电源金属线。在一些实施例中，半导体结构还包括：另一背侧金属通孔，与所述背侧电源线接触；和另一背侧电源线，位于所述背侧电源线之下并与所述另一背侧金属通孔接触。在一些实施例中，其中所述背侧金属通孔嵌入所述衬底中，并且其中沿所述背侧电源线的与所述衬底的所述背面共面的面，所述背侧金属通孔与所述背侧电源线接触。在一些实施例中，晶体管结构是p型晶体管结构。
本公开的实施例包括一种形成用于存储器单元的电源互连结构的方法。该方法包括在衬底中形成晶体管结构，其中晶体管结构包括源极/漏极(S/D)区。该方法还包括在衬底的顶面之上形成正侧互连结构。在形成正侧互连结构时，形成与S/D区的正面接触的正侧金属通孔，其中S/D区的正面与衬底的顶面共面。还形成与正侧金属通孔接触的正侧金属线。该方法还包括在衬底的底面之下形成背侧互连结构，其中底面与衬底的顶面相对。在形成背侧互连结构时，形成与S/D区的背面接触的背侧金属通孔，其中背面与S/D区的正面相对。还形成与背侧金属通孔接触的背侧金属线。
在一些实施例中，方法还包括将所述正侧金属线电连接到所述电源金属线。在一些实施例中，方法还包括在所述衬底中形成另一晶体管结构，其中所述另一晶体管包括另一S/D区。在一些实施例中，形成所述正侧互连结构进一步包括形成接触所述正侧金属线和所述另一S/D区的正面的另一正侧金属通孔，其中所述S/D区的所述正面与所述衬底的所述顶面共面。在一些实施例中，其中形成所述背侧互连结构进一步包括：在所述衬底的所述底面之下形成另一背侧金属线；和形成接触所述另一背侧金属线和所述另一S/D区的背面的另一背侧金属通孔。
应当理解，详细描述部分而不是公开内容的摘要部分旨在用于解释权利要求。公开部分的摘要可以阐述如发明人所设想的本公开的一个或多个但不是所有可能的实施例，因此不旨在以任何方式限制从属权利要求。
前述公开概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员将理解，他们可以容易地使用本公开作为设计或修改用于执行相同目的和/或实现本文介绍的实施例的相同优点的其他过程和结构的基础。本领域技术人员还将认识到，这样的等效结构不脱离本公开的范围，并且它们可以在不脱离本公开的范围的情况下对本文进行各种改变、替换和变更。

Claims (10)

1.一种半导体结构，包括：
衬底；
第一晶体管结构，设置在所述衬底中并且包括第一源极/漏极(S/D)区；
第二晶体管结构，设置在所述衬底中并包括第二S/D区；
第一正侧金属通孔，与所述第一S/D区的正面接触，其中所述第一S/D区的所述正面与所述衬底的顶面共面；
第二正侧金属通孔，与所述第二S/D区的正面接触，其中所述第二S/D区的所述正面与所述衬底的所述顶面共面；
第一背侧金属通孔，与所述第一S/D区的背面接触，其中所述第一S/D区的所述背面与所述第一S/D区的所述正面相对；
第二背侧金属通孔，与所述第二S/D区的背面接触，其中所述第二S/D区的所述背面与所述第二S/D区的所述正面相对；
正侧金属线，位于所述衬底的所述顶面之上并与所述第一正侧金属通孔和所述第二正侧金属通孔接触；和
背侧金属线，位于所述衬底的底面之下并与所述第一背侧金属通孔接触，其中所述底面与所述衬底的所述顶面相对。
2.根据权利要求1所述的半导体结构，还包括另一背侧金属线，位于所述衬底的所述底面之下并与所述第二背侧金属通孔接触，其中所述另一背侧金属线与所述衬底的所述底面之下的所述背侧金属线处于相同的金属化层级。
3.根据权利要求1所述的半导体结构，还包括：
第三正侧金属通孔，与所述正侧金属线接触；和
另一正侧金属线，与所述第三正侧金属通孔接触。
4.根据权利要求3所述的半导体结构，还包括：
第四正侧金属通孔，与所述另一正侧金属线接触；和
第三正侧金属线，与所述第四正侧金属通孔接触，其中所述第三正侧金属线电连接到电源金属线。
5.根据权利要求1所述的半导体结构，还包括：
第三晶体管结构，设置在所述衬底中并包括第三S/D区；
第三正侧金属通孔，与所述第三S/D区的正面接触，其中所述第三S/D区的所述正面与所述衬底的所述顶面共面；
第三背侧金属通孔，与第三S/D区的背面接触并与所述背侧金属线接触，其中所述第三S/D区的所述背面与第三S/D区的所述正面相对；和
另一正侧金属线，位于所述衬底的所述顶面之上并与所述第三正侧金属通孔接触，其中所述另一正侧金属线与所述衬底的所述顶面之上的所述正侧金属线处于相同的金属化层级。
6.根据权利要求1所述的半导体结构，还包括：
第三晶体管结构，设置在所述衬底中并包括第三S/D区；和
第三背侧金属通孔，与所述第三S/D区的背面接触并与所述背侧金属线接触，其中所述第三S/D区的所述背面与所述衬底的所述顶面相对。
7.根据权利要求1所述的半导体结构，还包括：
第三背侧金属通孔，与所述背侧金属线接触；和
另一背侧金属线，位于所述背侧金属线之下并与所述第三背侧金属通孔接触。
8.根据权利要求1所述的半导体结构，其中所述第一背侧金属通孔和所述第二背侧金属通孔嵌入在所述衬底中，并且其中沿所述背侧金属线的与所述衬底的所述背面共面的面，所述第一背侧金属通孔与所述背侧金属线接触。
9.一种半导体结构，包括：
晶体管结构，设置在衬底中并包括源极/漏极(S/D)区；
正侧电源线，位于所述衬底的顶面之上；
背侧电源线，位于所述衬底的底面之下，其中所述底面与所述衬底的所述顶面相对；
正侧金属通孔，电连接到所述S/D区的正面和到所述正侧电源线，其中所述S/D区的所述正面与所述衬底的所述顶面共面；和
背侧金属通孔，电连接到所述S/D区的背面和到所述背侧电源线，其中所述背面与所述S/D区的所述正面相对。
10.一种形成半导体结构的方法，包括：
在衬底中形成晶体管结构，其中所述晶体管结构包括源极/漏极(S/D)区；
在所述衬底的顶面之上形成正侧互连结构，包括：
形成与所述S/D区的正面接触的正侧金属通孔，其中所述S/D区的所述正面与所述衬底的所述顶面共面；和
形成与所述正侧金属通孔接触的正侧金属线；和
在所述衬底的底面之下形成背侧互连结构，其中所述底面与所述衬底的所述顶面相对，并且其中形成所述背侧互连结构包括：
形成与所述S/D区的背面接触的背侧金属通孔，其中所述背面与所述S/D区的所述正面相对；和
形成与所述背侧金属通孔接触的背侧金属线。
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