CN113809042A - 半导体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 175
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 description 65
- 239000000463 material Substances 0.000 description 62
- 238000004519 manufacturing process Methods 0.000 description 57
- 238000013461 design Methods 0.000 description 41
- 239000010410 layer Substances 0.000 description 25
- 230000008569 process Effects 0.000 description 22
- 238000003860 storage Methods 0.000 description 17
- 238000002360 preparation method Methods 0.000 description 16
- 239000004020 conductor Substances 0.000 description 15
- 238000000926 separation method Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000015654 memory Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000009471 action Effects 0.000 description 7
- 238000004590 computer program Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000011068 loading method Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 208000037408 Device failure Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- -1 oxide Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000000233 ultraviolet lithography Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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Abstract
一种半导体装置包括具有第一组电路部件的电路，其中电路是在基板的第一侧上的电路区域中，及基板的第一侧上方的第一组导电柱。在半导体装置中，第一导电轨条电连接至第一组导电柱中的每一者，其中第一组导电柱中的每一者通过第一导电轨条电连接至第一组电路部件中的每一者；及延伸穿过基板的第一电力单元，其中第一电力单元包括延伸穿过基板的一第一数目个电力柱，其中第一数目个电力柱中的每一者并行电连接至第一导电轨条。
Description
技术领域
本案是关于一种半导体装置，特别是关于一种具有电力单元的半导体装置。
背景技术
在半导体装置中，定时电路通过例如确保装置同步地接收及发送数据来调节晶体管及其他电路部件的操作。晶体管的电路匹配改良半导体装置效能的时序。
在晶体管位准处修改晶体管的时序难以达成，此是因为晶体管通道长度及其他晶体管特征难以在无对电阻的显著影响情况下达成。通道长度上或晶体管的尺寸上的小型改变很可能对晶体管效能具有特大影响。
发明内容
根据本案的一实施例，提供一种半导体装置，包含具有第一组电路部件的电路、第一组导电柱、第一导电轨条、以及第一电力单元。电路是在基板的第一侧上的电路区域中。第一组导电柱是在基板的第一侧上方。第一导电轨条电连接至第一组导电柱中的每一者，其中第一组导电柱中的每一者通过第一导电轨条电连接至第一组电路部件中的每一者。第一电力单元延伸通过基板，并包含延伸通过基板的第一数目个电力柱。第一数目个电力柱中的每一者并行电连接至第一导电轨条。
附图说明
图1为根据一些实施例的半导体装置的图；
图2A为根据一些实施例的半导体装置的横截面图；
图2B为根据一些实施例的半导体装置的俯视图；
图3为根据一些实施例的制造半导体装置的方法的流程图；
图4为根据一些实施例的半导体装置布局的俯视图；
图5为根据一些实施例的半导体装置布局的俯视图；
图6为根据一些实施例的半导体装置布局的俯视图；
图7为根据一些实施例的半导体装置布局的俯视图；
图8为根据一些实施例的半导体装置布局的俯视图；
图9为根据一些实施例的半导体装置布局的俯视图；
图10为根据一些实施例的半导体装置布局的俯视图；
图11为根据一些实施例的半导体装置布局的俯视图；
图12为根据一些实施例的半导体装置布局的俯视图；
图13为根据一些实施例的半导体装置布局的俯视图；
图14为根据一些实施例的半导体装置布局的俯视图；
图15为根据一些实施例的半导体装置的方块图；
图16为根据一些实施例的电子设计自动化(electronic design automation；EDA)系统的方块图；
图17为根据一些实施例的集成电路(integrated circuit；IC)制造系统及与该集成电路制造系统相关联的IC制造流程的方块图。
【符号说明】
100:半导体装置
102:第一组电力柱
102A:电力单元
104:第二组电力柱
104A:电力单元
106:导电轨条
108:导电轨条
110:反相器链
112:反相器
112P:P型晶体管
112N:N型晶体管
112G:栅极电极接线
114:反相器
114P:P型晶体管
114N:N型晶体管
114G:栅极电极接线
116:反相器
116P:P型晶体管
116N:N型晶体管
116G:栅极电极接线
118:反相器
118P:P型晶体管
118N:N型晶体管
118G:栅极电极接线
200:半导体装置
202:基板
202B:背部表面
202F:顶部表面
204:装置
204A:电路区域
206:导电轨条
208:电力单元
208A:电力单元区
210:顶侧柱区段
212:底侧柱区段
215:电力柱
216:顶侧电力柱
218:导电接线区段
220:导电通孔
222:电力柱通孔
224:贯穿基板通孔
226:电力柱导电接线区段
228:导电轨条
260:半导体装置
261G:电力单元
261V:电力单元
262P:PMOS主动区域
262N:NMOS主动区域
264P:硅上P型掺杂金属晶体管/PMOS晶体管
264N:硅上N型掺杂金属晶体管/NMOS晶体管
266P:电力单元
266N:电力单元
268P:电力柱
268N:电力柱
270N:导电接线
270N1:栅极电极
270N2:栅极电极
270P:导电接线
270P1:栅极电极
270P2:栅极电极
298:方向
299:方向
300:制造半导体装置的方法
302:操作
304:操作
306:操作
308:操作
310:操作
312:操作
400:半导体装置布局
402:电路区域
406A:电力柱
406B1-406B5:电力单元
406C:电力单元阵列
406D:电力单元列
406E:电力单元列
408A:导电轨条
408B:导电轨条
408C1-408C4:导电轨条
408D1-408D3:导电轨条
408D4:电力衬垫
490:分离距离
498:方向
499:方向
500:半导体装置布局
502:电路区域
506:电力阵列
506A1:第一电力柱
506A2:第二电力柱
506B1:第一电力单元
506B2:电力单元
506C:电力阵列
506C1:第一电力阵列区
506C2:第二电力阵列区
590:分离距离
598:方向
599:方向
600:半导体装置布局
602:电路区域
606A1:第一电力柱
606A2:第二电力柱
606B1-606B4:电力单元
606C1:电力列
606C2:电力列
608B1-608B3:导电轨条
698:方向
699:方向
700:半导体装置布局
702:电路区域
706A1:电力柱
706A2:第二电力柱
706B1-706B4:电力单元
706C1:电力列
706C2:电力列
708B1-708B3:导电轨条
798:方向
799:方向
800:半导体装置布局
802:电路区域
806A1:电力柱
806A2:第二电力柱
808B2:导电轨条
808B3:导电轨条
806B1-806B4:电力单元
806C1:电力列
806C2:电力列
898:方向
899:方向
900:半导体装置布局
902:电路区域
906A:电力柱
906B1-906B2:电力单元
906C1:电力行
906C2:电力行
908B1-908B3:导电轨条
998:方向
999:方向
1000:半导体装置布局
1002:电路区域
1006A1:电力柱
1006A2:电力柱
1006B1-1006B2:电力单元
1006C1:电力行
1006C2:电力行
1008B2-1008B3:导电轨条
1098:方向
1099:方向
1100:半导体装置布局
1102A:电路区域
1102B:电路区域
1102C:电路区域
1102D:电路区域
1106C1-1106C2:电力列
1108B1-1108B4:导电轨条
1112A:分裂电力列
1112A1:电力子列
1112A2:电力子列
1112B:分裂电力列
1112B1:电力子列
1112B2:电力子列
1112C:分裂电力列
1112C1:电力子列
1112C2:电力子列
1112D:分裂电力列
1112D1:电力子列
1112D2:电力子列
1112E:分裂电力列
1112E1:电力子列
1112E2:电力子列
1112F:分裂电力列
1112F1:电力子列
1112F2:电力子列
1112G:分裂电力列
1112G1:电力子列
1112G2:电力子列
1112H:分裂电力列
1112H1:电力子列
1112H2:电力子列
1198:方向
1199:方向
1200:半导体装置布局
1202A:电路区域
1202B:电路区域
1202C:电路区域
1202D:电路区域
1206C1:电力行
1206C2:电力行
1208B1:导电轨条
1208B2:导电轨条
1212B1-1212B8:电力单元
1298:方向
1299:方向
1300:半导体装置布局
1302A:电路区域
1302B:电路区域
1302C:电路区域
1302D:电路区域
1308B1-1308B2:导电轨条
1312A:电力行
1312B:电力列
1312B1-1312B8:电力子列
1312C:电力行
1312A1-1312A2:电力单元
1312C3-1312C4:电力单元
1312D:电力列
1312D1-1312D8:电力子列
1398:方向
1399:方向
1400:半导体装置布局
1402A-1402D:电路区域
1412A:电力行
1412A1:电力单元
1412A2:电力单元
1412A3:电力单元
1412A4:电力单元
1412B:电力列
1412C:电力单元
1412C1:电力单元
1412C2:电力单元
1412C3:电力单元
1412C4:电力单元
1412D:电力列
1412D1-1412D8:电力子列
1415A-1415D:虚设区
1498:方向
1499:方向
1500:半导体装置
1501:基板
1502:电路巨型模型
1504A:线路布线配置
1504B:线路布线配置
1600:电子设计自动化(EDA)系统
1602:(硬件)处理器
1604:(非暂时性计算机可读)储存媒体,记忆体
1606:(计算机可执行)指令
1607:标准单元库
1608:总线
1610:I/O接口
1612:网络接口
1614:网络
1652:使用者界面(UI)
1700:集成电路(IC)制造系统
1720:设计室
1722:集成电路(IC)设计布局图
1730:罩幕室
1732:(罩幕)数据准备
1744:罩幕制造
1745:罩幕
1750:集成电路(IC)制造商/晶圆厂
1752:晶圆制造
1753:(半导体)晶圆
1760:集成电路(IC)装置
D1-D4:共同漏极/漏极区
D5-D8:漏极区
R1-RN:电阻
R’1-R’M:电阻
S1-S10:源极区
Vdd:供应电压
Vss:接地
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述元件、值、操作、材料、配置或类似者的特定实例以简化本案的一实施例。当然，这些组件、值、操作、材料、配置仅为实例且并非意欲为限制性的。其他元件、值、操作、材料、配置或类似者被预期到。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本案的一实施例在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。
另外，空间相对术语，诸如“……下面”、“下方”、“下部”、“……上方”、“上部”及类似者本文中可出于易于描述而使用以描述如诸图中图示的一个元素或特征与另一元素或特征的关系。空间相对术语意欲涵盖装置的使用或操作中的除了诸图中描绘的定向外的定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中使用的空间相对描述词可同样经因此解译。
在半导体装置的主动区域中具有至晶体管(或其他电路部件)的个别电力递送柱的半导体装置是与小的电路布局区域相关联。然而，底侧电力递送轨条与电路部件之间的个别电力递送柱是与较高总电阻相关联，且装置失效的高风险应为至晶体管的单一电力递送柱遭受制造缺陷。通过将个别电力递送柱配置成群组或电力单元，电力递送轨条的总电阻被减低，其中电力递送柱并行连接至顶侧及/或底侧电力递送轨条。另外，电路匹配变得更容易，此是因为电阻(且因此电路定时)对于晶体管或其他电路部件的群组为可调整的。电路匹配包括判定用于连接至电压源或连接至接地的电力单元中电力递送柱的数目的操作。半导体装置中不同方位处的不同群组的晶体管或电路部件为通过以下操作外加其他来匹配的电路：对第一半导体装置布局的电路效能进行模型化，修改连接至晶体管或电路部件的电力单元或电路柱的数目，及重复电路效能模型化以达成半导体装置的匹配规范内的电路匹配。
图1为根据一些实施例的半导体装置100的图。半导体装置100包括反相器链110，该反相器链包括四个反相器：反相器112、反相器114、反相器116及反相器118。反相器链110的反相器112、114、116及118并行电连接至导电轨条106(或至反相器链110的第一端子)且电连接至导电轨条108(或至反相器链110的第二端子)。反相器112包括P型晶体管112P及N型晶体管112N，前述两者共用共同栅极电极接线(栅极电极接线112G)及共同漏极D1。反相器114包括P型晶体管114P及N型晶体管114N，前述两者共用共同栅极电极接线(栅极电极接线114G)及共同漏极D2。反相器116包括P型晶体管116P及N型晶体管116N，前述两者共用共同栅极电极接线(栅极电极接线116G)及共同漏极D3。反相器118包括P型晶体管118P及N型晶体管118N，前述两者共用共同栅极电极接线(栅极电极接线118G)及共同漏极D4。共同漏极D1电连接至栅极电极接线114G。共同漏极D2电连接至栅极电极接线116G。共同漏极D3电连接至栅极电极接线118G。
在反相器链110中，P型晶体管的源极并行电连接至导电轨条106。导电轨条106电连接至供应电压(Vdd)。在反相器链110中，N型晶体管的源极并行电连接至导电轨条108。导电轨条108电连接至接地(Vss)。
导电轨条106电连接至电力单元102A，该电力单元包括其中具有N个电力柱的第一组电力柱102。导电轨条108电连接至电力单元104A，该电力单元包括其中具有M个电力柱的第二组电力柱104。在半导体装置中，电力柱为导电材料柱状物或堆叠，该柱状物或堆叠自顶侧导电轨条向下延伸至基板、延伸通过基板且在基板的底部下方向下延伸至第二导电轨条，该第二导电轨条连接至供应电压或接地。在电力单元102A中，供应电压电连接至导电轨条106。在电力单元104A中，接地电连接至导电轨条108。导电轨条106及108为顶侧导电轨条，这些顶侧导电轨条将电力单元电连接至电路部件(例如，晶体管112N、112P、114N、114P、116N、116P、118N及118P的源极)。
第一组电力柱102(例如，电力单元102A中)中的每一电力柱具有电阻R(例如，对于一组N个电力柱，第一电力柱的电阻(R1)与该组N个电力柱中的每一其他电力柱的电阻(R2…RN)相同(或更简单地：R1＝R2＝…RN))。第二组电力柱104(例如，电力单元104A中)中的每一电力柱具有电阻R’(例如，对于一组M个电力柱，第一电力柱的电阻(R’1)与该组M个电力柱中的每一其他电力柱的电阻(R’2…R’N)相同(或更简单地：R’1＝R’2＝…R’N))。在一些实施例中，不同组的电力柱中数个电力柱的电阻为相同的(例如，R＝R’)。在一些实施例中，不同组的电力柱中数个电力柱的电阻为不同的(例如，R≠R’)。在一些实施例中，P型晶体管及N型晶体管的电阻为不同的。
电路匹配为通过以下操作执行的程序：选择电力单元中电力柱的数目以与不同组的晶体管的电效能匹配，使得数组晶体管具有匹配参数(例如，切换时间等)。电路匹配为在制造半导体装置的设计阶段执行的程序。在一些实施例中，电路匹配经反复地执行，其中半导体装置的所量测效能数据用以修改电力单元中电力柱的数目的先前选择。在一些实施例中，第一组电力柱中电力柱的数目N经选择(或，调整)以变更第一组电力柱电连接至的电路部件(晶体管或某其他电路部件)的效能。类似地，第二组电力柱中电力柱的数目M经选择(或，调整)以变更第二组电力柱电连接至的电路部件(晶体管或某其他电路部件)的效能。在一些实施例中，数目N及数目M经独立地调整。
因此，在一些实施例中，N＝M。在一些实施例中，N≠M。在一些实施例中，N＝1。在一些实施例中，N≥1000。在一些实施例中，M＝1。在一些实施例中，M≥1000。第一组电力柱102(例如，电力单元102A)中电力柱的数目通过与半导体装置的晶体管(例如，反向器链110)的电路匹配的电阻目标来判定。电力单元中电力柱的数目经增大以减低电压源(例如，供应电压(Vdd)或接地(Vss))与电路部件之间的电阻。通过增大电力柱的数目，电压源与电路部件之间的总电阻减低。在低电力电路应用的一些实施例中，对于具有经并行电连接的1000个以上电力柱的电力单元，电阻减低的改变速率倾向于随着使导电柱的数目增大平坦化，从而对于总电阻中的较小减低消耗额外空间。在一些实施例中，单一电力柱电连接至多个晶体管，诸如用于半导体装置，其中电阻对电路匹配不具有显著影响，且面积约束为重要因素。在高电力及高电流电路应用的一些实施例中，1000个以上电力柱在IR降发生之前电连接至电路部件。IR降随着电流流经电路的电阻部件为导电接线或导电线中的电压降。
在一些实施例中，熔线制造于至电力单元中的电力柱的电连接中(例如，每电力柱一个熔线，或每一组电力柱一个熔线)。根据一些实施例，制造于至电力柱(或一组电力柱)的电连接中的熔线保持完整，以允许电流在电压源与电力柱通过导电轨条连接至的电路部件之间流动。在一些实施例中，一或多个熔线经熔断以减小电连接至导电轨条的电力柱的数目。因此，在半导体装置的一些实施例中，近接于电路区域配置的电力柱的单一图案用以制造半导体装置，且测试其中的电路且熔断至电力柱的熔线的制造后步骤用以执行电压源与电路部件之间的制造后调整以与半导体装置中的电路部件匹配。在非限制性实例中，参见半导体装置布局1400，参见以下图14，其中邻接电路区域1402A至1402D的角落处的虚设区1415A至1415D具有电力柱，这些电力柱并不提供电路部件(图中未示)与电力柱用以连接至的电压源之间的电连接。在一些实施例中，半导体装置布局1400中电力柱的单一图案是围绕电路区域1402A至1402D，且角落处的电力单元通过熔断熔线以调节哪些电力单元电连接电路区域1402A至1402D中的电路部件至电压源(Vdd或Vss)而转换为虚设区。
图2A为根据一些实施例的半导体装置200的横截面图。在图2A中，半导体装置200包括基板202与在基板202的顶部表面202F上含有电路部件(例如，上文的图1中的反相器链110)的装置204。装置204是在基板202的电路区域204A中。背部表面202B为基板202的上面无装置的侧面。顶侧电力柱216在基板202的顶表面202F上方延伸至导电轨条206(顶侧导电轨条)。导电柱216将装置204的电路部件(图中未示)电连接至导电轨条206。导电柱包括导电接线区段218及导电通孔220，前述两者形成导电轨条206与装置204的电路部件之间的电路径。导电接线区段及导电通孔与半导体装置的电路部件之间的互连结构中的导电通孔及导电接线同时地制造。
电力单元208定位于基板202的电力单元区208A中。电力单元208包括电力柱215，这些电力柱延伸穿过基板202且电连接至导电轨条206及导电轨条228。电力柱具有顶侧柱区段210及底侧柱区段212。
顶侧柱区段210自基板202的顶表面202F延伸直至导电轨条206。顶侧柱区段210包括多个导电接线区段218及多个导电通孔220，前述两者对应于半导体装置200中的导电柱216的导电接线区段218及导电通孔220。
底侧柱区段自基板202的顶表面202F延伸通过基板202且向下延伸至导电轨条228。底侧柱区段212包括多个电力柱接线区段226及多个电力柱通孔222，这些电力柱通孔电连接至导电轨条228。每一底侧电力柱212包括电连接至顶侧柱区段210的贯穿基板通孔224(through substrate via；TSV)。
半导体装置电力单元的底侧处的导电轨条228根据电路部件的类型连接至供应电压(Vdd)或接地(Vss)，基板上的顶侧上的导电轨条电连接至这些电路部件。在非限制性实例中，参看半导体装置100的图，P型晶体管112P、114P、116P及118P经由第一组电力柱102电连接至电源电压(Vdd)，且N型晶体管112N、114N、116N及118N连接至接地(Vss)。在一些实施例中，半导体装置连接至多个电力单元，这些电力单元连接至不同电压源(例如，供应电压Vdd，或不同供电压Vdd1及Vdd2，或接地Vss)。
在一些实施例中，导电柱216的导电通孔220由以下各者制成：铜、钴、镍、钽、钛、钨或其合金，或适用于半导体装置的电互连的其他金属。在一些实施例中，导电柱216的导电接线区段218由以下各者制成：铜、钴、镍、钽、钛、钨或其合金，或适用于半导体装置的电互连的其他金属。用于制造导电接线区段218及导电通孔220的步骤在下文在方法300的操作304的论述中予以呈现。用于制造电力柱接线区段226及电力柱通孔222的步骤下文在方法300的操作308的论述中予以呈现。
图2B为根据一些实施例的半导体装置260的俯视图。半导体装置260包括第一组硅上P型掺杂金属晶体管(例如，PMOS晶体管)264P。第一组PMOS晶体管264P包括PMOS主动区域262P，多个源极区S1、S2、S3、S4及S5，多个漏极区D1、D2、D3及D4，以及多个导电接线270P。PMOS主动区域262P的主轴沿着方向299延伸。导电接线270P沿着方向298延伸。方向298垂直于方向299。相邻源极区与漏极区之间的导电接线270P充当第一组PMOS晶体管264P的晶体管的栅极电极(参见例如S1与D1之间的栅极电极270P1，及D1与S2之间的栅极电极270P2，其中漏极D1在晶体管之间共用)。
电力单元266P包括电力单元261V中的电力柱268P与导电接线270P。电力柱268P并行电连接至电力递送轨条(图中未示)，这些电力递送轨条在电力单元区261V上方且PMOS主动区域262P上方延伸。导电柱268P电连接至半导体装置260的供应电压(Vdd)。
在一些实施例中，PMOS主动区域262P包括半导体材料基板，其中源极区及漏极区已通过添加掺杂剂以界定源极区与漏极区之间的通道来形成。在一些实施例中，半导体材料包括硅、硅锗、砷化镓，或适合于晶体管或半导体装置的其他电路部件的其他半导体材料。
半导体装置260包括第一组硅上N型掺杂金属晶体管(例如，NMOS晶体管)264N。第一组NMOS晶体管264N包括NMOS主动区域262N，多个源极区S6、S7、S8、S9及S10，多个漏极区D5、D6、D7及D8，以及多个导电接线270N。NMOS主动区域262N的主轴沿着方向299延伸。导电接线270N沿着方向298延伸。相邻源极区与漏极区之间的导电接线270N为第一组NMOS晶体管264N的晶体管的栅极电极(参见例如S6与D5之间的栅极电极270N1，及D5与S7之间的栅极电极270N2，其中漏极D5在晶体管之间共用)。
电力单元266N包括电力单元261G中的电力柱268N与导电接线270N。电力柱268N并行电连接至电力递送轨条(图中未示)，该电力递送轨条在电力单元区261G上方且NMOS主动区域262N上方延伸。导电柱268N电连接至半导体装置260的接地。
在一些实施例中，基板包括晶体管区(或电路区域)，该晶体管区包括多个电路部件，诸如NMOS主动区域262N或PMOS主动区域262P。在一些实施例中，基板包括一或多个电力单元区，诸如电力单元区261V及电力单元区261G。在一些实施例中，电力单元区邻接电路区域或晶体管区。在一些实施例中，电力单元区与电路区域或晶体管区分离。
图3为根据一些实施例的制造半导体装置的方法300的流程图。方法300包括操作302，其中电路部件形成于基板的电路区域中(例如，参见图2A的电路区域204A)。在一些实施例中，基板为源极及漏极区已通过使用例如布植制程添加掺杂剂形成的半导体材料基板。在一些实施例中，半导体材料包括硅、硅锗、砷化镓，或适合于晶体管或半导体装置的其他电路部件的其他半导体材料。
在一些实施例中，形成晶体管包括如下操作：通过例如经由遮蔽材料或图案化材料层中的开口将掺杂剂布植至半导体材料中来将掺杂剂添加至主动区域中的半导体材料。在一些实施例中，形成晶体管包括以下操作：将遮蔽材料层沉积于基板的顶表面上方，在遮蔽材料层中形成图案，根据图案在遮蔽材料层中形成开口，且将掺杂剂原子添加至基板中以形成半导体装置的源极区及漏极区。
方法300包括操作304，其中导电柱形成于基板的电路区域上方。导电柱为一组电连接的导电通孔及/或导电接线区段，前述各者电连接至基板的主动区域中的电路部件且电连接至主动区域上方的导电轨条。在一些实施例中，导电柱通过使用例如化学气相沉积制程沉积层间介电质(inter layer dielectric；ILD)材料于半导体材料基板上方来形成。在一些实施例中，ILD材料通过以下操作而沉积：旋涂沉积，继之以热处置以自经旋涂材料移除溶剂，在低介电常数材料(例如，其中介电常数小于二氧化硅的介电材料)中留下孔洞。根据一些实施例，ILD材料为二氧化硅，或低k介电材料(其中介电常数小于二氧化硅的介电常数)。
在一些实施例中，图案化材料层沉积于ILD材料上方，且图案转印至该图案化材料。在一些实施例中，图案化材料层为光阻剂材料。在一些实施例中，图案化材料层与紫外线微影术方法相容。与光微影术或紫外线微影术相容的图案化材料通过旋涂沉积制程且烘焙以驱离旋涂材料中的溶剂来沉积。在一些实施例中，图案化材料层为硬式罩幕(例如，氮化硅层、碳化硅层，或某其他抗蚀刻无机层)，且图案经由沉积于硬式罩幕材料上方的光微影术材料层中的开口通过蚀刻制程转印至硬式罩幕。
在一些实施例中，蚀刻制程经由图案化材料层中的开口执行以在ILD材料中形成对应开口，其中ILD材料下方的材料层经由开口暴露。在一些实施例中，于在ILD材料中形成开口之后，开口填充有导电材料以携载电流。在一些实施例中，导电柱通过以下操作来形成：重复上文所描述的步骤一或多次，直至导电柱已经生长以包括垂直配置于半导体装置的主动区域上方且电连接至这些主动区域的若干导电材料区段(例如，导电通孔或导电接线区段)。
在一些实施例中，导电柱电连接至晶体管的源极区或漏极区。在一些实施例中，导电柱电连接至模拟电路部件。在一些实施例中，导电柱电连接至解耦电容器，诸如金属绝缘体金属(metal insulator metal；MIM)、金属氧化物金属(metal oxide metal；MOM)、变抗器及MOSCAP，或半导体装置的记忆体结构。
方法300包括操作306，其中导轨条形成于电路区域上方。在一些实施例中，导电轨条通过以下操作来制造：沉积ILD材料，在ILD材料上方沉积图案化材料层，将图案转印至ILD材料，及蚀刻穿过ILD材料以暴露ILD材料下方的材料。在一些实施例中，导电轨条通过沉积导电材料(例如，铜、铝、铜及铝的合金，或与半导体装置的互连结构中形成导电接线相容的其他金属)来形成。在一些实施例中，导电材料通过溅射来沉积。在一些实施例中，导电材料通过电镀来沉积。在一些实施例中，与ILD材料的表面相抵地沉积的过量导电材料通过化学机械抛光(chemical mechanical polishing；CMP)制程移除以暴露ILD材料的表面，而导电材料的一部分在形成于ILD材料中的开口中留下。
方法300包括操作308，其中电力柱形成于基板的电力单元区中。顶侧电力柱(参见例如图2A中的顶侧柱区段210)自基板的装置经定位的顶表面向上延伸直至将电力柱电连接至导电柱的导电轨条。底侧电力柱(参见例如图2A中的底侧柱区段212)延伸穿过基板且在基板的底表面下方朝向导电轨条(参见例如图2A中的导电轨条228)延伸，该导电轨条连接至供应电压或接地。顶侧电力柱的部分与导电柱的数个部分同时制造，导电柱的这些部分自导电轨条延伸至电路区域中的电路部件。在顶侧上方的半导体装置完成或部分完成且基板翻转以经历在基板的底侧上形成例如顶侧互连结构或形成导电柱的步骤之后，底侧电力柱的数个部分以与顶侧电力柱的制造一致的方式制造。
方法300包括操作310，其中导电轨条形成于基板下方，且电连接至电力柱。基板下方的导电轨条以实质上类似于导电轨条于电路区域上方的形成(参见以上操作306)的方式形成：沉积ILD材料、在ILD材料上方沉积图案化材料层，将图案转印至ILD材料，及在ILD材料中蚀刻开口以暴露ILD材料下方的材料。在一些实施例中，导电轨条通过沉积导电材料(例如，铜、铝、铜及铝的合金，或与半导体装置的互连结构中形成导电接线相容的其他金属)来形成。在一些实施例中，导电材料通过溅射来沉积。在一些实施例中，导电材料通过电镀来沉积。在一些实施例中，与ILD材料的表面相抵地沉积的过量导电材料通过化学机械抛光(chemical mechanical polishing；CMP)制程移除以暴露ILD材料的表面，而导电材料的一部分在形成于ILD材料中的开口中留下。
在一些实施例中，基板的顶侧上且基板的背侧上的导电轨条具有相同尺寸及成份。在一些实施例中，基板的顶侧及背侧上的导电轨条基于待在半导体装置的操作期间通过导电轨条携载的电流负载而具有不同尺寸。
方法300包括操作312，其中基板下方的导电轨条电连接至供应电压或接地。导电轨条经由抵靠基板的底表面(或抵靠其中具有底侧导电轨条的半导体装置的层)制造的互连结构电连接至供应电压或接地。与将导电轨条连接至供应电压或接地相关联的步骤类似于与上文在操作308中描述的形成底侧电力柱相关联的步骤。
图4为根据一些实施例的半导体装置布局400的俯视图。在图4中，电路区域402包括是在基板上(图中未示，但参看图2A中的基板202)的一组晶体管或其他电路部件。电路区域402与电力单元阵列406C分离开分离距离490。在一些实施例中，电路区域相邻于电力单元区(例如，电路区域及电力单元阵列为连续的)。分离距离490沿着方向499量测。方向498是沿着电路区域402的边缘，且垂直于方向499。电力单元阵列406C包括多个电力单元区406B，其中每一区具有多个电力柱406A定位。在一些实施例中，分离距离490范围为自约0.001um至约200um。在一些实施例中，电力单元阵列406C相邻于电路区域402。分离距离根据集成电路布局中的空间的可用性来判定。在一些实施例中，大于200um的分离距离是与归因于电力单元阵列与电路区域中的电路部件之间的距离的信号传输迟延相关联，从而取消供应至电路部件的电连接的电力单元的减低的电阻。
导电轨条408A及导电轨条408B配置于电力单元阵列406C中的电力单元406B1、406B2、406B3、406B4及406B5上方。在一些实施例中，导电轨条408A及408B连接至不同电路部件。在一些实施例中，导电轨条408A及408B运用常见类型的电连接(例如，供应电压Vdd或接地Vss)连接至不同组或类型的电路部件。导电轨条408A及408B连接至电力单元阵列406C中的电力单元406B1、406B2、406B3、406B4及406B5中每一者中的两列电力柱。
导电轨条408C1、408C2、408C3及408C4电连接至电力单元列406D中数个电力单元中单一列的电力柱。导电轨条408D1、408D2及408D3电连接至电力衬垫408D4，其中电力衬垫408D4电连接至电力单元列406E中电力柱中的每一者，且三个导电柱电连接至电路区域402中的电路部件。半导体装置布局400中的导电轨条沿着方向499延伸。导电轨条的数目及导电轨条连接至的电力柱的数目为用于半导体电路布局中以执行如上文所描述的电路匹配的电阻减小的函数。在一些实施例中，诸如导电轨条408C1的导电轨条用于半导体装置中以减小制造半导体装置中的加载效应(例如，以减小制造导电轨条时的加载)。在一些实施例中，当电力单元区中的加载效应并非显著的且大数目个电力柱将连接至电路区域而是电路区域上方的加载效应更显著时，使用诸如电力衬垫408D4的电力衬垫。
图5为根据一些实施例的半导体装置布局500的俯视图。在半导体装置布局500中，具有与半导体装置布局400中的半导体布局相同的功能及结构的布局的部件具有递增100的相同的识别数字。电路区域502与电力阵列506分离开分离距离590。分离距离590范围为0.001um至约200um。大于约200um的分离距离诱发信号传输迟延，该信号传输迟延抵制与至电路部件的电连接的减小的电阻相关联的速度改良，从而减慢半导体装置的速度。
电力阵列506C经划分成第一电力阵列区506C1及第二电力阵列区506C2。第一电力阵列区506C1电连接至供应电压Vdd。第二电力阵列区506C2电连接至接地(Vss)。第一电力阵列区506C1包括第一电力单元506B1及第一电力柱506A1。第二电力阵列区506C2具有电力单元506B2与第二电力柱506A2。第一电力柱506A1电连接至供应电压Vdd。第二电力柱506A2电连接至接地(Vss)。电力阵列506通过导电轨条(图中未示)电连接至电路区域502，这些导电轨条类似于上文在半导体装置布局400中描述的导电轨条的实施例。分离距离590沿着方向599量测，而第一电力阵列区506C1及第二电力阵列区506C2沿着方向598分离开。
图6为根据一些实施例的半导体装置布局600的俯视图。半导体装置布局600包括电路区域602。电路区域602通过电力列606C1及电力列606C2沿着方向699在相对侧处邻接。半导体装置布局600中的电力单元在电力单元区中相邻于彼此或为连续的。电力列606C1包括电力单元606B1与第一电力柱606A1。电力列606C2包括电力单元606B2与第二电力柱606A2。电力列606C1及电力列606C2电连接至供应电压Vdd。电力单元606B1及606B2通过导电轨条608B1电连接，该导电轨条电连接至电力单元606B1及电力单元606B2中的电力柱且沿着方向699在电路区域602上方延伸。导电轨条608B2电连接至电力列606B3，且越过电力单元606B2且部分越过电路区域602延伸。导电轨条608B3电连接至电力列606C2，且越过电力单元606B4及部分地越过电路区域602自与导电轨条608B2相对的方向延伸。
图7为根据一些实施例的半导体装置布局700的俯视图。半导体装置布局700包括电路区域702。电路区域702通过电力列706C1及电力列706C2沿着方向799在相对侧处邻接。电力列706C1包括电力单元706B1与电力柱706A1的。电力列706C2包括电力单元706B2与第二电力柱706A2。电力列706C1及电力列706C2电连接至接地(Vss)。电力单元706B1及706B2通过导电轨条708B1电连接，该导电轨条电连接至电力单元706B1及电力单元706B2中的电力柱，且其沿着方向799在电路区域702上方延伸。导电轨条708B2电连接至电力单元706B3中的电力列706C1，且部分越过电路区域702。导电轨条708B3电连接至电力列706C1中的电力单元706B4，且部分越过电路区域702自与导电轨条708B2相对的方向延伸。
图8为根据一些实施例的半导体装置布局800的俯视图。半导体装置布局800包括电路区域802。电路区域802通过电力列806C1及电力列806C2沿着方向899在相对侧处邻接。电力列806C1包括电力单元806B1与电力柱806A1。电力列806C2包括电力单元806B2与第二电力柱806A2。电力列806C1电连接至供应电压(Vdd)。电力列806C2电连接至接地(Vss)。因为电力列806C1及电力列806C2电连接至不同电压源(例如，供应电压及接地)，所以第一列及电力列并非经直接电连接(参见例如针对电连接两个电力列的导电轨条的图7中的导电轨条708B1)。在一些实施例中，如上文所描述的电连接至不同电压源的导电轨条电连接至电路区域中的相同电路部件。在一些实施例中，电连接至不同电压源的导电轨条电连接至电路区域中的不同电路部件。举例而言，导电轨条808B2电连接至电力列806C1中的电力单元806B3，且部分越过电路区域802。导电轨条808B3电连接至电力列806C2中的电力单元806B4，且沿着方向899部分越过电路区域802延伸(例如，垂直于电路区域的在电路区域802与电力列806C2之间延伸的边缘。
图9为根据一些实施例的半导体装置布局900的俯视图。在半导体装置布局900中，电路区域902在电路区域902的相对侧处通过电力行906C1及电力行906C2限界。导电轨条在电路区域902上方延伸，且将电力行906C1及电力行906C2电连接至电路区域902中的电路部件(图中未示)。电力行906C1及电力行906C2电连接至相同电压源。在一些实施例中，电压源为供应电压(Vss)。在一些实施例中，电压源为接地(Vss)。导电轨条908B1电连接至电力行906C1及电力行906C2中的导电轨条，且电连接至电路区域902中的电路部件。导电轨条908B2电连接至电力行906C1中的电力柱，部分越过电路区域902延伸，且电连接至电路区域902中的电路部件。导电轨条908B3电连接至电力行906C2中的导电轨条，部分越过电路区域902延伸，且电连接至电路区域902中的电路部件。导电轨条908B1、908B2及908B3沿着垂直于方向999的方向998延伸。方向998为垂直于电路区域902中晶体管的主动区域的主轴线的方向，且方向999为平行于电路区域902中晶体管的主动区域的主轴线的方向。
图10为根据一些实施例的半导体装置布局1000的俯视图。具有与部件相同的功能或结构的半导体装置布局1000的部件具有递增100的与半导体装置布局900的部件相同的识别数字。在半导体装置布局1000中，电路区域1002在电路区域1002的相对侧处通过电力行1006C1及电力行1006C2限界。导电轨条在电路区域1002上方延伸，且将电力行1006C1及电力行1006C2电连接至电路区域1002中的电路部件(图中未示)。电力行1006C1及电力行1006C2电连接至不同电压源。电力行1006C1电连接至供应电压(Vdd)，且电力行1006C2电连接至接地(Vss)。导电轨条1008B2电连接至电力行1006C1中的电力柱，部分越过电路区域1002延伸，且电连接至电路区域1002中的电路部件。导电轨条1008B3电连接至电力行1006C2中的电力柱，部分越过电路区域1002延伸，且电连接至电路区域1002中的电路部件。导电轨条1008B2及1008B3沿着垂直于方向1099的方向1098延伸。方向1098为垂直于电路区域1002中晶体管的主动区域的主轴线的方向，且方向1099为平行于电路区域1002中晶体管的主动区域的主轴线的方向。电力柱1006A1及电力柱1006A2定位于半导体装置布局1000中的电力单元中，且表示装置中其他导电电力柱。
图11为根据一些实施例的半导体装置布局1100的俯视图。半导体装置布局1100包括四个电路区域1102A、1102B、1102C及1102D。电路区域1102A、1102B、1102C及1102D的相对侧处电力列中的电力单元经分裂(例如，电力列经分裂，或具有电力子列)分裂电力列为分裂电力列的电力单元中的电力柱电连接至不同供应电压的电力列。电力子列为电力列的一部分，或电力列中的电力单元，其中所有电力柱电连接至相同电压源(供应电压(Vdd)，或接地(Vss))。在一些实施例中，分裂电力列的第一电压源为供应电压(Vdd)，且分裂电力列的第二电压源为接地(Vss)。在一些实施例中，分裂电力列的第一电压源为接地(Vss)，且分裂电力列的第二电压源为供应电压(Vdd)。
电路区域1102A通过如下两个分裂电力列在方向1199上于相对侧处邻接：分裂电力列1112A，及分裂电力列1112E。分裂电力列1112A包括电力子列1112A1及电力子列1112A2。电力子列1112A1电连接至第一电压源，且电力子列1112A2电连接至第二电压源。分裂电力列1112E包括电力子列1112E1及电力子列1112E2。电力子列1112E1电连接至第一电压源，且电力子列1112F2电连接至第二电压源。电力子列1112A1及电力子列1112E1在沿着方向1198是在电路区域1102A的同一侧处。电力子列1112A2及电力子列1112E2在沿着方向1198是在电路区域1102A的同一侧。
电路区域1102B通过如下两个分裂电力列在方向1199上于相对侧处邻接：分裂电力列1112B，及分裂电力列1112F。分裂电力列1112B包括电力子列1112B1及电力子列1112B2。电力子列1112B1电连接至第一电压源，且电力子列1112B2电连接至第二电压源。分裂电力列1112F包括电力子列1112F1及电力子列1112F2。电力子列1112F1电连接至第一电压源，且电力子列1112F2电连接至第二电压源。电力子列1112B1及电力子列1112F1沿着方向1198是在电路区域1102B的同一侧。电力子列1112B2及电力子列1112F2沿着方向1198是在电路区域1102B的同一侧。
电路区域1102C通过如下两个分裂电力列在方向1199上于相对侧处邻接：分裂电力列1112C，及分裂电力列1112G。分裂电力列1112C包括电力子列1112C1及电力子列1112C2。电力子列1112C1电连接至第一电压源，且电力子列1112C2电连接至第二电压源。分裂电力列1112G包括电力子列1112G1及电力子列1112G2。电力子列1112G1电连接至第一电压源，且电力子列1112G2电连接至第二电压源。电力子列1112C1及电力子列1112G1沿着方向1198是在电路区域1102C的同一侧。电力子列1112C2及电力子列1112G2沿着方向1198是在电路区域1102C的同一侧。
电路区域1102D通过如下两个分裂电力列在方向1199上于相对侧处邻接：分裂电力列1112D，及分裂电力列1112H。分裂电力列1112D包括电力子列1112D1及电力子列1112D2。电力子列1112D1电连接至第一电压源，且电力子列1112D2电连接至第二电压源。分裂电力列1112H包括电力子列1112H1及电力子列1112H2。电力子列1112H1电连接至第一电压源，且电力子列1112H2电连接至第二电压源。电力子列1112D1及电力子列1112H1沿着方向1198是在电路区域1102D的同一侧。电力子列1112D2及电力子列1112H2沿着方向1198是在电路区域1102D的同一侧。
导电轨条1108B1电连接至两个电力子列1112A1及电力子列1112E1的电力柱，且电连接至电路区域1102A中的电路部件(图中未示)。导电轨条1108B2电连接至两个电力子列1112B2及电力子列1112F2的电力柱，且电连接至电路区域1102A中的电路部件(图中未示)。
导电轨条1108B3电连接至电力子列1112C1的电力柱，且电连接至电路区域1102A中的电路部件(图中未示)。导电轨条1108B3与电力子列1112G1电隔离。导电轨条1108B4电连接至电力子列1112H2中的电力柱，且电连接至电路区域1102A中的电路部件(图中未示)。导电轨条1108B4与电力子列1112D2的电力柱电隔离。
图12为根据一些实施例的半导体装置布局1200的俯视图。在半导体装置布局1200中，电路区域1202A、1202B、1202C及1202D的相对侧处电力行中的电力单元电连接至不同电压源。在一些实施例中，至电压源的连接图案为沿着电力行的电力单元的交替图案。在一些实施例中，在电路区域的第一侧处至电力行的电力单元的电压源的连接图案自电路区域的第二侧(与电路区域的第一侧相对)处的电压源的连接图案偏移。
在半导体装置够1200中，电路区域1202A、1202B、1202C及1202D彼此邻接，且通过电力行的电力单元在相对侧(例如，电路区域1202A的顶侧及电路区域1202D的底侧)处限界。电力行1206C1邻接电路区域1202A的顶侧，且电力行1206C2邻接电路区域1202D的底侧。电路区域1202B及1202C沿着方向1298是在电路区域1202A与1202D之间，且并不邻接电力单元(沿着方向1298)。
电力行1206C1中的电力单元具有至电压源的交替连接如下：电力单元1212B1及电力单元1212B3电连接至第一电压源，且电力单元1212B2及电力单元1212B4电连接至第二电压源。电力单元1212B2沿着方向1199是在电力单元1212B1与电力单元1212B2之间。电力单元1212B3沿着方向1199是在电力单元1212B2与电力单元1212B4之间。电力单元1212B5及电力单元1212B7电连接至第二电压源，且电力单元1212B6及电力单元1212B8电连接至第一电压源。电力单元1212B6沿着方向1199是在电力单元1212B5与电力单元1212B7之间。电力单元1212B7沿着方向1199是在电力单元1212B6与电力单元1212B8之间。
导电轨条1208B1电连接至电力单元1212B5的电力柱及电路区域1202A、1202B、1202C及1202D的电路部件(图中未示)。在一些实施例中，导电轨条连接至电力行的电力单元之间的一些但非所有电路区域。导电轨条1208B2电连接至电力单元1212B1中的电力柱及电路区域1202A、1202B、1202C及1202D中的电路部件。在一些实施例中，连接至电路区域的相对侧处的电路区域的导电轨条电连接至电路区域中的相同电路部件。在一些实施例中，于电路区域的相对侧处连接至电路区域的导电轨条电连接至电路区域中的不同电路部件。
图13为根据一些实施例的半导体装置布局1300的俯视图。半导体装置够1300为混合式装置布局，从而具有半导体装置布局900(具有至越过电路区域彼此直接相对的同一电压源的电连接的电力单元)及半导体装置布局1100(越过电路区域直接彼此相对的分裂电力列或分裂电力单元)两者的部件。
电路区域1302A、1302B、1302C及1302D在四个侧上通过电力单元包围。电路区域1302B是在电路区域1302A与电路区域1302C之间。电路区域1302C是在电路区域1302B与电路区域1302D之间。电力列1312B及电力列1312D沿着方向1399是在电路区域1302A、1302B、1302C及1302D的相对侧处。电力行1312A及电力行1312C沿着方向1398是在电路区域1302A、1302B、1302C及1302D的相对侧处。在一些实施例中，导电轨条电连接至电力单元或电力列，或电力子列，与半导体装置布局的不同位准交叉。在半导体装置布局1300中，导电轨条1308B1电连接至电力子列1312B1，且在电路区域1302A上方延伸。导电轨条1308B2电连接至电力单元1312A中的电力单元，且在电路区域1302A、1302B、1302C及1302D上方延伸。导电轨条1308B1相较于导电轨条1308B2与电路区域1302交叉的位准于不同的半导体装置布局的位准横越电路区域1302A。
越过电路区域1302A、1302B、1302C及1302D直接彼此相对的电力单元电连接至相同电压源(供应电压(Vdd)或接地(Vss))。越过电路区域直接彼此相对的电力子列电连接至相同电压源(供应电压(Vdd)或接地(Vss))。
电力子列1312B1在电路区域1302A上方与电力子列1312D1直接相对，且电力子列1312B1及电力子列1312D1电连接至第一电压源；电力子列1312B2在电路区域1302A上方与电力子列1312D2直接相对，且电力子列1312B2及电力子列1312D2电连接至第二电压源。
电力子列1312B3在电路区域1302B上方与电力子列1312D3直接相对，且电力子列1312B3及电力子列1312D3电连接至第一电压源；且电力子列1312B4在电路区域1302B上方与电力子列1312D4直接相对，且电力子列1312B4及电力子列1312D4电连接至第二电压源。
电力子列1312B5在电路区域1302C上方与电力子列1312D5直接相对，且电力子列1312B5及电力子列1312D5电连接至第一电压源；且电力子列1312B6在电路区域1302C上方与电力子列1312D6直接相对，且电力子列1312B6及电力子列1312D6电连接至第二电压源。
电力子列1312B7在电路区域1302D上方与电力子列1312D7直接相对，且电力子列1312B7及电力子列1312D7电连接至第一电压源；且电力子列1312B8在电路区域1302D上方与电力子列1312D8直接相对，且电力子列1312B8及电力子列1312D8电连接至第二电压源。
导电轨条(图中未示)电连接电力单元及电力子列至电路区域1302A、1302B、1302C及1302D中的电路部件(图中未示)。沿着方向1399电连接至电路区域1302A、1302B、1302C及1302D的相对侧处的电力单元的导电轨条是在电路区域上方半导体装置的同一位准处。沿着方向1398电连接至电路区域1302A、1302B、1302C及1302D的相对侧处的分裂电力单元或电力子列的导电轨条是在电路区域上方半导体装置的同一位准处。
图14为根据一些实施例的半导体装置布局1400的俯视图。半导体装置布局1400为混合式装置布局，从而具有半导体装置布局900(具有越过电路区域直接彼此相对的同一电压源的电连接的电力单元)与半导体装置布局1100(越过电路区域直接彼此相对的分裂电力列或分裂电力单元)两者的部件。
在半导体装置布局1400中，具有半导体装置布局1300中如上文所描述的相同结构及功能的特征具有递增100的相同的识别数字。
在半导体装置布局1400中，电力单元1412A1及1412A2电连接至第一电压源，且电力单元1412A2及1412A4电连接至第二电压源。电力单元1412A2是在电力单元1412A1与电力单元1412A3之间。电力单元1412A3是在电力单元1412A2与电力单元1412A4之间。
电力单元1412C1及1412C2电连接至第一电压源，且电力单元1412C2及1412C4电连接至第二电压源。电力单元1412C2是在电力单元1412C1与电力单元1412C3之间。电力单元1412C3是在电力单元1412C2与电力单元1412C4之间。电力单元1412C1越过电路区域1402A、1402B、1402C及1402D与电路单元1412A1直接相对。类似地，电力单元1412C2与电力单元1412A2直接相对，电力单元1412C3与电力单元1412A3直接相对，且电力单元1412C4与电力单元1412A4直接相对。
虚设单元为如下结构：包括导电柱及/或电力柱且包括于半导体装置布局中以便维持或改良半导体装置的制造制程的均匀性，如下文所描述的虚设单元在半导体装置布局1400中，用于制造导电柱或电力柱的蚀刻均匀性。
虚设单元(或虚设区)1415A及1415D沿着方向1499是在电力单元1412A的末端处。虚设单元1415B及1415C沿着方向1499是在电力单元1412C的末端处。虚设单元1415B及1415C是在电力列1412B的相对侧处，且虚设单元1415C及1415D是在电力列1412D的相对侧处。在虚设单元或虚设区中，形成电力柱，这些电力柱与半导体装置电隔离。在一些实施例中，虚设单元电力柱在电路区域上方与导电轨条电隔离。在一些实施例中，虚设单元电力柱在基板的底部下方与导电轨条(例如，电连接至电压源(供应电压(Vdd)或接地(Vss)的导电轨条)电隔离。在一些实施例中，虚设单元定位于半导体装置布局中电路区域的角落处。在一些实施例中，虚设单元沿着电路区域的半导体装置局部的电力列或电力行或电力子列的电力单元之间的边缘定位，以在不添加寄生电容情况下提供图案均匀性。
图15为根据本案的一实施例的至少一个实施例的半导体装置1500的方块图。
在图15中，半导体装置1500包括在上面具有电路巨型模型(下文中，巨型模型)1502的基板1501外加其他。在一些实施例中，巨型模型1502为SRAM巨型模型。在一些实施例中，巨型模型1502为不同于SRAM巨型模型的巨型模型。巨型模型1502包括线路布线配置1504。导致线路布线配置1504的布局图的实例包括图5至图14中每一者中的布线配置布局图。
图16为根据一些实施例的电子设计自动化(electronic design automation；EDA)系统1600的方块图。
在一些实施例中，EDA系统1600为包括硬件处理器1602及非暂时性计算机可读储存媒体(储存媒体)1604的通用计算装置。计算机可读储存媒体1604编码有(亦即，储存有)计算机程序码，亦即，一组计算机可执行指令(指令)外加其他事项。通过硬件处理器1602进行的计算机可执行指令1606的执行表示(至少部分)EDA工具，该EDA工具实施本文中根据一或多者(下文中，所提及制程及/或方法)描述的例如方法的一部分或全部。
硬件处理器1602经由总线1608电耦接至计算机可读储存媒体1604。硬件处理器1602亦通过总线1608电耦接至I/O接口1610。网络接口1612亦经由总线1608电连接至硬件处理器1602。网络接口1612连接至网络1614，使得硬件处理器1602及计算机可读储存媒体1604能够经由网络1614连接至外部部件。硬件处理器1602用以执行编码于计算机可读储存媒体1604中的计算机程序码1606，以便使得EDA系统1600可用于执行所提及程序及/或方法的一部分或全部。在一或多个实施例中，硬件处理器1602为中央处理单元(centralprocessing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(applicationspecific integrated circuit；ASIC)及/或合适处理单元。
在一或多个实施例中，计算机可读储存媒体1604为电子、磁性、光学、电磁、红外及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体1604包括半导体或固态记忆体、磁带、可卸除式计算机磁盘、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、刚性磁盘，及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1604包括紧凑型光盘只读记忆体(compact disk-read only memory；CD-ROM)、紧凑型光盘-读取/写入(compact disk-read/write；CD-R/W)及/或数字视频光盘(digital video disc；DVD)。
在一或多个实施例中，储存媒体1604储存计算机程序码1606，该计算机程序码用以使得EDA系统1600(其中此执行表示(至少部分)EDA工具)可用于执行所提及程序及/或方法的一部分或全部。在一或多个实施例中，储存媒体1604亦储存信息，该信息促进执行所提及程序及/或方法的一部分或全部。在一或多个实施例中，储存媒体1604储存标准单元库1607，这些标准单元包括如本文中所揭示的此类标准单元。
EDA系统1600包括I/O接口1610。I/O接口1610耦接至外部电路。在一或多个实施例中，I/O接口1610包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕，及/或用于传达信息及命令至硬件处理器1602的游标方向键。
EDA系统1600亦包括耦接至处理器1602的网络接口1612。网络接口1612允许EDA系统1600与网络1614通信，一或多个其他计算机系统连接至该网络。网络接口1612包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一或多个实施例中，所提及程序及/或方法的一部分或全部实施于两个或两个以上EDA系统1600中。
EDA系统1600用以经由I/O接口1610接收信息。经由I/O接口1610接收的信息包括以下各者中的一或多者：指令、数据、设计规则、标准单元库，及/或供硬件处理器1602处理的其他参数。信息经由总线1608被传送至硬件处理器1602。EDA系统1600用以经由I/O接口1610接收与UI相关的信息。信息作为使用者接口(user interface；UI)1652储存于计算机可读媒体1604中。
在一些实施例中，所提及程序及/或方法的一部分或全部实施为独立软件应用程序以供处理器执行。在一些实施例中，所提及程序及/或方法的一部分或全部实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，所提及程序及/或方法的一部分或全部实施为对软件应用程序的插件。在一些实施例中，所提及程序及/或方法中的至少一者实施为是EDA工具的一部分的软件应用程序。在一些实施例中，所提及程序及/或方法的一部分或全部实施为由EDA系统1600使用的软件应用程序。在一些实施例中，包括标准单元的布局图使用诸如购自CADENCE DESIGN SYSTEMS,Inc.的
的工具或另一合适布局产生工具来产生。
在一些实施例中，程序实施为储存于非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部/可卸除式及/或内部/嵌入式储存器或记忆体单元，例如以下各者中的一或多者：光盘，诸如DVD；磁盘，诸如硬盘；半导体记忆体，诸如ROM、RAM、记忆体卡及类似者。
图17为根据一些实施例的集成电路(integrated circuit；IC)制造系统1700及与该IC制造系统相关联的IC制造流程的方块图。在一些实施例中，基于布局图，以下各者中的至少一者使用IC制造系统1700来制造：(A)一或多个半导体罩幕，或(B)半导体集成电路的层中的至少一个元件。
在图17中，IC制造系统1700包括实体，诸如设计室1720、罩幕室1730及IC制造商/晶圆厂(“fab”)1750，这些实体在设计、开发及制造循环及/或与制造IC装置1760相关的服务中彼此互动。IC制造系统1700中的实体通过通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为多种不同网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。每一实体与其他实体中的一或多者互动，且提供服务至其他实体中的一或多者及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1720、罩幕室1730及IC晶圆厂1750中的两者或两者以上通过单一较大公司拥有。在一些实施例中，设计室1720、罩幕室1730及IC晶圆厂1750中的两者或两者以上共存于共同设施中且使用共同资源。
设计室1720(或设计团队)产生IC设计布局图1722。IC设计布局图1722包括针对IC装置1760设计的各种几何图案。几何图案对应于构成待制造的IC装置1760的各种元件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1722的一部分包括各种IC特征，诸如待形成于半导体基板(诸如硅晶圆)中及安置于半导体基板上的各种材料层中的主动区、栅极电极、源极及漏极、金属接线或层间互连的通孔，及用于接合衬垫的开口。设计室1720实施恰当设计程序以制造IC设计布局图1722。设计程序包括逻辑设计、实体设计或置放及路由中的一或多者。IC设计布局图1722在具有几何图案的信息的一或多个数据文件中呈现。举例而言，IC设计布局图1722可以GDSII文件格式或DFII文件格式表达。
罩幕室1730包括罩幕数据准备1732及罩幕制造1744。罩幕室1730使用IC设计布局图1722来制造一或多个罩幕1745用于根据IC设计布局图1722来制造IC装置1760的各种层。罩幕室1730执行罩幕数据准备1732，其中IC设计布局图1722转译成代表性数据文件(“representative data file；RDF”)。罩幕数据准备1732提供RDF用于罩幕制造1744。罩幕制造1744包括罩幕书写器。罩幕书写器将RDF转换为基板，诸如罩幕1745或半导体晶圆1753上的影像。IC设计布局图1722通过罩幕数据准备1732操控以符合罩幕书写器的特定特性及/或IC晶圆厂1750的要求。在图17中，罩幕数据准备1732及罩幕制造1744说明为分离元素。在一些实施例中，罩幕数据准备1732及罩幕制造1744可被统称为罩幕数据准备。
在一些实施例中，罩幕数据准备1732包括光学近接性校正(optical proximitycorrection；OPC)，其使用微影术增强技术来补偿影像误差，诸如可产生自绕射、干涉、其他制程效应及类似者的影像误差。OPC调整IC设计布局图1722。在一些实施例中，罩幕数据准备1732包括其他解析度增强技术(resolution enhancement techniques；RET)，诸如离轴照明、子解析度辅助特征、相转移罩幕、其他合适技术及类似者或其组合。在一些实施例中，反向微影术技术(inverse lithography technology；ILT)亦经使用，该技术将OPC作为反向成像问题处置。
在一些实施例中，罩幕数据准备1732包括检查IC设计布局图1722的罩幕规则检查器(mask rule checker；MRC)，该罩幕规则检查器已经历了运用一组罩幕产生规则的OPC中的制程，该组罩幕产生规则含有某些几何及/或连接性约束以确保足够余裕、考虑半导体制造制程中的可变性及类似者。在一些实施例中，MRC修改IC设计布局图1722以在罩幕制造1744期间补偿限制，该罩幕制造可撤销通过OPC执行的修改的部分以便满足罩幕产生规则。
在一些实施例中，罩幕数据准备1732包括微影术制程检查(lithography processchecking；LPC)，该微影术制程检查模拟将通过IC晶圆厂1750实施以制造IC装置1760的处理。LPC基于IC设计布局图1722模拟此处理以产生经模拟制造的装置，诸如IC装置1760。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数，及/或制造制程的其他态样。LPC考虑各种因数，诸如虚像对比度、焦深(“depthof focus；DOF”)、罩幕误差增强因数(“mask error enhancement factor；MEEF”)、其他合适因数及类似者或其组合。在一些实施例中，在经模拟制造装置已通过LPC产生之后，若经模拟装置形状上并未足够逼近而不能满足设计规则，则OPC及/或MRC经重复以进一步精细化IC设计布局图1722。
应理解，罩幕数据准备1732的以上描述已出于清楚目的予以了简化。在一些实施例中，罩幕数据准备1732包括额外特征，诸如逻辑运算(logic operation；LOP)以根据制造规则来修改IC设计布局图1722。另外，在罩幕数据准备1732期间应用至IC设计布局图1722的程序可按多种不同次序执行。
在罩幕数据准备1732之后且在罩幕制造1744期间，罩幕1745(或光罩或主罩幕)或罩幕1745群组基于经修改的IC设计布局图1722来制造。在一些实施例中，罩幕制造1744包括基于IC设计布局图1722执行一或多个微影术曝光。在一些实施例中，电子束(electron-beam、e-beam)或多个电子束的机构用以基于经修改的IC设计布局图1722在罩幕1745上形成图案。罩幕1745可以各种技术形成。在一些实施例中，罩幕1745使用二元技术形成。在一些实施例中，罩幕图案包括不透明区及透明区。用以曝光已涂布于晶圆上的影像敏感材料层(例如，光阻剂层)的诸如紫外(ultraviolet；UV)光束的辐射束通过不透明区阻断，且透射通过透明区。在一个实例中，罩幕1745的二元罩幕版本包括二元罩幕的透明基板(例如，熔融石英)及不透明区中涂布的不透明材料(例如，铬)。在另一实例中，罩幕1745使用相转移技术形成。在罩幕1745的相转移罩幕(phase shift mask；PSM)版本中，形成于相转移罩幕上的图案中的各种特征用以具有恰当相位差以增强解析度及成像品质。在各种实例中，相转移罩幕可为经衰减PSM或交变PSM。通过罩幕制造1744产生的罩幕用于多种制程中。举例而言，此类罩幕用于离子布植制程中以在半导体晶圆1753中形成各种经掺杂区，用于蚀刻制程中以在半导体晶圆1753中形成各种蚀刻区，及/或用于其他合适制程中。
IC晶圆厂1750包括晶圆制造1752。IC晶圆厂1750为IC制造业务，该IC制造业务包括用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，IC晶圆厂1750为半导体代工。举例而言，可存在用于多种IC产品之前工序制造(前工序(front-end-of-line；FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后工序制造(后工序(back-end-of-line；BEOL)制造)，且第三制造设施可提供用于代工业务的其他服务。
IC晶圆厂1750使用通过罩幕室1730制造的罩幕1745以制造IC装置1760。因此，IC晶圆厂1750至少间接地使用IC设计布局图1722来制造IC装置1760。在一些实施例中，半导体晶圆1753通过IC晶圆厂1750使用罩幕1745制造以制造IC部件1760。在一些实施例中，IC制造包括至少间接基于IC设计布局图1722执行一或多个微影术曝光。半导体晶圆1753包括硅基板，或上面形成有材料层的其他恰当基板。半导体晶圆1753进一步包括各种掺杂区、介电特征、多位准互连及类似者(形成于后续制造步骤)中的一或多者。
与集成电路(integrated circuit；IC)制造系统(例如，图17的制造系统1700)及与该制造系统相关联的IC制造流程相关的细节例如在以下各者中找到：2016年2月9日授予的美国专利第9,256,709号、2015年10月1日公开的美国预授予公开案第20150278429号、2014年2月6日公开的美国预授予公开案第20140040838号及2007年8月21日授予的美国专利第7,260,442号，前述各案中每一者的全文据此以引用方式并入。
熟悉此项技术者应易于理解，所揭示实施例中的一或多者满足上文阐述的优势中的一或多者。在研读前述说明内容之后，熟悉此项技术者将能够实现本文中如广泛揭示的等效物及各种其他实施例的各种改变、取代。因此，意欲关于其授予的保护仅受含有于随附权利要求书及其等效物中的定义限制。
一或多个计算机的系统可用以借助于在系统上安设有软件、固件、硬件或其组合来执行特定操作或动作，系统在操作中使得系统执行动作。一或多个计算机程序可用以借助于包括指令来执行特定操作或动作，指令在通过数据处理设备执行时使得设备执行动作。一个通用态样包括一种装置。装置亦包括：具有第一组电路部件的电路，其中电路是在基板的第一侧上的电路区域中；第一组导电柱，第一组导电柱是在基板的第一侧上方；第一导电轨条，第一导电轨条电连接至第一组导电柱中的每一者，其中第一组导电柱中的每一者通过第一导电轨条电连接至第一组电路部件中的每一者；及延伸通过基板的第一电力单元，其中第一电力单元可包括：延伸通过基板的第一数目个电力柱，其中第一数目个电力柱中的每一者并行电连接至第一导电轨条。此态样的其他实施例包括对应计算机系统、设备及记录于一或多个计算机储存装置上的计算机程序，前述各者用以执行方法的动作。
实施可包括以下特征中的一或多者。装置可包括：基板的第一侧上方的第二导电轨条；第二组导电柱，其中第二组导电柱中的每一者电连接至第二导电轨条；以及第二电力单元可包括延伸穿过基板的第二数目个电力柱，其中第二数目个中的每一者并行电连接至第二导电轨条。在一些实施例中，第一数目个电力柱的数目等于第二数目个电力柱的数目。在一些实施例中，第一数目个电力柱的数目不同于第二数目个电力柱的数目。在一些实施例中，第一导电轨条电连接至接地，且第二导电轨条电连接至一供应电压。在一些实施例中，第一电力单元相邻于第二电力单元。在一些实施例中，电路区域是在第一电力单元与第二电力单元之间。在一些实施例中，装置包含第三导电轨条。第二电力单元电连接至基板的第二侧下方的第三导电轨条。在一些实施例中，第一电力单元与电路区域分离开第一分离距离，第一分离距离不小于0.001μm且不大于200μm。所描述的技术的实施可包括硬件、方法或制程，或计算机可存取媒体上的计算机软件。
一个态样包括一种半导体装置。半导体装置亦包括：基板的第一侧处的晶体管区、晶体管区中的多个晶体管、第一组导电柱以及电连接至第一组导电柱中的每一者的第一导电轨条。第一组导电柱中的每一者电连接至晶体管中的一对应晶体管。第一导电轨条是在基板的第一侧上。装置亦包括：第二导电轨条及第一数目个电力柱。第二导电轨条是在基板的第二侧上，且基板的第二侧与基板的第一侧相对。第一数目个电力柱是在基板的第一电力单元区的一电力单元中，其中第一数目个电力柱中的每一者电连接至第一导电轨条，且第一数目个电力柱中的每一者电连接至第二导电轨条。此态样的其他实施例包括对应计算机系统、设备及记录于一或多个计算机储存装置上的计算机程序，前述各者用以执行方法的动作。
实施可包括以下特征中的一或多者。半导体装置可包括晶体管区与第一电力单元区之间的一区，其中区具有范围为自不小于0.001μm至不大于200μm的一宽度。在一些实施例中，第一顶侧导电轨条电连接至晶体管中每一晶体管的源极。在一些实施例中，第一数目个电力柱的数目不大于1000。在一些实施例中，半导体装置可包括具有第二数目个电力柱的第二电力区，第二数目个电力柱通过第一顶侧导电轨条电连接至第一数目个电力柱。在一些实施例中，半导体装置可包括在电力单元中第二数目个电力柱。第一数目个电力柱是在电力单元的第一部分中，且第二数目个电力柱是在电力单元的第二部分中且电连接至第二电压源。半导体装置可包含电连接至第二数目个电力柱的第二顶侧导电轨条。在一些实施例中，半导体装置包含晶体管区的一角落处的一虚设区。虚设区可包括电力柱，电力柱与一电压源或晶体管区域电隔离。第一电压源及第二电压源是同一电压源。所描述的技术的实施可包括硬件、方法或制程，或计算机可存取媒体上的计算机软件。
一个态样包括一种半导体装置。半导体装置亦包括基板的第一侧处的电路区域，电路区域可包括一组晶体管；第一组导电轨条，第一组导电轨条电连接至电路区域的组晶体管且在电路区域上方在第一方向上延伸。装置亦包括第二组导电轨条，第二组导电轨条电连接至电路区域的组晶体管且在电路区域上方在第二方向上延伸。装置亦包括第一电压源；第二电压源；第一组电力柱，第一组电力柱是在第一电力单元中且电连接至第一组导电轨条及第一电压源。装置亦包括第二电力单元中的第二组电力柱，第二组电力柱电连接至第二组导电轨条及第二电压源。此态样的其他实施例包括对应计算机系统、设备及记录于一或多个计算机储存装置上的计算机程序，前述各者用以执行方法的动作。
实施可包括以下特征中的一或多者。半导体装置，其中第二组导电轨条的第一导电轨条横越第一组导电轨条中的第一导电轨条，且第二导电轨条横越电路区域。所描述的技术的实施可包括硬件、方法或制程或计算机可存取媒体上的计算机软件。
根据一实施例，提供制造半导体装置的方法，包含以下步骤：在基板的电路区域中掺杂多个主动区域；制造一电力柱，电力柱延伸穿过基板；制造自基板延伸的多个导电柱，其中导电柱中的每一者电连接至主动区域中的一对应主动区域；以及制造第一导电轨条，第一导电轨条自电路区域上方延伸至电力柱，其中第一导电轨条将电力柱电连接至导电柱中的每一者。在一些实施例中，制造电力柱的步骤包含以下步骤：穿过基板蚀刻一开口；用一导电材料填充开口；以及在基板的第一侧上制造多个导电通孔及多个导电接线，导电接线自开口中的导电材料延伸，其中导电柱是在基板的第一侧上。在一些实施例中，制造导电柱的步骤进一步包含以下步骤：在基板的与基板的第一侧相对的第二侧上制造多个背侧电力柱。在一些实施例中，方法进一步包含以下步骤：制造第二导电轨条，其中第二导电轨条并行地电连接背侧电力柱中的每一者。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本案的一实施例的态样。熟悉此项技术者应了解，其可易于使用本案的一实施例作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本案的一实施例的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本案的一实施例的精神及范畴。
Claims (1)
1.一种半导体装置，其特征在于，包含：
一电路，具有一第一组电路部件，其中该电路是在一基板的一第一侧上的一电路区域中；
一第一组导电柱，该第一组导电柱是在该基板的该第一侧上方；
一第一导电轨条，该第一导电轨条电连接至该第一组导电柱中的每一者，其中该第一组导电柱中的每一者通过该第一导电轨条电连接至该第一组电路部件中的每一者；以及
一第一电力单元，延伸通过该基板，其中该第一电力单元包含：
一第一数目个电力柱，延伸通过该基板，其中该第一数目个电力柱中的每一者并行电连接至该第一导电轨条。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/075,968 US11410986B2 (en) | 2020-10-21 | 2020-10-21 | Power cell for semiconductor devices |
| US17/075,968 | 2020-10-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113809042A true CN113809042A (zh) | 2021-12-17 |
Family
ID=78892824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110141281.2A Pending CN113809042A (zh) | 2020-10-21 | 2021-02-02 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US11410986B2 (zh) |
| CN (1) | CN113809042A (zh) |
| TW (1) | TWI840650B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11410986B2 (en) * | 2020-10-21 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power cell for semiconductor devices |
| US12100655B2 (en) | 2022-05-17 | 2024-09-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits having signal lines formed with double patterning |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260442B2 (en) | 2004-03-03 | 2007-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for mask fabrication process control |
| US8850366B2 (en) | 2012-08-01 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making a mask by forming a phase bar in an integrated circuit design layout |
| US9921640B2 (en) * | 2012-09-28 | 2018-03-20 | Intel Corporation | Integrated voltage regulators with magnetically enhanced inductors |
| US9256709B2 (en) | 2014-02-13 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit mask patterning |
| US9465906B2 (en) | 2014-04-01 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for integrated circuit manufacturing |
| US11410986B2 (en) * | 2020-10-21 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power cell for semiconductor devices |
-
2020
- 2020-10-21 US US17/075,968 patent/US11410986B2/en active Active
-
2021
- 2021-01-28 TW TW110103243A patent/TWI840650B/zh active
- 2021-02-02 CN CN202110141281.2A patent/CN113809042A/zh active Pending
-
2022
- 2022-07-13 US US17/864,365 patent/US11929360B2/en active Active
-
2024
- 2024-02-26 US US18/586,918 patent/US20240194664A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240194664A1 (en) | 2024-06-13 |
| TW202218045A (zh) | 2022-05-01 |
| US11929360B2 (en) | 2024-03-12 |
| TWI840650B (zh) | 2024-05-01 |
| US20220352143A1 (en) | 2022-11-03 |
| US20220122960A1 (en) | 2022-04-21 |
| US11410986B2 (en) | 2022-08-09 |
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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