TW201913227A - 產生遮罩圖案的方法 - Google Patents

產生遮罩圖案的方法 Download PDF

Info

Publication number
TW201913227A
TW201913227A TW106140926A TW106140926A TW201913227A TW 201913227 A TW201913227 A TW 201913227A TW 106140926 A TW106140926 A TW 106140926A TW 106140926 A TW106140926 A TW 106140926A TW 201913227 A TW201913227 A TW 201913227A
Authority
TW
Taiwan
Prior art keywords
pattern
mandrel
design
mask
frame
Prior art date
Application number
TW106140926A
Other languages
English (en)
Inventor
王琮瑜
鄭年富
江嘉評
池明輝
黃文俊
高蔡勝
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201913227A publication Critical patent/TW201913227A/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/76—Patterning of masks by imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明實施例提供產生心軸圖案的方法。藉由建構邊框，啟動複數個前導心軸，以及將前導心軸延伸橫跨邊框，以產生心軸圖案。當圖案區域包含孔洞時，在延伸前導心軸之後，從前述孔洞中移除心軸的一部分。

Description

產生遮罩圖案的方法
本發明實施例是關於積體電路製造技術，特別是有關於產生遮罩圖案的方法。
隨著積體電路(Integrated Circuit；IC)變得更小且更複雜，積體電路(IC)設計者使用電子設計自動化(electronic design automation；EDA)軟體工具來設計積體電路(IC)。一般而言，積體電路的設計過程是由描述積體電路的功能且可包含各種性能要求的說明書開始。接著，在邏輯設計階段(logic design phase)期間，使用數種硬體描述語言的其中一者，例如Verilog硬體描述語言或超高速積體電路硬體描述語言(Very high-speed IC Hardware Description Language；VHDL)，在抽象的暫存器轉移邏輯(Register Transfer Logic；RTL)層次來描述積體電路(IC)功能的邏輯實現(logical implementation)。通常，EDA軟體工具係使用來自IC製造商的標準程式庫(standard library)將抽象邏輯合成為技術依賴網表(technology dependent netlist)。暫存器轉移邏輯(RTL)亦可描述晶片上電路的行為，以及到輸入端和輸出端的互連。
在邏輯設計階段完成之後，IC進入實體設計階段(Physical Design Phase)。實體設計階段是由暫存器轉移邏輯 (RTL)設計及可用的邏輯閘(logic gate)程式庫創造半導體晶片設計，且包含決定所使用的邏輯閘、定義邏輯閘的位置以及將邏輯閘互連。實體設計階段會輸出設計佈局。
在設計佈局完備之後，使用遮罩準備工具(mask preparation tool)產生在IC製造中所使用的遮罩。在先進的節點(node)生產中，如10nm及5nm的節點，佈局設計可包含分布在不規則區域中的部件(feature)以滿足複雜的功能。舉例而言，可在圓環形狀(donut shaped)的區域中形成鰭片部件(fin feature)。使用傳統的遮罩產生方法需要長時間才能產生在先進節點生產中的佈局設計之遮罩，且有時圖案部件可能會從遮罩圖案中遺漏。
本發明的一些實施例提供產生遮罩圖案的方法，包含根據圖案區域的邊界資訊建構邊框，從邊框的第一邊緣在邊框內部啟動複數個前導心軸(leading mandrel)，以及將前導心軸延伸橫跨邊框至邊框的第二邊緣，以在邊框之內產生複數個心軸(mandrel)。
本發明的一些實施例提供產生遮罩的方法，包含接收積體電路(IC)設計佈局，其中IC設計佈局包含設計區塊，此設計區塊包含在圖案區域中的心軸圖案，在圖案區域中產生複數個心軸，包含建構涵蓋圖案區域的邊框，沿邊框的第一邊緣啟動複數個前導心軸，和延伸前導心軸橫跨邊框，以及採用光罩繪圖機(mask writer)可讀取的格式輸出心軸圖案佈局。
本發明另一實施例提供電腦系統，包含處理器及 包含電腦可讀取的指令的記憶體，當處理器執行前述指令時，使得處理器根據圖案區域的邊界資訊建構邊框，在邊框內從邊框的第一邊緣啟動複數個前導心軸，且延伸前導心軸橫跨邊框至邊框的第二邊緣，以在邊框內產生複數個心軸，其中第二邊緣平行於第一邊緣。
100‧‧‧IC製造系統
102‧‧‧IC設計
120‧‧‧設計公司
132‧‧‧遮罩數據準備
134‧‧‧遮罩製造
140‧‧‧遮罩公司
152‧‧‧晶圓
160‧‧‧代工廠
162‧‧‧IC裝置
200‧‧‧圖案產生系統
202‧‧‧系統記憶體
204‧‧‧處理器
206‧‧‧大量儲存裝置
208‧‧‧圖案產生軟體
210‧‧‧數據
212‧‧‧使用者介面
214‧‧‧使用者
216‧‧‧設計佈局
218‧‧‧圖案佈局
220‧‧‧通訊模組
300‧‧‧方法
310、320、330、340、350‧‧‧操作
400、600、700a、700b‧‧‧設計區塊
402、500a、500b、500c、602、702‧‧‧圖案區域
404、704‧‧‧外邊界
406、502、504、506、706‧‧‧內邊界
408、508a、508b、508c、608‧‧‧邊框
410‧‧‧左側邊緣
412、612‧‧‧前導心軸
414、422、720‧‧‧長度
416‧‧‧寬度
418‧‧‧間距
420‧‧‧右側邊緣
421‧‧‧距離
424、624、724‧‧‧心軸
712‧‧‧晶種
714、716、718‧‧‧區域
E‧‧‧延伸
L‧‧‧邊框長度
P1‧‧‧間距值
W1‧‧‧心軸寬度值
根據以下的詳細說明並配合所附圖式可更加理解本發明實施例的觀點。應注意的是，根據本產業的標準慣例，圖式中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖為積體電路(IC)製造系統及相關IC製造流程的方塊示意圖。
第2圖為根據本發明一實施例之圖案產生系統的方塊示意圖。
第3圖為根據本發明一實施例之產生心軸圖案的方法的流程圖。
第4A至4F圖顯示使用第3圖的方法之部件產生過程的設計區塊(design block)的平面示意圖。
第5A圖包含各種形狀的設計區塊之平面示意圖。
第5B圖包含各種形狀的設計區塊之平面示意圖。
第6A至6C圖顯示使用第3圖的方法之部件產生過程的矩形設計區塊的平面示意圖。
第7A圖為使用傳統方法產生鰭片部件的設計區塊的平面示意圖。
第7B圖為使用本發明一實施例之方法產生鰭片部件的設計區塊的平面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明實施例所提供標的之不同部件(feature)。以下敘述各個元件及其排列方式的特定範例，以簡化本發明實施例。當然，這些敘述僅作為範例，並非用以限定本發明實施例。舉例而言，若是以下敘述第一部件形成於第二部件之上或上方，即表示其可能包含第一部件與第二部件是直接接觸的實施例，亦可能包含有附加部件形成於第一部件與第二部件之間，而使第一部件與第二部件可能未直接接觸的實施例。另外，本發明實施例中的不同範例可能重複使用相同的參考符號及/或標記。這些重複是為了簡化與清晰的目的，並非用以表示所討論的不同實施例及/或結構之間的關係。
此外，在此可以使用與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能會有不同方位(旋轉90度或其他方位)，並且在此使用的空間相關用詞也可依此做同樣地解釋。
第1圖為積體電路(IC)製造系統100及其相關的IC製造流程的方塊示意圖。IC製造系統100可由本發明實施例提供的標的之各方面內容而受益。
IC製造系統100包含複數個實體，這些實體在有關於製造IC裝置162的設計、開發、製造週期及/或維護中互動。舉例而言，IC製造系統100包含設計公司(design house)120、遮罩公司(mask house)140及IC製造商160(即代工廠(fab))。設計公司120、遮罩公司140及IC製造商160係由通訊網路(communication network)連結。通訊網路可以是單一網路或是各種不同的網路，例如內部網路(intranet)或網際網路(internet)，且可包含有線及/或無線通訊管道。每個實體可與其他實體互動，且可對其他實體提供服務及/或自其他實體接受服務。一或多個設計公司120、遮罩公司140及IC製造商160可由單一較具規模的公司所擁有，且甚至可在共同的設施中共存並使用共同的資源。
設計公司(或設計團隊)120產生IC設計佈局(IC design layout)。IC設計佈局包含針對IC裝置162設計的各種幾何圖案。一個示範的IC設計佈局可包含一或多個設計區塊(design block)。每一個設計區塊可包含根據限制性設計規則(Restricted Design Rules；RDRs)設計的複數個圖案。舉例而言，前述圖案可包含長邊沿X軸方向定向的心軸圖案(mandrel pattern)。心軸圖案可具有心軸寬度W1。心軸(mandrel)沿著與X軸方向正交的Y軸方向以邊到邊(edge-to-edge)的間距(pitch)P1隔開。IC設計佈局中的各種幾何圖案可對應至金屬、氧化物或半導體層的圖案，其製造出IC裝置162的各種構件。前述各種構件可包含主動區、閘極電極、層間內連線的金屬導線或導孔以及接合墊的開口，這些構件將形成在半導體基底 (例如矽晶圓)以及設置在半導體基底上的各種材料層中。在一實施例中，心軸圖案是用於形成鰭式場效電晶體(Fin Field Effect Transistor；FinFET)結構的鰭片。
設計公司120採用適合的設計程序，以形成IC設計佈局。設計程序可包含邏輯設計(logic design)、實體設計(physical design)及/或放置和佈線(place and route)。來自設計公司120的IC設計佈局可在具有幾何圖案資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局可以在GDSII檔案格式、DFII檔案格式或其他合適的電腦可讀取的檔案格式中表示。
遮罩公司140使用IC設計佈局來製造一或多個遮罩，以用於製造IC裝置162的各層。遮罩公司140進行遮罩數據準備132、遮罩製造134以及其他適合的作業。遮罩數據準備132將IC設計佈局轉換成可以被光罩繪圖機(mask writer)實際繪製的形式。接著遮罩製造134製造複數個遮罩，其用於將基底(例如晶圓)圖案化。在本實施例中，遮罩數據準備132與遮罩製造134係繪示為分開的組成單元。然而，遮罩數據準備132與遮罩製造134可共同地稱為遮罩數據準備。
在本實施例中，遮罩數據準備132包含圖案產生系統，其產生設計佈局中的圖案佈局。舉例而言，圖案產生系統可產生由設計佈局中的邊界所界定的區域中的心軸圖案佈局(mandrel pattern layout)。舉例而言，圖案產生系統可產生心軸圖案，例如用於鰭片結構的心軸，其在設計佈局中的一或多個鰭片邊界內。鰭片邊界可以是實心且具規則形狀的區域，例如實心矩形區域，或是複雜區域，例如具有一或多個切口(cut out) 的區域。本發明實施例提供在各種區域中產生心軸圖案的方法，以及實施此方法的電腦程式。
在遮罩數據準備132中的圖案產生系統還可準備其他圖案，例如用在雙重圖案微影(double patterning)製程中的切割圖案佈局(cut pattern layout)。舉例而言，心軸圖案佈局界定在第一曝光中的心軸圖案，且切割圖案佈局界定在第二曝光中的切割圖案。切割圖案移除心軸圖案、其衍生物或兩者之不想要的部分。最終圖案包含心軸圖案加上其衍生物，但不包含切割圖案。
遮罩數據準備132還可包含光學鄰近修正(optical proximity correction；OPC)模組。OPC模組使用微影增強(lithography enhancement)技術來補償影像錯誤，例如由繞射(diffraction)、干涉(interference)或其他製程效果造成的影像錯誤。遮罩數據準備132還可包含遮罩規則檢查機(mask rule checker；MRC)模組。MRC模組以一組可包含某些幾何及連接限制的遮罩創造規則(mask creation rule)來核對IC設計佈局，以確保有足夠的範圍(margin)來考慮在半導體製造過程中的變異。遮罩數據準備132還可包含微影製程檢查(lithography process checking；LPC)模組。LPC模組模擬IC製造商160將執行以製造IC裝置162的製程。製程參數可包含與IC製造循環有關的各種製程的參數、與製造IC所使用的工具及/或其他方面的製造過程有關的參數。
應了解的是，為了清楚地說明，上述遮罩數據準備132的描述已簡化，且數據準備可包含額外的部件例如邏輯 運算(logic operation；LOP)模組，以根據製造規則調整IC設計佈局。此外，在遮罩數據準備132期間用於IC設計佈局的製程可以用各種不同的順序執行。
在遮罩數據準備132之後以及在遮罩製造134期間，根據圖案佈局形成一個遮罩或一組遮罩。舉例而言，使用電子束(electron-beam；e-beam)或多個電子束的機制，根據圖案佈局在遮罩(光罩或倍縮光罩(reticle))上形成圖案。可使用各種技術形成遮罩以得到所需的功能，例如穿透式遮罩或反射式遮罩。在一實施例中，使用二元技術(binary technology)形成遮罩，其中遮罩圖案包含不透明(opaque)區及透明區。用來將塗佈在晶圓上的圖像敏感材料層(例如光阻)曝光的輻射束(radiation beam)例如紫外光(ultraviolet；UV)束被不透明區阻擋，並穿過透明區。在一範例中，二元遮罩(binary mask)包含透明基底(如熔融石英)，以及不透明材料(如鉻)塗佈在遮罩的不透明區中。在另一實施例中，使用相位移技術(phase shift technology)形成遮罩。在相位移遮罩(phase shift mask；PSM)中，形成在遮罩上的圖案中的各種部件配置為具有適當的相位差(phase difference)，以提高解析度及影像品質。在各種不同的範例中，相位移遮罩可以是衰減的相位移遮罩或是交替的相位移遮罩。
IC製造商160例如半導體晶圓代工廠(foundry)使用由遮罩公司140製造的遮罩來製造IC裝置162。IC製造商160是IC製造公司，其包含大量的製造設備來製造各種不同的IC產品。舉例而言，有用在複數個IC產品的前端(front end)製造的 製造設備(即前段(front-end-of-line；FEOL)製造)，同時第二製造設備可提供對於IC產品的互連及封裝的後端(back end)製造(即後段(back-end-of-line；BEOL)製造)，以及第三製造設備可為晶圓代工廠提供其他服務。
使用遮罩(或多個遮罩)製造半導體基底，以形成IC裝置162。半導體基底可包含矽基底或具有材料層形成於其上的其他適合的基底。其他適合的基底包含另一個合適的元素半導體(elementary semiconductor)，例如鑽石或鍺；合適的化合物半導體，例如碳化矽、砷化銦或磷化銦；或是合適的合金半導體，例如矽鍺碳、磷砷化鎵或磷銦化鎵。半導體晶圓還可包含各種摻雜區、介電部件及多層內連線(在後續製造步驟形成)。遮罩可用在各種製程中，舉例而言，遮罩可用在離子植入製程中，以在半導體晶圓中形成各種摻雜區，遮罩可用在蝕刻製程中，以在半導體晶圓中形成各種蝕刻區，以及/或遮罩可用在其他合適的製程中。
第2圖是根據本發明一實施例之圖案產生系統200的方塊示意圖。圖案產生系統200可用於遮罩公司140中的遮罩數據準備132。圖案產生系統200為資訊處理系統，例如電腦、伺服器、工作站(workstation)或其他合適的裝置。圖案產生系統200包含處理器204，其彼此通訊地耦接(communicatively coupled)至系統記憶體(system memory)202、大量儲存裝置(mass storage device)206、使用者介面212及通訊模組220。
系統記憶體202提供處理器204非暫時性(non-transitory)且電腦可讀取(computer-readable)的儲存空 間，以促使處理器204執行電腦指令。系統記憶體206的範例可包含隨機存取記憶體(Random Access Memory；RAM)例如動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)、同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory；SDRAM)、固態記憶裝置及/或各種已知的其他記憶裝置。
可操作通訊模組220用來傳輸資訊例如IC設計佈局檔案至IC製造系統100中的其他組成單元，例如設計公司120。通訊模組220的範例可包含乙太網路卡(Ethernet card)、802.11無線網路(WiFi)裝置、蜂巢式數據無線電(cellular data radio)及/或其他合適的裝置。
電腦程式、指令及數據儲存在大量儲存裝置206上。大量儲存裝置206的範例可包含硬碟、光碟機、磁光(magneto-optical)碟機、固態儲存裝置及/或各種已知的其他大量儲存裝置。
在本發明之一實施例中，圖案產生軟體208可儲存在大量儲存裝置206中。使用圖案產生軟體208以產生圖案的數據210也可儲存在大量儲存裝置206中。當處理器204執行圖案產生軟體208時，圖案產生軟體208會從設計佈局產生圖案佈局。圖案產生軟體208可以是現有電子設計自動化(EDA)軟體的附加組件(add-on package)，例如明導國際公司(Mentor Graphics)的CALIBRE軟體或是獨立運作的軟體。
另一方面，圖案產生軟體208及/或數據210可遠端儲存在伺服器、遠端儲存裝置例如雲端儲存裝置中。在一實施 例中，在操作期間圖案產生系統200可透過通訊模組220下載圖案產生軟體208。在另一實施例中，圖案產生系統200可遠端執行圖案產生軟體208，例如透過軟體即服務(Software as a Service；SAAS)之服務。
使用者介面212使得使用者214例如遮罩設計工程師可以與圖案產生系統200互動。使用者214可使用各種工具例如鍵盤或滑鼠來輸入資訊至圖案產生系統200中。各種輸出裝置例如顯示器可用來提供資訊給使用者214。
在操作過程中，圖案產生系統200配置為根據設計佈局216產生圖案佈局218。在一實施例中，在圖案產生系統200上執行軟體指令，以進行遮罩數據準備132。
更進一步地在實施例中，圖案產生系統200從設計公司120接收設計佈局216，並產生一或多個圖案佈局218，例如包含心軸結構的圖案佈局。可藉由執行圖案產生軟體208而產生圖案佈局218。在圖案產生完成之後，圖案產生系統200將圖案佈局218傳送至遮罩製造134。
在一實施例中，設計佈局216及圖案佈局218可以用GDSII檔案格式傳送。在另一實施例中，設計佈局216及圖案佈局218在IC製造系統100的組成單元之間以替代的檔案格式例如DFII、CIF、OASIS或任何其他合適的檔案類型來傳送。此外，在另一實施例中，圖案產生系統200及遮罩公司140可包含額外及/或不同的組成單元。
第3圖是根據本發明一實施例之產生心軸圖案的方法300的流程圖。方法300可由圖案產生軟體208實施。第 4A-4F圖顯示使用方法300的心軸產生製程之設計區塊(design block)400的平面示意圖。
在方法300的操作310中，可解析(parse)在設計佈局中的設計區塊，以在接收設計佈局之後確認具有線形圖案或心軸圖案的設計區塊。在一實施例中，確認具有心軸圖案的設計區塊可藉由電子設計自動化軟體例如明導國際公司(Mentor Graphics)的CALIBRE軟體來進行。在設計佈局中可包含一或多個設計區塊。設計佈局可以是以一或多個具有IC電路之一或多個設計區塊的幾何圖案資訊的資料檔案的形式呈現。設計佈局檔案可包含每一個設計區塊之圖案區域的位置及形狀的資訊，以及在每一個設計區塊中圖案的資訊。在一實施例中，圖案區域的資訊可以用邊界資訊的方式呈現。
第4A圖示意性地繪示在設計佈局中示範的設計區塊400。設計區塊400具有由邊界資訊提供的圖案區域402。在第4A圖所示的設計區塊400中，圖案區域402是由外邊界404及內邊界406所界定。圖案區域402是位在外邊界404以內以及內邊界406以外的區域。外邊界404圍繞圖案區域402。內邊界406在圖案區域402中界定出一孔洞。在一些實施例中，圖案區域402可不包含內邊界。在一些實施例中，圖案區域402包含兩個以上的內邊界406，且每一個內邊界406皆在外邊界404中界定出一孔洞。
第5A圖包含具有各種形狀之圖案區域的設計區塊的平面示意圖。圖案區域500a包含無任何孔洞的實心矩形區域。圖案區域500a的邊界資訊僅包含外邊界而不具有任何內邊 界。圖案區域500b包含具有分別由內邊界502與504界定的兩孔洞的矩形區域。圖案區域500c包含在角落區具有由內邊界506界定的孔洞的矩形區域。
再請參照第4A圖，在第4A圖中的外邊界404是具有沿X軸方向的第一邊緣和沿Y軸方向的第二邊緣之矩形。另一方面，外邊界404可以是任何合適的形狀，例如多邊形、圓形、橢圓形、複合形狀(compound shape)、不規則形狀或其他形狀。同理，內邊界406可以是任何合適的形狀，例如多邊形、圓形、橢圓形、複合形狀(compound shape)、不規則形狀或其他形狀。
設計佈局檔案更包含每一個設計區塊的圖案資訊。每一個設計區塊可包含根據一些限制性設計規則(Restricted Design Rules；RDRs)設計的複數個圖案。在IC設計佈局中的各種幾何圖案可對應至金屬、氧化物或半導體層的圖案，其構成所製造的IC裝置162的各種構件。前述各種構件可包含形成在半導體基底(例如矽晶圓)中及設置在半導體基底上的各種材料層中的主動區、閘極電極、層間內連線的金屬導線或導孔以及接合墊的開孔。
在一實施例中，圖案可包含線形圖案或心軸圖案。在本實施例中，線形圖案與心軸圖案係參照複數條平行線的圖案而可互換地使用。在一實施例中，這些平行線可具有相同的線寬，且設置在相同的線到線(line-to-line)距離。另一方面，這些線可具有不同的線寬及/或不同的線到線距離。
心軸圖案可用於形成IC裝置162中的各種結構。舉例而言，心軸圖案可用於在主動區中形成鰭片以建構鰭式場效
電晶體(Fin Field Effect Transistor；FinFET)裝置，在鰭式場效電晶體(FinFET)裝置的鰭片上方形成虛設閘極結構，在層間介電層(Interlayer Dielectric Layer；ILD)中形成金屬導線，以及可用於任何其他合適的製程。
在設計區塊400中，圖案區域402可填入包含複數個長軸沿X軸方向定向的心軸之心軸圖案。心軸圖案資訊可包含心軸寬度值W1，其中心軸寬度值W1表示在心軸圖案中每一個心軸的寬度。在一實施例中，可選擇心軸寬度值W1以在基底上產生寬度介於約5nm至約27nm的心軸。心軸圖案資訊亦可包含間距值P1，其中間距值P1表示沿正交於X軸方向的Y軸方向之相鄰心軸的邊到邊(edge-to-edge)的間隔。在一實施例中，可選擇間距值P1以在基底中產生間距值介於約20nm至約55nm的心軸。在一實施例中，心軸圖案係用於在FinFET裝置中形成鰭片的心軸圖案。
在方法300的操作320中，建構邊框(bounding box)以包含在具有心軸圖案之確認的設計區塊中的圖案區域。可根據圖案區域的邊界資訊及圖案資訊建構邊框。在一實施例中，邊框可以是涵蓋圖案區域的矩形，且矩形的一邊平行於心軸圖案中之心軸的方向。邊框可以是環繞圖案區域之最小的矩形。在一實施例中，邊框與圖案區域的外邊界的形狀及位置相同。在一實施例中，可使用電子設計自動化軟體中的指令或指示進行邊框的建構，例如使用明導國際公司(Mentor Graphics)的CALIBRE軟體。另一方面，可使用專屬程式(dedicated program)進行邊框的建構。
第4B圖顯示在圖案區域402周圍建構邊框408的設計區塊400的示意圖。邊框408是與外邊界404相同的矩形。第5B圖包含建構邊框508a、508b以及508c的圖案區域500a、500b以及500c的示意圖。
在方法300的操作330中，自邊框的一邊緣啟動前導心軸(leading mandrel)。前導心軸可從邊框的任何一邊開始放置，這個邊與心軸圖案中的心軸的方向垂直。前導心軸沿邊框的邊緣放置且以反映至心軸圖案中的心軸之間距的一間距放置。每一個前導心軸可以是多邊形，例如矩形。在一實施例中，前導心軸的建構可使用電子設計自動化軟體例如明導國際公司(Mentor Graphics)的CALIBRE軟體的指令或指示來進行。另一方面，可使用專屬程式(dedicated program)進行前導心軸的建構。
第4C圖是具有複數個前導心軸412沿左側邊緣410形成在邊框408內的設計區塊400的平面示意圖。每一個前導心軸412可從左側邊緣410開始且沿X軸方向(即心軸圖案中的心軸方向)延伸在邊框408內。這些前導心軸412可沿左側邊緣410且以一間距(space)418隔開平均地分布。間距418為心軸圖案所提供的間距值P1。
第一前導心軸412可與邊框408的邊緣411相隔一距離421設置。邊緣411與邊緣410正交。在一實施例中，距離421可介於0至約間距值P1之間。
每一個前導心軸412可以是合適的形狀，例如實心的多邊形，其可以根據心軸圖案提供的心軸寬度值W1用來建 構心軸。舉例而言，每一個前導心軸412可以是實心矩形，其具有沿Y軸方向的寬度416以及沿X軸方向的長度414。填滿對應於前導心軸412的矩形以形成遮罩圖案。前導心軸412的寬度416是心軸圖案所提供的心軸寬度值W1。可任意地選擇前導心軸412的長度414。在一實施例中，前導心軸412的長度414可介於約間距值P1的一半至約間距值P1的兩倍之間。
另一方面，每一個前導心軸412可以是其他形狀，其可被遮罩數據準備軟體使用，以根據心軸寬度值W1建構心軸。舉例而言，每一個前導心軸412可以是圓點，其直徑對應於心軸寬度值W1。
另外，複數個前導心軸412可沿平行於邊緣410的邊緣420放置在邊框408內。
在方法300的操作340中，將每一個前導心軸延伸至對應於邊框長度之一長度。在延伸之後，每一個前導心軸成為橫跨邊框經過邊框全長的心軸及/或平行線。在一實施例中，前導心軸在邊框中的延伸可使用電子設計自動化軟體例如明導國際公司(Mentor Graphics)的CALIBRE軟體中的指令或指示來進行。另一方面，可使用專屬程式(dedicated program)進行前導心軸的延伸。
第4D圖為設計區塊400的平面示意圖，其顯示複數個前導心軸412沿左側邊緣410配置，且朝右側邊緣420沿X軸方向延伸至對應於邊框408長度的一長度422(即邊框長度L)。前導心軸412的延伸可藉由連續地拉長前導心軸矩形直到心軸矩形的右側邊緣達到右側邊緣420來進行。在寬度為心軸寬度值 W1的帶狀區域中產生心軸424。另一方面，當複數個前導心軸412沿右側邊緣420放置時，前導心軸412可朝左側邊緣410沿X軸方向延伸至對應於邊框408長度的長度422。
第4E圖顯示在複數個前導心軸412延伸橫跨邊框408之後，複數個心軸424建構於邊框408內之設計區塊400的平面示意圖。複數個心軸424是橫跨邊框408的直線，具有根據心軸圖案之寬度416且以間距418排列。由內邊界406所排除的區域也被心軸424覆蓋。
在方法300的操作350中，移除心軸位在圖案區域的內邊界以內的部分，且用心軸圖案將設計區塊圖案化。在一實施例中，自內邊界移除心軸可使用電子設計自動化軟體例如明導國際公司(Mentor Graphics)的CALIBRE軟體中的指令或指示來進行。另一方面，可使用專屬程式(dedicated program)進行心軸的移除。
第4F圖是在自內邊界406以內的區域移除心軸424的部分之後的設計區塊400的平面示意圖。如第4F圖所示，在設計區塊400的圖案區域402中形成心軸圖案。心軸圖案橫跨圖案區域402分布，圖案區域402包含由內邊界406所界定的孔洞周圍的所有區域。
當在設計區塊中產生的心軸圖案不具有任何孔洞或內邊界時，可省略操作350。第6A-6C圖顯示使用方法300產生心軸圖案的製程之矩形設計區塊600的平面示意圖。在確認包含心軸圖案的設計區塊之後，根據心軸圖案提供的邊界資訊建構出圍繞圖案區域602的邊框608，如第6A圖所示。圖案區域 602是不具任何孔洞的矩形。可使用方法300的操作310來執行設計區塊的確認。可使用操作320進行建構邊框608。可進行後續的操作330以沿邊框608的邊緣放置複數個前導心軸612，如第6B圖所示。接著進行操作340延伸前導心軸612橫跨邊框608以在圖案區域602中形成心軸624，如第6C圖所示。因為圖案區域602不包含任何孔洞，在延伸之後完成圖案產生製程。
傳統上心軸圖案或線形圖案是從設計佈局產生，首先沿每一條線及/或心軸形成複數個晶種(seed)，然後延伸前述晶種直到相鄰的晶種互相連接以形成一實線。第7A圖是使用傳統方法產生心軸的設計區塊700a的平面示意圖。設計區塊700a具有圖案區域702，其包含在外邊界704內的矩形區域以及排除被內邊界706界定的孔洞。傳統上是藉由為圖案區域702中的每一個心軸放置複數個晶種712，以在圖案區域702中產生心軸圖案。每一個晶種712沿心軸的方向可具有長度720。晶種712可沿著對應於心軸圖案中的心軸之直線平均地放置。接著晶種712沿直線延伸以形成心軸724。
可根據圖案的尺寸選擇晶種712的長度720和晶種712之間的間隔。舉例而言，晶種712的長度720可與心軸圖案中的心軸間距成比例。當選擇較長的晶種712時，產生心軸圖案所需的時間較短。然而，當長度720大於圖案區域702中的區域寬度時，例如在區域716與718中，晶種712無法放置在這種區域中，導致在上述區域中缺少心軸部分。當選擇較短的晶種712時，產生心軸圖案所需的時間則較長，會導致產量偏低。
本發明實施例提供縮短製程時間且不會遺漏心軸 之產生心軸圖案的方法。第7B圖是使用本發明一實施例之方法產生心軸的設計區塊700b的平面示意圖。藉由沿外邊界702的一邊放置種子心軸(seed mandrel)，延伸種子心軸橫跨至外邊界702的相對邊(如圖中箭號所示之延伸E)，然後移除位在內邊界706內部的心軸部分，以產生心軸724。結果產生的設計區塊700b不會在區域714及716中遺漏任何心軸。在設計區塊700b中產生心軸圖案的製程時間也大幅地短於在設計區塊700a中產生心軸圖案的製程時間。
進行產生心軸的各種試運轉(test run)以比較在第7A圖中所述的傳統方法和根據本發明實施例的方法。試運轉係在主動區中產生心軸，例如對於FinFET裝置中的鰭片以10nm節點製造及5nm節點製造。試運轉表明本發明實施例之方法縮短產生心軸圖案的運轉時間約40%至約80%之間。舉例而言，使用在第7A圖中所述的傳統方法在具有一個裝置的遮罩1中產生心軸圖案需要約5000秒，使用本發明實施例的方法在遮罩1中產生心軸圖案只需要約3000秒，結果縮短約40%的運轉時間。試運轉也顯示使用在第7A圖中所述的傳統方法在具有42個裝置的遮罩2中產生心軸圖案需要約10000秒，使用本發明實施例的方法在遮罩2中產生心軸圖案只需要約2000秒，結果縮短約80%的運轉時間。試運轉更顯示使用在第7A圖中所述的傳統方法在具有66個裝置的遮罩3中產生心軸圖案需要約25000秒，使用本發明實施例的方法在遮罩3中產生心軸圖案只需要約8000秒，結果縮短約68%的運轉時間。
本發明實施例提供產生心軸圖案的方法。相較於 產生心軸圖案的傳統方法，本發明實施例避免在具有孔洞的圖案區域中遺漏心軸。相較於傳統方法，本發明實施例之方法也大幅縮短產生心軸圖案的製程時間。本發明實施例之方法提升在10nm節點及5nm節點製造中產生遮罩的品質及效率。
本發明一實施例提供產生遮罩圖案的方法。此方法包含根據圖案區域的邊界資訊建構邊框，在邊框內自邊框的第一邊緣啟動複數個前導心軸，以及延伸前導心軸橫跨邊框至邊框的第二邊緣，以在邊框內產生複數個心軸。
在一些實施例中，其中邊框是涵蓋圖案區域的矩形，且複數個心軸垂直於第一邊緣。
在一些實施例中，上述方法更包含從圖案區域中由內邊界所界定的孔洞移除心軸的部分。
在一些實施例中，其中內邊界是位在邊框內的矩形。
在一些實施例中，上述方法更包含在建構邊框之前，確認具有心軸圖案之圖案區域的設計區塊。
在一些實施例中，其中啟動複數個前導心軸包含建構複數個矩形，且每一個矩形的寬度對應於心軸圖案提供的心軸寬度。
在一些實施例中，其中每一個矩形的長度介於心軸圖案提供的間距值的0.5倍至2.0倍之間。
本發明另一實施例提供產生遮罩的方法。此方法包含接收積體電路(IC)設計佈局，其中IC設計佈局包含設計區塊，此設計區塊包含在圖案區域中的心軸圖案，在圖案區域中 產生複數個心軸包含建構涵蓋圖案區域的邊框，沿邊框的第一邊緣啟動複數個前導心軸，和延伸前導心軸橫跨邊框，以及採用光罩繪圖機(mask writer)可讀取的格式輸出心軸圖案佈局。
在一些實施例中，其中產生複數個心軸更包含從圖案區域中由內邊界所界定的孔洞移除心軸的部分。
在一些實施例中，其中邊框為矩形。
在一些實施例中，其中內邊界是位在邊框內的矩形。
在一些實施例中，上述方法更包含確認包含心軸圖案的設計區塊。
在一些實施例中，其中啟動複數個前導心軸包含沿邊框的第一邊緣建構複數個矩形，且每一個矩形的寬度對應於心軸圖案提供的心軸寬度。
在一些實施例中，其中積體電路佈局包含一或多個鰭式場效電晶體(FinFET)裝置，且心軸圖案包含複數個心軸用以在主動區中形成鰭片。
本發明另一實施例提供電腦系統，此電腦系統包含處理器及包含電腦可讀取的指令的記憶體，當處理器執行前述指令時，使得處理器根據圖案區域的邊界資訊建構邊框，在邊框內從邊框的第一邊緣啟動複數個前導心軸，且延伸前導心軸橫跨邊框至邊框的第二邊緣，以在邊框內產生複數個心軸，其中第二邊緣平行於第一邊緣。
在一些實施例中，其中電腦可讀取的指令更使得處理器從圖案區域中由內邊界所界定的孔洞移除心軸的部分。
在一些實施例中，其中電腦可讀取的指令更使得處理器在建構邊框之前，確認具有心軸圖案之圖案區域的設計區塊。
在一些實施例中，其中電腦可讀取的指令更使得處理器產生複數個矩形以啟動複數個前導心軸，且每一個矩形的寬度對應於心軸圖案提供的心軸寬度。
在一些實施例中，其中電腦可讀取的指令更使得處理器接收IC設計佈局，其中IC設計佈局包含設計區塊，且設計區塊包含心軸圖案。
在一些實施例中，其中電腦可讀取的指令更使得處理器以光罩繪圖機(mask writer)可讀取的格式輸出心軸圖案佈局。
前述內文概述了許多實施例的部件，使本發明所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本發明所屬技術領域中具有通常知識者應可理解，可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到相同的優點。本發明所屬技術領域中具有通常知識者也應了解，這些等效的結構並未背離本發明之精神與範圍。在不背離本發明之精神與範圍的前提下，可對本發明實施例進行各種改變、置換及修改。

Claims (1)

  1. 一種產生遮罩圖案的方法，包括：根據一圖案區域的邊界資訊建構一邊框；在該邊框內自該邊框的一第一邊緣啟動複數個前導心軸；以及延伸該些前導心軸橫跨該邊框至該邊框的一第二邊緣，以在該邊框內產生複數個心軸。
TW106140926A 2017-08-25 2017-11-24 產生遮罩圖案的方法 TW201913227A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/686,955 US10324369B2 (en) 2017-08-25 2017-08-25 Methods for generating a mandrel mask
US15/686,955 2017-08-25

Publications (1)

Publication Number Publication Date
TW201913227A true TW201913227A (zh) 2019-04-01

Family

ID=65435069

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140926A TW201913227A (zh) 2017-08-25 2017-11-24 產生遮罩圖案的方法

Country Status (3)

Country Link
US (1) US10324369B2 (zh)
CN (1) CN109426069A (zh)
TW (1) TW201913227A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10803227B2 (en) * 2017-08-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with line-end extensions
US11989496B2 (en) 2021-08-19 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel patterning

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8381152B2 (en) 2008-06-05 2013-02-19 Cadence Design Systems, Inc. Method and system for model-based design and layout of an integrated circuit
US8312394B2 (en) * 2010-11-29 2012-11-13 Synopsys, Inc. Method and apparatus for determining mask layouts for a spacer-is-dielectric self-aligned double-patterning process
US8799833B2 (en) * 2011-04-29 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8637400B2 (en) * 2011-06-21 2014-01-28 International Business Machines Corporation Interconnect structures and methods for back end of the line integration
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8745556B2 (en) 2012-06-28 2014-06-03 Taiwan Semiconductor Manufacturing Co., Ltd. Layout method and system for multi-patterning integrated circuits
US9029230B2 (en) 2013-01-31 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive line routing for multi-patterning technology
US8826193B1 (en) * 2013-02-27 2014-09-02 Synopsys, Inc. Detection and removal of self-aligned double patterning artifacts
US9946827B2 (en) 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning

Also Published As

Publication number Publication date
US10324369B2 (en) 2019-06-18
US20190064652A1 (en) 2019-02-28
CN109426069A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
US11392745B2 (en) Method for improving circuit layout for manufacturability
US20210240907A1 (en) Method and Apparatus for Integrated Circuit Mask Patterning
TWI607326B (zh) 半導體元件的製作方法
TWI671902B (zh) 積體電路及形成及製作方法
US9995998B2 (en) Method and apparatus for integrated circuit layout
TWI512515B (zh) 半導體元件之影像圖案的優化方法
US11763057B2 (en) Critical dimension uniformity
US20200104447A1 (en) Routing-resource-improving method of generating layout diagram and system for same
TW201913227A (zh) 產生遮罩圖案的方法
CN110858266B (zh) 集成电路布图调整处理方法及系统、半导体装置制造方法
US20220254770A1 (en) Backside conducting lines in integrated circuits
US11989496B2 (en) Method and structure for mandrel patterning
CN220934080U (zh) 集成电路
US11853674B2 (en) Methods and systems for integrated circuit photomask patterning
US11281838B1 (en) Optimized layout cell
JP2014211554A (ja) 露光用マスク、それを用いて製造された半導体デバイス、およびマスクデータ作成方法