JP2007103607A - スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ - Google Patents

スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ Download PDF

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Abstract

【課題】基板電圧制御技術を実装したスタンダードセルにおいて、設計自由度を高めながら設計工数を少なくする。
【解決手段】スタンダードセル３００は、通常電源配線１６０、１６１が予め設定した位置に配置されている。従って、このような通常電源配線１６０、１６１を持つ他のスタンダードセルが隣接して配置された場合には、これ等の通常電源配線１６０、１６１は互いに結線される。更に、スタンダードセル３００には、前記他のスタンダードセルを隣接して並べたとき、互いに接続されない基板用電源端子１２０が配置される。従って、複数のスタンダードセル３００を並べて半導体集積回路を構成する場合には、セル間基板電源配線の配線経路などを自由に設定でき、設計自由度が向上する。
【選択図】図１

Description

本発明は、半導体集積回路のレイアウト設計における基本単位を構成するスタンダードセル、更に、このスタンダードセルを使用した半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリに関し、特に、トランジスタの基板電圧をソース電圧と独立に制御する基板制御機能を備えたスタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置及びスタンダードセルライブラリに関するものである。
従来より、スタンダードセルを配列し結線することにより所望の機能を実現する半導体集積回路がある。この半導体集積回路のうち、リーク電流の削減、動作周波数の向上、及び製造時の良品率（歩留まり）の改善を目的として、基板電圧制御機能を備えた半導体集積回路がある。
この基板電圧制御機能を備えた半導体集積回路は、スタンダードセル内に備えられたトランジスタの基板端子に、ソース端子用の電源配線とは独立した別系統の電源配線を介して、ソース端子等に通常動作時に印加される電圧（電源電圧ＶＤＤ又は接地電圧ＶＳＳ）とは異なる基板電圧を基板端子に印加できるようにし、これにより、トランジスタの実効的な閾値電圧を変化させて、半導体基板の不純物濃度を変更することなくトランジスタの実効的な閾値電圧を変更することができるようにしている。
そして、実効的な閾値電圧の絶対値を変更することによって、トランジスタの電気特性を変えることが可能となる。例えば、実効的な閾値電圧の絶対値を上げることにより、リーク電流を削減することができる。これは、リーク電流の大半を占めるサブスレッショルド電流が、実効的な閾値電圧Ｖｔの絶対値｜Ｖｔ｜に対してexp(-|Vt|)に比例するためである。また、実効的な閾値電圧の絶対値を下げることにより、トランジスタのスイッチング速度を向上させることができる。これは、実効的な閾値電圧の絶対値の低下に伴って、ソース・ドレイン電流が増加し、トランジスタの電流駆動能力が向上するためである。
従って、実効的な閾値電圧の絶対値を上げることができるよう構成すれば、半導体集積回路に備えられたトランジスタのうち、一時的に使用しない回路に備えられたトランジスタの実効的な閾値電圧の絶対値を一時的に上げることにより、半導体集積回路の動作性能に影響を与えることなくリーク電流を削減し、半導体集積回路の消費電力を効果的に削減することができる。
一方、実効的な閾値電圧の絶対値を下げることもできるよう構成すれば、高速動作が要求されるトランジスタの実効的な閾値電圧の絶対値を下げることにより、トランジスタのスイッチング速度を向上させて、半導体集積回路の動作周波数を向上させることができる。
更に、実効的な閾値電圧の絶対値を上下することができるよう構成すれば、半導体集積回路の製造時の基板への不純物注入濃度のばらつき等によるトランジスタの閾値電圧のばらつきを、そのばらつきに応じて電気的に補正することが可能となる。これにより、製造時に生じた閾値電圧のばらつきを製造後に補正できるようになり、半導体集積回路内に備えられたトランジスタが、設計保証された範囲から逸脱した性能になる確率を減少させることができるので、半導体集積回路の歩留まりを向上させることができる。
以下に、基板電圧制御機能を備えた半導体集積回路で用いられるスタンダードセルに関する２つの従来例について説明する。
先ず、第１の従来例について説明する。図１２は、特許文献１に記載されたスタンダードセルを示す。
同図において、スタンダードセル１００は、通常電源配線１２、１３及び基板電源配線１５を備えている。通常電源配線１２、１３と基板電源配線１５とは、何れも、スタンダードセル１００の左辺から右辺まで横方向に配線されており、且つ、各々の配線幅及び配線位置は、異なるスタンダードセル間で共通化されている。これにより、スタンダードセル同士が左右に隣接して配置された時、各々のスタンダードセルに備えられた通常電源配線１２、１３及び基板電源配線１５は、各々電気的に互いに接続される。
通常電源配線１２に印加される電圧は電源電圧ＶＤＤであり、スタンダードセル１００に備えられたｐチャネル型トランジスタのソースに接続されている。また、通常電源配線１３に印加される電圧は接地電圧ＶＳＳであり、スタンダードセル１００に備えられたｎチャネル型トランジスタのソース端子に接続されている。図１２においては、通常電源配線１２、１３と、各トランジスタのソース端子は、ビアホール１１、１４を介して各々接続されている。
基板電源配線１５は、スタンダードセル１００に備えられたｎチャネル型トランジスタの基板端子に接続されている。基板電源配線１５に接地電圧ＶＳＳとは異なる電位を与えることによって、スタンダードセル１００に備えられたｎチャネル型トランジスタの実効的な閾値電圧を変更することができるようになっている。基板電源配線１５は、ビアホール１６を介して拡散層に接続され、これによってｎチャネル型トランジスタの基板端子へ基板電源配線１５より通常電源配線１３の電位とは異なる電位を与えることができる。
次に、第２の従来例を説明する。図１３は、特許文献２に記載されたスタンダードセルである。スタンダードセル１７０は、電源端子２、３と、拡散層４、５及びポリシリコン配線６、７を備える。電源端子３は、ｎチャネル型トランジスタのソース端子及び基板に接地電圧ＶＳＳの電位を供給するために備えられる。電源端子２は、ｐチャネル型トランジスタのソース端子及び基板に電源電圧ＶＤＤを供給するために備えられている。
前記電源端子２、３は、各々、第１層メタル配線と第２層メタル配線を備え、更に、第１層メタル配線と第２層メタル配線との間のビアホールと、拡散層と第１層メタル配線との間のビアホールを各々１つずつ備えている。
また、スタンダードセル同士が左右に隣接して配置された時、各々のスタンダードセルに備えられた電源端子２同士又は電源端子３同士は、電気的に互いに接続されない構造となっている。
米国特許公報第５７６３９０７号（ＦＩＧ．２Ａ） 特開２００２−２９９４５０号公報（図１）
しかしながら、前記第１の従来例は、設計自由度が低いという課題があり、また前記第２の従来例は、設計工数が大きいという課題がある。
以下に前記欠点の各々の詳細を述べる。
先ず、第１の従来例に関する課題である設計自由度の低さに関して、２つの項目を以下に詳細に説明する。２つの項目とは、スタンダードセル自体のレイアウト設計における設計自由度の低さと、そのスタンダードセルを用いた半導体集積回路のレイアウト設計における設計自由度の低さである。以下に、各項目について述べていく。
先ず、１つ目の項目、すなわち、スタンダードセルのレイアウト設計における設計自由度の低さに関して、以下に述べる。
第１の従来例におけるスタンダードセルでは、基板電源配線１５が予めスタンダードセル内部に固定されて配置されているため、そのスタンダードセルに搭載される論理が如何なるものであっても、基板電源配線１５が敷設されている領域に、別の同層のメタル配線を配置することが出来ないという設計制約が生じる。この設計制約により、スタンダードセル自体のレイアウト設計におけるメタル配線の敷設の自由度が低いという問題があった。
次に、２つ目の項目、すなわち、このスタンダードセルを用いた半導体集積回路のレイアウト設計における設計自由度の低さについて述べる。
第１の従来例のスタンダードセルを用いて半導体集積回路を設計する場合、基板電源配線１５は、予めスタンダードセル内部に固定されて配置されている。そのため、既述の通り基板電源配線１５が敷設されている領域に、別の同層の配線を配置することが出来ないという設計制約が生じており、この設計制約により、半導体集積回路のレイアウト設計における配線の自由度が低いという問題があった。以下、この具体例を示す。
図１４は、第１の従来例のスタンダードセルを用いた半導体集積回路の一例である。スタンダードセル２５００は、第１の従来例のスタンダードセルである。半導体集積回路２５９９は、複数の機能の異なるスタンダードセル２５００を同一方向に配列した複数のスタンダードセル列２５５０を複数列含んでいる。
また、複数のスタンダードセル２５００に備えられた１組の通常電源配線１３、１２と１本の基板電源配線１５とは、スタンダードセルが左右に隣接することにより互いに接続されており、各々、セル間通常電源配線２５０４、２５０５及びセル間基板電源配線２５０３を構成している。更に、セル間通常電源配線２５０４、２５０５及びセル間基板電源配線２５０３は、各々、通常電源ストラップ配線２５４２、２５４１及び基板電源ストラップ配線２５４０と接続されている。
更に、セル間通常電源配線２５０４、２５０５及びセル間基板電源配線２５０３は、各々、通常電源ストラップ配線２５４２、２５４１及び基板電源ストラップ配線２５４０を介して半導体集積回路２５９９の外部の電流供給源に接続されている。
更に、半導体集積回路２５９９は、ハードマクロ２５１０を備えている。ハードマクロ２５１０は、出力バッファ２５３１、２５１１を備えており、各々、信号配線２５３２及び２５１２と接続されており、これにより、出力バッファ２５３１、２５１１から出力された信号は、信号配線２５３２、２５１２を伝播する。
信号配線２５３２の配線方向は、スタンダードセル列２５５０と平行であり、また信号配線２５３２を構成する配線層は、セル間基板電源配線２５０３を構成する配線層とは異なる。
また、出力バッファ２５３１は、ハードマクロ２５１０の外部に信号を伝播するために備えられており、高い駆動能力のものが用いられている。
この構成において、図１４の領域２５２０では、信号配線２５３２とセル間基板電源配線２５０３とは、互いに平行に配線されていて、互いに近接し又は重畳しており、クロストークノイズによるグリッチや信号伝達タイミングの変化が生じる。このとき、セル間基板電源配線２５０３はクロストークノイズの影響が励起される配線（victim）となり、信号配線２５３２はクロストークノイズを励起する配線（aggressor）となる。これは、クロストークノイズは、ａｇｇｒｅｓｓｏｒ、ｖｉｃｔｉｍの２本の配線間に構成される容量Ｃの寄生容量があったとき、ａｇｇｒｅｓｓｏｒで生じる電圧変化ΔＶが寄生容量を介
してｖｉｃｔｉｍに電荷量の変化ΔＱを生じさせる現象であり、ΔＱ＝Ｃ×Δ
Ｖの関係が成立する。電圧変化ΔＶは、ａｇｇｒｅｓｓｏｒを伝播する電圧信
号波形における波形の傾き（ｓｌｅｗ）に反比例する。信号配線２５３２を伝播する信号は、出力バッファ２５３１の駆動能力が高くなっているため、ｓｌｅｗが小さくなっているのに対して、セル間基板電源配線２５０３を伝播する信号はｓｌｅｗが大きくなっている。これは、基板電圧制御技術による実効的な閾値電圧の変更は一般的に高速動作が要求されず、また、一旦、基板電源電圧が安定した後は、基板電源配線からはリーク電流相当分を供給すれば良く、また基板電源配線の配線容量が大きいためである。従って、ｓｌｅｗは、信号配線２５３２の方がセル間基板電源配線２５０３より小さく、信号配線２５３２がａｇｇｒｅｓｓｏｒとなる。
更に、ｖｉｃｔｉｍを駆動する電流供給源の電流駆動能力が小さいほど、ｖｉｃｔｉｍに発生した電荷量変化ΔＱによるノイズの影響は大きくなる。これ
は、電流駆動能力が小さいく、また電荷量変化ΔＱで発生した電位の変化を吸
収するのに時間を要するからである。ノイズはグリッチとしてｖｉｃｔｉｍ配線上を伝播し、ｖｉｃｔｉｍ配線に接続されたトランジスタの端子の電圧が変化する。その結果、トランジスタの動作に影響を及ぼすことになる。
ここで、ｖｉｃｔｉｍであるセル間基板電源配線２５０３は、前述のように一般的に高速動作が要求されない等の事実があるため、信号配線２５３２と比較して電流供給源の電流駆動能力が小さい。このため、セル間基板電源配線２５０３に発生するノイズの影響は大きくなる。
以上のことから、セル間基板電源配線２５０３はｖｉｃｔｉｍとなって、クロストークノイズを原因となるグリッチによる電圧変化が生じ、セル間基板電源配線２５０３に接続されたトランジスタの基板端子電圧が変動し、トランジスタの閾値電圧が変動する。トランジスタの閾値電圧が変化すると、そのトランジスタの電流駆動能力及びそのトランジスタのスイッチング特性が変化するため、そのトランジスタを介する信号伝播経路における信号伝播速度が変化し、タイミング違反を起こし易くなり、その結果、タイミング違反を起こした経路での信号伝達の失敗が原因して、半導体集積回路の不正動作が発生し易くなるため、製造歩留まりの低下を招く。
これを回避するためには、信号配線２５３２又は基板電源配線２５０３の配線経路を変更すれば良い。しかしながら、セル間基板電源配線２５０３は、スタンダードセル２５００内に予め固定された配線で構成されているため、その配線経路を変更することが出来ない。このため、信号配線２５３２の配線経路を変更するしかない。このように、第１の従来例のスタンダードセルを用いた半導体集積回路は、基板電源配線１５が予め固定されているので、設計の自由度が低く、上述のように、配線変更の選択が限定されるという課題がある。
尚、信号配線２５３２は、セル間通常電源配線２５０５及び２５０４に対しても平行に配線されているが、セル間通常電源配線２５０５及び２５０４は、トランジスタの動作電流を供給する必要があり、高速に大電流を駆動する必要があるため、ｖｉｃｔｉｍとはなり難く、クロストークの影響を受け難い。従って、タイミング違反の発生に関する議論からは除外できる。
次に、第２の従来例に関する課題である、設計工数の大きさについて、以下に詳細に説明する。
第２の従来例におけるスタンダードセルを用いて半導体集積回路を設計する場合、トランジスタに電源電圧を印加するために、通常電源配線を半導体集積回路内に配線する必要がある。通常電源配線は、スタンダードセルに備えられた電源端子２、３を半導体集積回路内に備えられた電源配線網に接続する配線であるが、第２の従来例におけるスタンダードセルでは、第１の従来例のようにスタンダードセル内に通常電源配線が固定して設けられていない。このため、半導体集積回路の配線工程においては、スタンダードセルの信号入力端子と信号出力端子をつなぐ信号配線を配線するだけでなく、通常電源配線の配線も行わなくてはならない。
しかし、通常電源配線は、接続された多数のトランジスタへの電流供給を行う必要があるため、信号配線よりも幅の太い配線が用いられる場合が多い。ここで幅の太い配線は、細い配線と比べて、隣接する別のメタル配線との配線間隔を広く取る必要がある場合がある。
尚、配線間隔を広く取る理由は、以下の通りである。半導体集積回路の平坦化工程において、ＣＭＰ（化学的機械的研磨）により研磨された直後の絶縁体（酸化膜）は、形状的に機械的な応力に弱い凸型になっていて破損し易く、特に、より幅の広いメタル配線に隣接した絶縁体ほど凸型の突起部が高く、破損し易い形状になっている。このため、隣接したメタル配線の配線幅に応じて配線間隔を広く取り、突起部の高さに応じた突起部の幅を備えるように設計することにより、ＣＭＰ後の絶縁体の凸型構造に対して、破損に耐えられるだけの応力を備えた形状を与える必要があるためである。
さて、半導体集積回路のレイアウト設計における配線工程において、配線の太さや配線間隔の大きい配線が混在する場合は、太さや配線間隔が均一な場合に比べて、複雑な処理が必要なため、処理完了までに時間がかかる。これは、太さや間隔が大きい配線（以下、幅広配線という）１本が必要とする配線領域は、太さや間隔が大きくない配線（以下、細配線という）の数本〜十数本分に相当するため、幅広配線は、細配線に比べて、配線経路の最適化を行う際に、周囲に与える影響が大きく、幅広配線１本の配線経路の最適化を行う際に、より多数の周囲の配線を変更する必要がある場合がある。これは、すなわち、配線１本の最適化に考慮すべきパラメータが多くなることを意味し、全てのパラメータを最適化するために必要な時間が増すことを意味する。
前記課題を解決するために、本発明では、基板電圧制御機能を有するスタンダードセルを複数用いて半導体集積回路を設計する場合に、複数のスタンダードセルを並べて配置するだけで通常電源配線網を形成できると共に、セル間基板電源配線については、その配線経路を自由に設定できるように、スタンダードセルを構成しておく。
すなわち、請求項１記載の発明のスタンダードセルは、トランジスタのソースに電源電圧を供給する通常電源配線と、前記トランジスタの基板に基板電源電圧を供給する基板電源配線とを備えたスタンダードセルにおいて、前記通常電源配線は、その高さ方向の位置及び配線幅が、自己とは種類の異なる他のスタンダードセルと同一に設定され、且つ前記高さ方向とは直交する方向に貫くように敷設された固定配線で構成されると共に、前記基板電源配線は、前記固定配線とは異なる非固定配線で構成されることを特徴とする。
請求項２記載の発明は、前記請求項１記載のスタンダードセルにおいて、前記非固定配線は、他のスタンダードセルと隣接して並んだとき、前記他のスタンダードセルの非固定配線と互いに接続されないことを特徴とする。
請求項３記載の発明は、前記請求項１又は２記載のスタンダードセルにおいて、前記非固定配線は、ｎウエル領域及びｐウエル領域の各々に備えられることを特徴とする。
請求項４記載の発明は、前記請求項１、２及び３の何れか１項に記載のスタンダードセルにおいて、前記非固定配線は、複数備えられることを特徴とする。
請求項５記載の発明は、前記請求項１、２、３及び４の何れか１項に記載のスタンダードセルにおいて、前記非固定配線は、基板電源電圧を供給するための基板電源端子であることを特徴とする。
請求項６記載の発明は、前記請求項５記載のスタンダードセルにおいて、前記基板電源端子は、ｎウエル領域及びｐウエル領域の各々に備えられることを特徴とする。
請求項７記載の発明は、前記請求項５又は６記載のスタンダードセルにおいて、前記基板電源端子は、複数備えられることを特徴とする。
請求項８記載の発明のスタンダードセルライブラリは、前記請求項１〜７の何れか１項に記載のスタンダードセルを備えたことを特徴とする。
請求項９記載の発明の半導体集積回路は、前記請求項１〜７の何れか１項に記載のスタンダードセルを備えて構成されることを特徴とする。
請求項１０記載の発明の半導体集積回路は、複数のスタンダードセルを含むスタンダードセル列を複数列備えて構成される半導体集積回路において、前記各スタンダードセルに含まれるトランジスタのソースに電源電圧を供給する通常電源配線網と、前記各スタンダードセルのトランジスタの基板に基板電源電圧を供給する基板電源配線網とを備え、前記通常電源配線網は、前記各スタンダードセル列に沿って横方向に敷設された固定セル間配線を含み、前記基板電源配線網は、前記固定セル間配線とは異なる非固定セル間配線を含むことを特徴とする。
請求項１１記載の発明は、前記請求項１０記載の半導体集積回路において、前記非固定セル間配線は、前記各スタンダードセルのｎウエル領域及びｐウエル領域の各々に基板電源電圧を供給する複数の配線からなることを特徴とする。
請求項１２記載の発明は、前記請求項１０又は１１記載の半導体集積回路において、前記非固定セル間配線は、前記各スタンダードセルの内部に備えられた基板電源端子間を接続することにより構成されることを特徴とする。
請求項１３記載の発明は、前記請求項１０又は１１記載の半導体集積回路において、前記非固定セル間配線は、前記各スタンダードセルの内部に備えられた基板電源端子間の一部を接続することにより構成されることを特徴とする。
請求項１４記載の発明は、前記請求項１０〜１３の何れか１項に記載の半導体集積回路において、前記通常電源配線網は、前記固定セル間配線と直交する方向に敷設され且つ前記固定セル間配線と接続された通常電源ストラップ配線を備えることを特徴とする。
請求項１５記載の発明は、前記請求項１４記載の半導体集積回路において、前記基板電源配線網は、前記通常電源ストラップ配線と平行に敷設され且つ前記非固定セル間配線と接続された基板電源ストラップ配線を備えることを特徴とする。
請求項１６記載の発明は、前記請求項１５記載の半導体集積回路において、前記基板電源ストラップ配線は、前記非固定セル間配線よりも配線幅が大きいことを特徴とする。
請求項１７記載の発明の半導体集積回路は、多数のトランジスタを含む半導体集積回路において、前記各トランジスタのソースに電源電圧を供給する通常電源配線網と、前記各トランジスタの基板に基板電源電圧を供給する基板電源配線網と、複数の信号配線とを備え、前記通常電源配線網は、前記所定の１つの配線層に単一方向に延びて敷設され、前記基板電源配線網は、通常電源配線網及び前記複数の信号配線を避けるように、複数の配線層に複数方向に敷設されることを特徴とする。
請求項１８記載の発明の半導体集積回路の設計方法は、トランジスタのソースに電源電圧を供給する通常電源配線と、前記トランジスタの基板に基板電源電圧を供給する基板電源端子と、信号端子とを備えたスタンダードセルを有し、前記スタンダードセルを複数含んだスタンダードセル列を複数列備えて構成される半導体集積回路の設計方法において、前記各スタンダードセルの信号端子間を接続する信号配線工程と、前記各スタンダードセルの基板電源端子間を接続する基板電源配線工程とを備えたことを特徴とする。
請求項１９記載の発明は、前記請求項１８記載の半導体集積回路の設計方法において、前記信号配線工程と前記基板電源配線工程とは同時に行われることを特徴とする。
請求項２０記載の発明は、前記請求項１８又は１９記載の半導体集積回路の設計方法において、前記基板電源配線工程では、前記各スタンダードセルの基板電源端子間の一部だけを接続することを特徴とする。
請求項２１記載の発明の半導体集積回路の設計装置は、トランジスタのソースに電源電圧を供給する通常電源配線と、前記トランジスタの基板に基板電源電圧を供給する基板電源端子と、信号端子とを備えたスタンダードセルを有し、前記スタンダードセルを複数含んだスタンダードセル列を複数列備えて構成される半導体集積回路の設計装置において、前記各スタンダードセルの信号端子間を接続する信号配線手段と、前記各スタンダードセルの基板電源端子間を接続する基板電源配線手段とを備えたことを特徴とする。
請求項２２記載の発明は、前記請求項２１記載の半導体集積回路の設計装置において、前記基板電源配線手段は、前記各スタンダードセルの基板電源端子間の一部だけを接続することを特徴とする。
以上により、請求項１〜請求項２２記載の発明では、スタンダードセルは基板電源配線を有するが、この基板電源配線は内部を横方向に貫かず、その分だけ空き領域が生じているので、この領域に同層のメタル配線を配置できて、スタンダードセルのレイアウト設計の自由度が高くなる。
しかも、他のスタンダードセルを隣接配置して半導体集積回路を設計する際に、その隣接配置だけではセル間基板電源配線は形成されず、別途、複数のスタンダードセル内の基板電源配線同士を個別に接続するセル間基板電源配線を配線する必要が生じるが、この際、既に配線された信号配線と、このセル間基板電源配線との間でクロストークが生じないように、セル間基板電源配線の配線経路を自由に設定、変更できるので、半導体集積回路のレイアウト設計の自由度も高い。
更に、スタンダードセル内には、通常電源配線が予め固定されて配置されているので、半導体集積回路を設計する際には、個別にセル間通常電源配線を配線する必要がない。従って、通常電源配線である幅広配線を個別に配線する必要が無いので、この幅広配線と細配線とが配線工程で混在せず、配線工程で考慮すべき配線状況がより簡易になり、より短時間で設計工程が完了する。
尚、セル間基板電源配線は、既述の通り、半導体集積回路の設計の際に配線する必要があるが、基板電源配線は、一般的に高速動作が要求されない等の理由でその配線幅が信号配線と同程度であるので、幅広配線と細配線とが配線工程で混在することはない。
以上説明したように、請求項１〜請求項２２記載の発明によれば、第１の従来例に比べて設計自由度が高く、また第２の従来例に比べて半導体集積回路の設計工数が小さいので、従来よりも高性能且つ開発工数の短い優れたスタンダードセル及び半導体集積回路を提供できる。
（第１の実施形態）
以下、本発明の実施形態を図面に基づいて説明する。
図１（ａ）は、本発明のスタンダードセルの一例を示す。同図において、スタンダードセル３００は、ｎウエル領域１９５及びｐウエル領域１９６によって上下に２分されている。拡散層１３０、１３１は、各々、ｎウエル領域１９５及びｐウエル領域１９６内に備えられている。ポリシリコン配線１４０は、各拡散層１３０、１３１上に備えられている。また、前記ポリシリコン配線１４０は、拡散層１３０、１３１上においてトランジスタのゲートとしての機能を備える。拡散層１３０及び１３１は、ビアホール１９０を介してメタル配線１１１に接続されている。また、スタンダードセル３００は、通常電源配線１６０、１６１と、基板電源端子１２０とを備えている。
前記通常電源配線１６０、１６１は、何れもメタル配線であって、左辺から右辺にかけて配線された横方向の配線から構成されている。この通常電源配線１６０、１６１からは、各々、拡散層１３０及び１３１と重複するまでメタル配線が延設され、ビアホール１９１を介して、拡散層１３０及び１３１に各々接続される。この通常電源配線１６０、１６１には、各々、所定の電源電圧ＶＤＤ、接地電圧ＶＳＳが印加される。
また、通常電源配線１６１の直下の基板又はその近傍の基板には、周囲の基板と異なる極性の不純物注入が施された領域が備えられており、この領域と通常電源配線１６１とはビアホール１９３を介して接続される。
前記基板電源端子１２０は、メタル配線で構成された基板電源配線１２２から成っている。この基板電源端子１２０の直下の基板又はその近傍の基板には、周囲の基板と異なる極性の不純物注入が施された領域１２３が形成されており、その領域１２３と基板電源端子１２０（基板電源配線１２２）とは、ビアホール１９２を介して接続されている。この基板電源端子１２０には、後述するように電源電圧ＶＤＤ又はそれと異なる電位が与えられる。
前記通常電源配線１６０、１６１は、種類の異なるスタンダードセルにおいても、縦方向の位置（高さ方向の位置）及び配線幅は同一であり、自己のスタンダードセル内部を前記高さ方向とは直交する方向、すなわち横方向に貫くように配線が敷設される共通の固定配線で構成される。
基板電源端子１２０（基板電源配線１２２）は、種類の異なるスタンダードセルにおいては、前記通常電源配線１６０、１６１に見られるような共通構造は持っていない。
尚、基板電源端子１２０は、図１（ｂ）に示す基板電源配線１２２’に置換可能である。すなわち、同図（ａ）では、基板電源配線１２２は平面四角の端子形状で構成したが、同図（ｂ）の基板電源配線１２２’では、領域１２３の上方の部位から同図下方に延びる長方形形状の基板電源配線としている。これらの基板電源端子１２０及び基板電源配線１２２は、前記通常電源配線１６０、１６１のように種類の異なるスタンダードセル間で高さ方向（縦方向）の位置及び配線幅が必ずしも同一でなく、また自己のスタンダードセル内部を横方向に貫くように配線が敷設される共通の固定構造を有しない非固定配線であれば良い。
図２は、図１に示したスタンダードセル３００を２つ横方向に隣接して配置した際の模式図である。通常電源配線１６０、１６１は、上述の通り、共通の固定構造を備えているので、横方向に隣接して配置された２つのスタンダードセル３００において、通常電源配線１６０、１６１は、互いに電気的に接続される。一方、基板電源端子１２０同士は、互いに接続されない。
尚、図１（ａ）及び図２において、信号入力端子及び信号出力端子に相当するメタル配線又はポリシリコン配線、及びポリシリコン配線１４０と信号入力端子を電気的に接続するためのメタル配線又はポリシリコン配線等については、説明の簡略化のため省略している。
以下、以上のように構成されたスタンダードセルについて説明する。
基板電源端子１２０は、通常電源配線１６０、１６１のようにその配置の高さ方向の位置や配線幅が他の種類のスタンダードセルとは必ずしも同一でない非固定構造の配線であって、スタンダードセル３００の左辺から右辺にまで貫いて引かれた配線を備えていない。この構成により、このスタンダードセル３００を使用した場合の基板電源配線のレイアウト設計の自由度は、高くなっている。すなわち、隣接するスタンダードセル３００の基板電源端子１２０間を自由に接続することによって基板電源配線を設けることができるので、他の信号配線と同様に自由に配線をすることができる。このように、スタンダードセル３００を使用してレイアウト設計の自由度を向上させることができ、速度、面積及び消費電力等を改善させるためのより柔軟な設計が可能となる。
尚、本実施形態では、基板電源端子１２０は１つだけであり、ｐチャネル型トランジスタの基板端子に対して電圧を印加するように備えられているが、ｎチャネル型トランジスタの基板端子に対して電圧を印加するような基板電源端子だけが設けられていても良いし、ｐチャネル型とｎチャネル型の両方の極性のトランジスタの基板端子の各々に対して、独立した基板電源端子を備えても良い。
図３は、両極性のトランジスタの基板端子の各々について、独立した基板電源端子を備えたスタンダードセルの模式図を示す。同図において、図１（ａ）と同じものには同一記号を付してある。スタンダードセル３０１は、２つの基板電源端子１２０及び１２１を備えている。基板電源端子１２０及び基板電源端子１２１は、各々、ｎウエル領域１９５内部及びｐウエル領域１９６内部に備えられ、メタル配線で構成された基板電源配線１２２、１２４から成る。基板電源端子１２０、１２１の近傍の基板には、周囲の基板と異なる極性の不純物注入が施された領域１２３、１２５が各々備えられており、その領域１２３、１２５と、基板電源端子１２０、１２１は、各々、ビアホール１９２、１９７を介して接続される。基板電源端子１２０には、電源電圧ＶＤＤ又はそれと異なる電位が、基板電源端子１２１には接地電圧ＶＳＳ又はそれと異なる電位が与えられる。尚、図１（ａ）と異なり、ビアホール１９３は備えられていない。
以上のような構成を備えることにより、スタンダードセル３０１に備えられたトランジスタは、ｐチャネル型トランジスタの基板端子には基板電源端子１２０から、ｎチャネル型トランジスタの基板端子には、基板電源端子１２１から基板電源電圧が、各々、独立に印加される。従って、両方の極性のトランジスタに対して、基板電圧制御技術による実効的な閾値電圧の制御が各々独立に可能となる。このことから、片方の極性のトランジスタの基板端子しか制御できない場合と比較して、より効果的に基板電源電圧を制御できる。
尚、スタンダードセル３０１に含まれる基板電源端子１２０、１２１の数は、各々、単一であっても、複数であっても良く、特に面積の広いスタンダードセルにおいては、基板電源端子１２０、１２１をスタンダードセル内に各々複数分布して備えることにより、スタンダードセル内での基板電位の場所によるばらつきを抑制することができる。
また、通常電源配線１６０、１６１を構成する配線層は、単一であっても複数であっても良い。更に、基板電源端子１２０、１２１を構成する配線層の種類は、単一であっても複数であっても良い。加えて、基板電源端子１２０、１２１と基板を接続するためのビアホールの数は、各層毎に１つずつとしたが、複数でも良い。更に、スタンダードセル３００、３０１に含まれるポリシリコン配線１４０の本数や接続関係、拡散層領域１３０、１３１の個数や形状及び拡散層１３０、１３１に接続されるビアホールの個数、形状については、限定されない。
（第２の実施形態）
図４は、本発明の第２の実施形態の半導体集積回路を示すである。
同図において、半導体集積回路２９９９は、複数のスタンダードセル２０００Ａ、２０００Ｂ、２０００Ｃ…を同一方向（図４で横方向）に配列した複数のスタンダードセル列２１００を複数列（同図では７列のみを図示している）含んでいる。スタンダードセル２０００Ａ、２０００Ｂ、２０００Ｃ…は、内部構成は異なるが、図１（ａ）に示したように、通常電源配線１６０、１６１はこれ等のスタンダードセル間で同一高さ位置及び配線幅で形成されると共に横方向に延びて左辺及び右辺にまで敷設され、一方、基板電源端子１２０、１２１は各スタンダードセル間で必ずしも同一高さ位置には形成されず、また内部に孤立して、左辺及び右辺にまで敷設されない構造である点で共通する。
また、複数のスタンダードセル２０００に備えられた１組の通常電源配線１６０、１６１は、複数のスタンダードセルが左右に隣接することにより互いに接続されており、各々、セル間通常電源配線２００４、２００５を構成している。複数のスタンダードセル列のセル間通常電源配線（固定セル間配線）２００４、２００５は、同図から判るように、各スタンダードセル列に沿って図中横方向に敷設されており、これ等のセル間通常電源配線２００４、２００５により通常電源配線網２００７が構成される。
また、図中左右又は上下に隣接する複数のスタンダードセル２０００の基板電源端子２００２間は、相互に、セル間基板電源配線２００３により接続されている。これらの複数のセル間基板電源配線２００３は、同図から判るように、スタンダードセル列に沿った横方向と、直交する縦方向との両方向に敷設されており、これ等のスタンダードセル２０００の基板電源端子２００２とセル間基板電源配線（非固定セル間配線）２００３とにより、基板電源配線網２００８が構成されている。
更に、前記各セル間通常電源配線２００４、２００５は、各々、それ等のセル間通常電源配線２００４、２００５の延びる横方向とは直交する縦方向に敷設された通常電源ストラップ配線２０４２、２０４１と接続されると共に、前記各セル間基板電源配線２００３は、前記通常電源ストラップ配線２０４２、２０４１と平行に敷設された基板電源ストラップ配線２０４０と接続されている。この基板電源ストラップ配線２０４０の配線幅は、図４から判るように、前記各セル間基板電源配線２００３よりも大きく、通常電源ストラップ配線２０４２、２０４１とほぼ同一配線幅を有する。
前記セル間通常電源配線２００４、２００５及びセル間基板電源配線２００３は、各々、前記通常電源ストラップ配線２０４２、２０４１及び基板電源ストラップ配線２０４０を介して、半導体集積回路２９９９の外部の電流供給源に接続されている。
更に、半導体集積回路２９９９は、ハードマクロ２０１０を備えている。このハードマクロ２０１０は、出力バッファ２０３１、２０１１を備えており、各々、信号配線２０３２及び２０１２と接続されており、これにより、出力バッファ２０３１、２０１１から出力された信号は、信号配線２０３２、２０１２を伝播する。
信号配線２０３２の配線方向は、スタンダードセル列２１００と平行である。また、出力バッファ２０３１は、ハードマクロ２０１０の外部に信号を伝播するために備えられており、高い駆動能力のものが用いられている。
前記セル間基板電源配線２００３は、左右又は上下に隣接するスタンダードセル２０００の基板電源端子２００２同士を個別に結線した配線であり、セル間通常電源配線２００４、２００５とは異なり、周囲の配線状況に応じて配線経路の方向が左右方向に又は上下方向に柔軟に変更されている。また、セル間基板電源配線２００３は、他の信号配線と同一の幅で敷設されている。
更に、セル間基板電源配線２００３と信号配線２０１２、２０３２とが接近する領域２０３０、２０２０においては、各々、セル間基板電源配線２００３が、信号配線２０１２、２０３２と並走せず、直交するように、セル間基板電源配線２００３の配線方向が変更されている。
図５は、前記図４の半導体集積回路のＩＶ−ＩＶ線断面図を示す。同図から判るように、セル間通常電源配線２００４、２００５は第１配線層Ｍ１のみに単一方向に延びて敷設され、一方、セル間基板電源配線２００３は、前記通常電源配線２００４、２００５や信号配線２０３２を避けるように、ビアホール２００６を介して第２配線層Ｍ２と第３配線層Ｍ３とに跨って敷設されると共に、図４から判るように、前記セル間通常電源配線２００４、２００５に対して並行に敷設されたり、直交して敷設されている。
以上のように構成された半導体集積回路について、以下説明する。
セル間基板電源配線２００３は、配線経路が予め固定されておらず、基板電源端子２００２同士を個別に結線して構成するので、配線経路を信号配線の配線経路に応じて変更することができる。これにより、セル間基板電源配線２００３の周囲の配線状況（セル間基板電源配線２００３と、周囲の配線との間のクロストークノイズの発生状況、配線の混雑度など）に応じて、適宜配線経路を変更することが可能となり、設計自由度が高くなっている。
本実施形態の場合では、図４の領域２０３０においては、セル間基板電源配線２００３は、横方向に配線されており、領域２０２０においては、縦方向に配線されている。これは、例えば領域２０２０においては、セル間基板電源配線２００３を横方向に配線してしまうと、信号配線２０３２との並行配線長が大きくなることに起因するクロストークノイズが、セル間基板電源配線２００３に励起されてしまうため、セル間基板電源配線２００３を、信号配線２０３２と直交して配線されるように、配線経路を横方向から縦方向へと変更したためである。
このように、駆動能力の高いセルで駆動された信号配線が配線されている個所においては、基板電源配線２００３を、信号配線と平行に配線されないように配線経路を決定しているので、平行配線による基板電源配線２００３へのクロストークノイズの発生を回避することができる。これにより、基板電源配線２００３にグリッチが励起されることを防ぎ、グリッチによるトランジスタの実効的な閾値電圧の変動を抑えて、不正動作の発生確率を抑制し、歩留まりを改善することができる。
更に、通常電源配線はセル間通常電源配線２００４、２００５で構成されていて、予め固定して設けられているので、スタンダードセルを隣接して配置するだけで、通常電源配線同士を電気的に接続することができ、通常電源配線を別途配線する必要がない。太さや配線間隔の大きい配線を混在させて配線する必要がないので、配線に要する工数が大きくなることはない。
尚、本実施形態においては、基板電源配線２００３は、予め、スタンダードセル内部に固定されていないが、前述のように基板電源配線２００３の配線幅は信号配線と同程度であるので、上述のような複雑さは生じない。
尚、本実施形態では、セル間基板電源配線２００３の配線経路を決定する要因としてクロストークノイズについて詳説したが、セル間基板電源配線２００３の周囲の配線の混雑度等によって決定しても良い。
図６は、配線の混雑度によってセル間基板電源配線２００３の配線経路を決定した場合の半導体集積回路の実施形態を示す。
同図において、ハードマクロ２８１１は、入力バッファ２０７０及び２０８０を備え、各々、信号配線２０７１、２０８１と接続されている。信号配線２０７１は横方向に配線され、信号配線２０８１は縦方向に配線されている。
図６の領域２０７２は、信号配線２０７１が配線されている領域であり、この領域２０７２における横方向配線は信号配線２０７１により、混雑度が高くなっている。一方、領域２０８２は、信号配線２０８１が配線されている領域であり、この領域２０８２における縦方向配線は、信号配線２０８１により混雑度が高くなっている。
セル間基板電源配線２００３は、前記領域２０７２においては、配線の混雑度が低い縦方向の配線が選択され、領域２０８２においては、配線の混雑度が低い横方向の配線が選択されて、用いられている。
このように、配線混雑度によって、セル間基板電源配線２００３の配線経路を変更することにより、配線混雑度が上がることによって配線が出来なくなったり、面積が増加する欠点を防止できる。
尚、本実施形態では、スタンダードセル２０００に備えられた基板電源端子２００２は各々１つずつ備えてあるように図示されているが、これは、各々、複数備えてあっても良い。特に面積の大きなスタンダードセルにおいては、複数の基板電源端子２００２をスタンダードセル内に分布して備えることで、スタンダードセル内での基板電位のばらつきをより抑制することができる。
また、セル間基板電源配線２００３は、単一の配線層のメタル配線だけで構成されたり、複数の配線層のメタル配線で構成されていても良い。このセル間基板電源配線２００３は、スタンダードセル２０００に備えられた基板電源端子２００２がｎウエル領域及びｐウエル領域に各々設けられて２個である場合には、この２個の基板電源端子２００２別にセル間基板電源配線２００３を配線して２本とするのは勿論である。
更に、本実施形態では、セル間通常電源配線２００４、２００５を２本としたが、３本以上であっても良い。また、本実施形態では、通常電源ストラップ配線２０４１、２０４２及び基板電源ストラップ配線２０４０を用いるとしたが、何れも無くても良い。
（第３の実施形態）
図７は本発明の第３の実施形態の半導体集積回路を示す。尚、同図において図４と同じものについては同じ記号を付している。
図７の半導体集積回路３９９９において、図４の半導体集積回路との相違点は、複数のスタンダードセル２０００の基板電源端子２００２間を結んでいるセル間基板電源配線２０１３が、複数のスタンダードセル２０００の基板電源端子２００２のうちの一部にだけ接続されている点である。図７の半導体集積回路３９９９のスタンダードセル２０００は、そのｐウェル領域及びｎウェル領域は左右に隣接するスタンダードセル間で共有されており、その基板電位が同一となっている構成を有する。
以上のように構成された半導体集積回路について、以下説明する。
図７の半導体集積回路３９９９のセル間基板電源配線２０１３は、一部のスタンダードセル２０００の基板電源端子２００２のみに接続されている。しかし、左右に隣接するスタンダードセル２０００はそのウェル領域を共有している。このため、本実施形態のように一部のスタンダードセルの基板電源端子２００２のみにセル間基板電源配線２０１３を接続した場合にも、半導体集積回路３９９９内の全てのスタンダードセル２０００はセル間基板電源配線２０１３、スタンダードセルの基板電源端子２００２、及び共有されたウェル領域を介することによって、セル間基板電源配線２０１３に印加される基板電位が供給されることになる。
これにより、セル間基板電源配線２０１３の周囲の配線状況（セル間基板電源配線２０１３とその周囲の配線との間のクロストークノイズの発生状況、配線の混雑度など）に応じて、不必要な部分のセル間基板電源配線を削除することができて、クロストークノイズの低減、配線混雑度の緩和、及び面積の縮小を図ることができる。
尚、本実施形態では、スタンダードセル２０００に備えられた基板電源端子２００２は各々１つずつ備えてあるように図示されているが、これは、各々、複数備えても良い。また、セル間基板電源配線２０１３は、単一の配線層のメタル配線だけで構成されたり、複数の配線層のメタル配線で構成されていても良い。更に、本実施形態では、セル間通常電源配線２００４、２００５は２本としたが、３本以上であっても良い。加えて、本実施形態では、通常電源ストラップ配線２０４２、２０４１及び基板電源ストラップ配線２０４０を用いるとしたが、何れも無くても良い。
（第４の実施形態）
図８は、半導体集積回路をレイアウト設計するための半導体集積回路の設計方法のフローチャートを示す。
ハードマクロ・スタンダードセルライブラリ５５１は、ハードマクロ及びスタンダードセルのマスクデータ上での形状情報、信号の入力端子及び信号出力端子の物理的な位置情報、これ等の入出力端子間の速度情報、及び電力情報を備えている。
ハードマクロ・スタンダードセルライブラリ５５１に含まれているスタンダードセルは、例えば図１（ａ）に示すようなスタンダードセルである。
次に、配線未実施の半導体集積回路５５０について図面に基づいて説明する。図９は、配線未実施の半導体集積回路２９９９の模式図である。配線未実施の半導体集積回路２９９９は、論理ゲート同士の接続情報ファイル（ネットリスト）に基づき、レイアウト可能領域内に、ハードマクロ２０１０を配置し、且つスタンダードセル列２１００に沿ってスタンダードセル２０００を配置したものである。
前記スタンダードセル２０００は、ハードマクロ・スタンダードセルライブラリ５５１に含まれているものである。スタンダードセル列２１００に並べられたスタンダードセル２０００は左右に隣接しているので、各々のスタンダードセル２０００に備えられた通常電源配線同士は、互いに結線され、各々、固定セル間配線（セル間通常電源配線）２００４及び２００５を構成している。一方、基板電源端子２００２同士は、スタンダードセル２０００の隣接配置では互いに結線されない。
前記ハードマクロ２０１０には、出力バッファ２０１１及び２０３１が備えられている。出力バッファ２０１１及び２０３１の出力端子に対して、信号配線は未だ施されていない。
尚、基板電源端子２００２は、スタンダードセル２０００毎に、形状、個数が同一であるとは限らない。ここで、説明を簡略化するため、基板電源端子２００２は、スタンダードセル２０００毎に１つずつ備えられているとする。
この結果、配線未実施の半導体集積回路２９９９は、複数のスタンダードセル２０００を複数備えるスタンダードセル列２１００を複数列備え、且つ、ハードマクロ２０１０が配置され、且つ、固定セル間配線２００４、２００５が敷設されている。但し、ハードマクロ２０１０内に備えられた出力バッファ２０１１及び２０３１の出力端子に対して信号配線は施されていない。また、基板電源端子２００２同士も結線されていない。
以下に、図８に示した半導体集積回路の設計方法のフローチャートに基づいて、図９の配線未実施の半導体集積回路に対して配線を行っていくフローを説明する。
（ステップ１）
ネットリスト５５２に記載された論理ゲート同士の接続情報と、ハードマクロ・スタンダードセルライブラリ５５１に記載されているハードマクロ及びスタンダードセルの入力側及び出力側の両信号端子（図１等では図示せず）の物理位置情報を基に、信号配線工程５１１にて、スタンダードセル及びハードマクロ間の信号配線を形成する。ここでは簡単のため、スタンダードセル間の信号配線については説明を省略する。
ステップ１の信号配線工程５１１後の半導体集積回路を図１０に示す。図１０では、信号配線２０１２、２０３２が形成されている。
（ステップ２）
スタンダードセル２０００に備えられた基板電源端子２００２間の配線を基板電源配線工程５１２にて形成する。このとき、基板電源端子２００２間の配線は、以下の制約条件に基づいて行われる。第１の制約条件は、高い駆動能力のセルで駆動された信号配線と、基板電源端子間のセル間基板電源配線とが隣接して平行に配線されないようにすることである。この第１の制約条件が満たせない場合には、第２の制約条件として、高い駆動能力のセルで駆動された信号配線と、基板電源端子間のセル間基板電源配線とが隣接して平行に配線される距離を最小化するようにする。
このステップ２の基板電源配線工程５１２の後の半導体集積回路を図４に示す。図４では、セル間基板電源配線２００３が配線されている。セル間基板電源配線２００３は信号配線２０１２、２０３２と平行に配線されている部分はない。
以上のように、本実施形態の半導体集積回路の設計方法の出力結果として、基板電源配線の配線済みの半導体集積回路５６０を得ることができる。
このように、駆動能力の高いセルで駆動された信号配線が配線されている個所においては、セル間基板電源配線の配線経路を、信号配線と平行に配線されないとする制約によって決定しているので、平行配線によるセル間基板電源配線へのクロストークノイズの発生を回避した半導体集積回路の設計を行うことができる。これにより、セル間基板電源配線にグリッチが励起されることを防ぎ、グリッチによるトランジスタの実効的な閾値電圧の変動を抑え、不正動作の発生確率を抑制し、歩留まりを改善した半導体集積回路の設計を行うことができる。
更に、通常電源配線は、セル間通常電源配線２００４、２００５で構成されていて、予め固定して設けられているので、スタンダードセル２０００を隣接して配置するだけで、通常電源配線同士を電気的に接続することができ、通常電源配線を別途配線する必要がない。従って、信号配線工程５１１では、太さや配線間隔の大きい配線を混在させて配線する必要がないので、配線に要する工数が大きくなることはない。尚、本実施形態においては、セル間基板電源配線は、予めスタンダードセル内部に固定されていないが、前述のようにセル間基板電源配線の配線幅は信号配線と同程度であるので、上述のような複雑さは生じず、配線に要する工数が大きくなることはない。
尚、本実施形態において、基板電源端子間の配線工程５１２は信号配線工程５１１と別々に行ったが、同時に行っても構わない。この場合でも基板電源端子間の配線と信号配線とが平行に配線されないような制約条件の下で配線することにより、前記と同様の効果を得ることができる。
また、本実施形態において、基板電源端子間の配線は第１及び第２の制約条件で配線するとしたが、その他の制約条件、例えば高い駆動能力のセルで駆動された信号配線に基板電源端子間の配線が平行して隣接する場合には、その両者間にシールド配線を設けるなどの条件の下で配線を行うなどによっても同様の効果を得ることができる。
（第５の実施形態）
次に、本発明の第５の実施形態における半導体集積回路の設計方法を説明する。
本実施形態での設計方法のフローチャートは、前記第４の実施形態における半導体集積回路の設計方法のフローと同様に、図８に示すフローを使用する。
本実施形態における半導体集積回路の設計方法のフローチャートは、前記第４の実施形態における半導体集積回路の設計方法のフローチャートと比較すると、基板電源配線工程５１２が相違する。以下、この第５の実施形態における半導体集積回路の設計方法の基板電源配線工程５１２について詳説する。
前記基板電源配線工程５１２では、スタンダードセルに備えられた基板電源端子間を基板電源配線工程５１２にて結線して、セル間基板電源配線を形成する。このとき、基板電源端子間の配線は、以下の制約条件に基づいて行われる。第１の制約条件は、高い駆動能力のセルで駆動された信号配線と基板電源端子間の配線とが隣接して平行に配線されないように、全てのスタンダードセルの基板電源端子間の配線をすることである。この第１の制約条件が満たせない場合には、第２の制約条件として、高い駆動能力のセルで駆動された信号配線と基板電源端子間の配線とが隣接して平行に配線されないように、且つ全てのスタンダードセルに基板電位が供給されるように一部のスタンダードセルの基板電源端子間の配線を行う。この第２の制約条件をも満たせない場合には、第３の制約条件として、高い駆動能力のセルで駆動された信号配線と基板電源端子間の配線とが隣接して平行に配線される距離を最小化するようにして、全て又は一部のスタンダードセルの基板電源端子間の配線を行う。
本実施形態の半導体集積回路の設計方法のフローによって、図９の配線未実施の半導体集積回路に対して信号配線及び基板電源端子間の配線を行った結果が図７に示す半導体集積回路である。尚、図７は第３の実施形態の半導体集積回路と同様であり、詳細については省略する。
以上のように、本実施形態の半導体集積回路の設計方法の出力結果として、基板電源配線済みの半導体集積回路５６０を得ることができる。
以上のように、本実施形態における半導体集積回路の設計方法のフローによれば、前記第４の実施形態における半導体集積回路の設計方法の効果に加えて、セル間基板電源配線と周囲の配線状況に応じて、不必要な部分のセル間基板電源配線を削除することができるので、クロストークノイズの低減を一層に図ることが可能である。
尚、本実施形態において、基板電源端子間の配線工程５１２は信号配線工程５１１と別個に行うとしたが、同時に行っても構わない。この場合でも、基板電源端子間の配線と信号配線とが平行に配線されないようにする制約条件の下で配線することにより、前記と同様の効果を得ることができる。
また、本実施形態において、基板電源端子間の配線は第１、第２及び第３の制約条件で配線するとしたが、その他の制約条件、例えば高い駆動能力のセルで駆動された信号配線に基板電源端子間の配線が平行して隣接する場合には、その両者間にシールド配線を設ける、又は配線の混雑度の高い部分では基板電源端子間の配線を行わないなどの条件の下で配線を行うことも可能である。この場合には、同様の効果に加えて、配線混雑度の緩和、及び面積の縮小を図ることができる。
（第６の実施形態）
図１１は、本発明の第６の実施形態における半導体集積回路の設計装置を示している。
同図において、半導体集積回路の設計装置は、図８に示した信号配線工程５１１と基板電源配線工程５１２とを実行する信号配線手段及び基板電源配線手段（共に図示せず）を有して配線等の演算処理を行うＣＰＵ４０２と、ライブラリ、ネットリスト、設計条件ファイル、及びそれらを処理するプログラム等を格納するハードディスクドライブ（ＨＤＤ）４０１と、前記ＨＤＤ４０１に格納されたデータ及び前記ＣＰＵ４０２の演算処理結果を一時的に格納するためのメモリ４０３と、前記ＣＰＵ４０２に対して設計者が指示を与えるためのマウス及びキーボードから構成される入力装置４０５と、前記ＣＰＵ４０２が実施した処理結果を表示等するためのディスプレイ４０４を備えている。
設計者は、入力装置４０５を介して、コマンド入力等を行うことにより、ＣＰＵ４０２に対して配置配線及びＬＳＩ設計に関する指示を与える。ＣＰＵ４０２は、その指示に従って、ＨＤＤ４０１及びメモリ４０３に格納及び保管されたデータに基づいて所定の処理を行い、その処理結果を前記ＨＤＤ４０１及びメモリ４０３に格納すると共に、ディスプレイ４０４に表示する。
以上のように構成された半導体集積回路の設計装置を使用することにより、設計者は半導体集積回路を設計することができる。
以上説明したように、本発明は、基板電圧制御技術によるトランジスタの実効的しきい値電圧の制御精度を向上させる効果を有し、スタンダードセル及びこれを使用する半導体集積回路の歩留まり、動作周波数及び消費電力、面積の改善技術として有用である。
（ａ）は本発明の第１の実施形態のスタンダードセルの構成を示す模式図、同図（ｂ）は同スタンダードセルの基板電源配線の変形例を示す要部断面図である。 同スタンダードセルを２つ横方向に隣接して配置した図である。 同スタンダードセルの変形例を示す模式図である。 本発明の第２の実施形態の半導体集積回路を示す図である。 図４のＩＶ−ＩＶ線断面図である。 配線の混雑度に基づいてセル間基板電源配線の配線経路を決定した場合の半導体集積回路の構成を示す図である。 本発明の第３の実施形態の半導体集積回路を示す図である。 本発明の第４の実施形態の半導体集積回路の設計方法を示すフロチャート図である。 配置が未実施の半導体集積回路の模式図である。 配線が未実施の半導体集積回路に対して信号配線工程を実施した半導体集積回路を示す模式図である。 本発明の第６の実施形態を示す半導体集積回路の設計装置の全体構成を示す図である。 基板制御機能を備えた従来例１のスタンダードセルを示す図である。 電源端子を備えた従来例２のスタンダードセルを示す図である。 従来例１のスタンダードセルを用いて構成した半導体集積回路の一例を示す図である。
符号の説明
１２０、１２１ 基板電源端子
１２２、１２４ 基板電源配線
１３０、１３１ 拡散層
１４０ ポリシリコン配線
１６０、１６１ 通常電源配線
１９０、１９２、１９３、１９７ ビアホール
１９５ ｎウエル領域
１９６ ｐウエル領域
３００、３０１ スタンダードセル
４０１ ハードディスクドライブ（ＨＤＤ）
４０２ ＣＰＵ
４０３ メモリ
５１１ 信号配線工程
５１２ 基板電源配線工程
５５１ ハードマクロ・
スタンダードセルライブラリ
２０００、２０００Ａ〜２０００Ｃ スタンダードセル
２００２ 基板電源端子
２００３、２０１３ セル間基板電源配線（非固定セル間配線）
２００４、２００５ セル間通常電源配線（固定セル間配線）
２００７ 通常電源配線網
２００８ 基板電源配線網
２０１０ ハードマクロ
２０１１、２０３１ 出力バッファ
２０１２、２０３２ 信号配線
２０４０ 基板電源ストラップ配線
２０４１、２０４２ 通常電源ストラップ配線
２０７０ 入力バッファ
２０７１、２０８１ 信号配線
２０７２ 領域
２０８０ 入力バッファ
２１００ スタンダードセル列
２８１１ ハードマクロ
２９９９ 半導体集積回路
Ｍ１、Ｍ２、Ｍ３ 配線層

Claims (22)

  1. トランジスタのソースに電源電圧を供給する通常電源配線と、
    前記トランジスタの基板に基板電源電圧を供給する基板電源配線とを備えたスタンダードセルにおいて、
    前記通常電源配線は、その高さ方向の位置及び配線幅が、自己とは種類の異なる他のスタンダードセルと同一に設定され、且つ前記高さ方向とは直交する方向に貫くように敷設された固定配線で構成されると共に、
    前記基板電源配線は、前記固定配線とは異なる非固定配線で構成される
    ことを特徴とするスタンダードセル。
  2. 前記請求項１記載のスタンダードセルにおいて、
    前記非固定配線は、他のスタンダードセルと隣接して並んだとき、前記他のスタンダードセルの非固定配線と互いに接続されない
    ことを特徴とするスタンダードセル。
  3. 前記請求項１又は２記載のスタンダードセルにおいて、
    前記非固定配線は、ｎウエル領域及びｐウエル領域の各々に備えられる
    ことを特徴とするスタンダードセル。
  4. 前記請求項１、２及び３の何れか１項に記載のスタンダードセルにおいて、
    前記非固定配線は、複数備えられる
    ことを特徴とするスタンダードセル。
  5. 前記請求項１、２、３及び４の何れか１項に記載のスタンダードセルにおいて、
    前記非固定配線は、基板電源電圧を供給するための基板電源端子である
    ことを特徴とするスタンダードセル。
  6. 前記請求項５記載のスタンダードセルにおいて、
    前記基板電源端子は、ｎウエル領域及びｐウエル領域の各々に備えられる
    ことを特徴とするスタンダードセル。
  7. 前記請求項５又は６記載のスタンダードセルにおいて、
    前記基板電源端子は、複数備えられる
    ことを特徴とするスタンダードセル。
  8. 前記請求項１〜７の何れか１項に記載のスタンダードセルを備えた
    ことを特徴とするスタンダードセルライブラリ。
  9. 前記請求項１〜７の何れか１項に記載のスタンダードセルを備えて構成される
    ことを特徴とする半導体集積回路。
  10. 複数のスタンダードセルを含むスタンダードセル列を複数列備えて構成される半導体集積回路において、
    前記各スタンダードセルに含まれるトランジスタのソースに電源電圧を供給する通常電源配線網と、
    前記各スタンダードセルのトランジスタの基板に基板電源電圧を供給する基板電源配線網とを備え、
    前記通常電源配線網は、前記各スタンダードセル列に沿って横方向に敷設された固定セル間配線を含み、
    前記基板電源配線網は、前記固定セル間配線とは異なる非固定セル間配線を含む
    ことを特徴とする半導体集積回路。
  11. 前記請求項１０記載の半導体集積回路において、
    前記非固定セル間配線は、前記各スタンダードセルのｎウエル領域及びｐウエル領域の各々に基板電源電圧を供給する複数の配線からなる
    ことを特徴とする半導体集積回路。
  12. 前記請求項１０又は１１記載の半導体集積回路において、
    前記非固定セル間配線は、前記各スタンダードセルの内部に備えられた基板電源端子間を接続することにより構成される
    ことを特徴とする半導体集積回路。
  13. 前記請求項１０又は１１記載の半導体集積回路において、
    前記非固定セル間配線は、前記各スタンダードセルの内部に備えられた基板電源端子間の一部を接続することにより構成される
    ことを特徴とする半導体集積回路。
  14. 前記請求項１０〜１３の何れか１項に記載の半導体集積回路において、
    前記通常電源配線網は、
    前記固定セル間配線と直交する方向に敷設され且つ前記固定セル間配線と接続された通常電源ストラップ配線を備える
    ことを特徴とする半導体集積回路。
  15. 前記請求項１４記載の半導体集積回路において、
    前記基板電源配線網は、
    前記通常電源ストラップ配線と平行に敷設され且つ前記非固定セル間配線と接続された基板電源ストラップ配線を備える
    ことを特徴とする半導体集積回路。
  16. 前記請求項１５記載の半導体集積回路において、
    前記基板電源ストラップ配線は、前記非固定セル間配線よりも配線幅が大きい
    ことを特徴とする半導体集積回路。
  17. 多数のトランジスタを含む半導体集積回路において、
    前記各トランジスタのソースに電源電圧を供給する通常電源配線網と、
    前記各トランジスタの基板に基板電源電圧を供給する基板電源配線網と、
    複数の信号配線とを備え、
    前記通常電源配線網は、前記所定の１つの配線層に単一方向に延びて敷設され、
    前記基板電源配線網は、通常電源配線網及び前記複数の信号配線を避けるように、複数の配線層に複数方向に敷設される
    ことを特徴とする半導体集積回路。
  18. トランジスタのソースに電源電圧を供給する通常電源配線と、前記トランジスタの基板に基板電源電圧を供給する基板電源端子と、信号端子とを備えたスタンダードセルを有し、
    前記スタンダードセルを複数含んだスタンダードセル列を複数列備えて構成される半導体集積回路の設計方法において、
    前記各スタンダードセルの信号端子間を接続する信号配線工程と、
    前記各スタンダードセルの基板電源端子間を接続する基板電源配線工程と
    を備えたことを特徴とする半導体集積回路の設計方法。
  19. 前記請求項１８記載の半導体集積回路の設計方法において、
    前記信号配線工程と前記基板電源配線工程とは同時に行われる
    ことを特徴とする半導体集積回路の設計方法。
  20. 前記請求項１８又は１９記載の半導体集積回路の設計方法において、
    前記基板電源配線工程では、前記各スタンダードセルの基板電源端子間の一部だけを接続する
    ことを特徴とする半導体集積回路の設計方法。
  21. トランジスタのソースに電源電圧を供給する通常電源配線と、前記トランジスタの基板に基板電源電圧を供給する基板電源端子と、信号端子とを備えたスタンダードセルを有し、
    前記スタンダードセルを複数含んだスタンダードセル列を複数列備えて構成される半導体集積回路の設計装置において、
    前記各スタンダードセルの信号端子間を接続する信号配線手段と、
    前記各スタンダードセルの基板電源端子間を接続する基板電源配線手段と
    を備えたことを特徴とする半導体集積回路の設計装置。
  22. 前記請求項２１記載の半導体集積回路の設計装置において、
    前記基板電源配線手段は、前記各スタンダードセルの基板電源端子間の一部だけを接続する
    ことを特徴とする半導体集積回路の設計装置。
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