CN103955582B - 基于单元库的集成电路设计方法及其结构 - Google Patents

Abstract

本发明公开了一种基于单元库的集成电路设计方法，该方法包括：步骤A.建立包含有若干单元块的单元库，所述单元块具有沿第一方向、第二方向延伸的单元区域，所述单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元块的至少一个区域因子，从而在所述单元块中的导体层预留至少一条第一金属走线的布线空间；步骤B.布局至少一个所述单元块于版图中，对所述单元块进行金属走线绕线，其中，基于所述单元块中预留的布线空间，在所述单元块的内部进行第一金属走线绕线。通过采用本方法，能够增加走线资源10‑15％，并且减小电源地线的电阻，增加电流强度。

Description

基于单元库的集成电路设计方法及其结构

技术领域

本发明涉及集成电路领域，尤其是一种基于单元库的集成电路设计方法及其结构。

背景技术

目前，集成电路(IC)正在向高速化、小型化以及低功耗化的方向发展。在集成电路制造过程中，很多的IC制造企业会向IC设计企业提供符合其工艺标准的标准单元库电路，以便于IC设计企业使用。这些由IC制造企业提供的单元库电路往往具有较大的面积，不利于减小晶圆的面积，并导致IC的生产成本提升。

由于IC制造企业提供的标准单元库电路往往是在最小尺寸的条件下进行设计，因此，如果擅自改动这些标准单元库电路，可能会导致改动后的电路不符合IC制造企业的工艺标准。

因此，如何基于现有的工艺标准对这些单元库电路进行改进，从而减小其面积，并且增加走线资源，是当前急需解决的一个技术问题。

发明内容

基于以上考虑，如果提出一种能够基于现有工艺，而提升走线资源的方法将是非常有利的。

根据本发明的一方面，提出了一种基于单元库的集成电路设计方法，包括：步骤A.建立包含有若干单元块的单元库，所述单元块具有沿第一方向、第二方向延伸的单元区域，所述单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元块的至少一个区域因子，从而在所述单元块中的导体层预留至少一条第一金属走线的布线空间，其中，所述区域因子包括所述单元块中所述电源线的宽度、地线的宽度、导体的位置、导体的宽度、有源区域的位置、有源区域的尺寸中的一种；步骤B.布局至少一个所述单元块于版图中，对所述单元块进行金属走线绕线，其中，基于所述单元块中预留的布线空间，在所述单元块的内部进行第一金属走线绕线。

根据本发明的一个实施例，所述电源线具有第一宽度，所述地线具有第二宽度，其中，所述步骤A中还包括：设置所述第一宽度和/或第二宽度的值，以在所述单元块中预留至少一条第一金属走线的布线空间。

根据本发明的一个实施例，所述的步骤B后，还包括步骤C：检测所述第一金属走线绕线的范围，并基于该检测结果，增加未布设第一金属走线的所述电源线的宽度为第三宽度，和/或增加未布设第一金属走线的所述地线的宽度为第四宽度，从而增加单位面积走线的效率。

根据本发明的一个实施例，所述的步骤A中，拉伸所述单元区域的长度与宽度，实现所述单元块的内部预留有至少一条第一金属走线的布线空间。

根据本发明的一个实施例，所述的步骤A中，缩小所述导体之间距离，实现所述单元块的内部预留有至少一条第一金属走线的布线空间。

根据本发明的一个实施例，所述导体层包含至少三层不同的导体，所述步骤B中还包括选择性地在每一层进行相应的金属走线绕线。

根据本发明的一个实施例，通过所述第一金属走线电学连通相邻所述单元块之间的输入和/或输出，从而增加所述导体层中的其他层的金属走线资源。

根据本发明的一个实施例，所述的步骤B中，还包括通过预设的网表布局所述单元块于版图中。

根据本发明的一个实施例，所述第三宽度为第一宽度的三至六倍，所述第四宽度为第二宽度的三至六倍。

根据本发明的一个实施例，所述第一金属走线为信号线、电源线和地线中的一种。

根据本发明的一个实施例，所述单元块为组合逻辑门或时序逻辑门。

根据本发明的另一方面，还提出了一种单元库，所述的单元库包括：沿第一方向、第二方向延伸的单元区域，所述单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元区域的至少一个区域因子，从而在所述单元区域中的所述导体层预留至少一条第一金属走线的布线空间，其中，所述区域因子包括所述单元块中所述电源线的宽度、地线的宽度、导体的位置、导体的宽度、有源区域的位置、有源区域的尺寸中的一种。

根据本发明的一个实施例，通过设置所述电源线和/或底线的宽度，以在所述单元区域中的导体层预留至少能够容纳一条第一金属走线的布线空间。

根据本发明的一个实施例，拉伸整体单元区域的长度与宽度，实现所述单元区域中预留有至少一条第一金属走线的布线空间。

根据本发明的一个实施例，缩小所述导体之间距离，实现所述单元区域中预留有至少一条第一金属走线的布线空间。

根据本发明的另一方面，还提出了一种基于单元库形成的集成电路结构，其包括：于半导体衬底中定义的若干单元块，所述单元块分别包括：沿第一方向、第二方向延伸的单元区域，所述的单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述的单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元区域的至少一个区域因子，从而在所述单元区域中的所述导体层预留至少一条第一金属走线的布线空间，其中，所述区域因子包括所述单元块中所述电源线的宽度、地线的宽度、导体的位置、导体的宽度、有源区域的位置、有源区域的尺寸中的一种；对所述若干单元块进行金属走线绕线，其中，基于所述预留的布线空间，进行第一金属走线绕线，从而实现电路功能。

根据本发明的一个实施例，通过设置所述电源线和/或地线的宽度，在所述单元块的内部的导体层预留至少一条第一金属走线的布线空间。

根据本发明的一个实施例，拉伸所述单元区域的长度与宽度，实现在所述单元区域中预留有至少一条第一金属走线的布线空间

根据本发明的一个实施例，缩小所述导体之间距离，实现所述单元区域中预留有至少一条第一金属走线的布线空间。

本发明通过在标准单元库里预留了至少一条第一金属的走线资源，所以在后端中的布线资源增加了10-15％，并且在没有用到Metall走线的地方增加电源地线的宽度。

本发明的各个方面将通过下文中的具体实施例的说明而更加清晰。

附图说明

通过参照附图以及阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为依据本发明实施例的标准单元与现有技术中的标准单元的对比图；

图2为依据本发明实施例的集成电路设计方法的流程图；

图3为依据本发明实施例的第一金属在版图中的分布图。

在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置(模块)或步骤。

具体实施方式

在以下优选的实施例的具体描述中，将参考构成本发明一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本发明的特定的实施例。示例的实施例并不旨在穷尽根据本发明的所有实施例。可以理解，在不偏离本发明的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本发明的范围由所附的权利要求所限定。

以两输入的与非门(nand21d1)为例，阐述本发明与现有技术在标准单元电路上的不同。

图1为依据本发明实施例的标准单元与现有技术中的标准单元的对比图，其中，右边的是改良后的标准单元平面图，而左边的则是现有技术中的标准单元图。

对于改良前的与非门，两个并联的PMOS管的源级均是通过第一金属(M1)连接至电源线VDD，相应的，两个串联的NMOS管中，右边的NMOS管的源级也是通过第一金属连接至地线VSS。从图1中可以明显地观察到，PMOS或NMOS管的漏源区与VDD或VSS之间存在较大的空隙。虽然可以在空隙中进行金属三(M3)走线，但在制造IC时，金属三的走线往往受到限制，因此，现有技术中的标准单元增大了后续走线的难度，并且限制了在单位面积中电源线或地线的走线资源。

为了解决上述问题，本发明提出了一种包含了改良的标准单元的单元库，其包括：沿第一方向(譬如水平方向)、第二方向(譬如垂直方向)延伸的单元区域，单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；单元区域的导体层包含有若干导体、电源线、地线；通过设置单元块区域的电源线宽度、地线宽度、导体的位置、宽度，从而实现若干单元块的内部于导体层分别均预留有至少一条金属走线的布线空间。

具体地说，与非门的区域分别沿水平方向、垂直方向延伸，其底层包含MOS管区域和导体层，其中MOS管区域包含有源区域(对应MOS管的源、漏区)、扩散区域(对应P管的N阱区)和栅极带区域(对应栅极区)；导体层则包含MOS管区域中的各层金属、电源线以及地线。

现有技术中，漏源处的有源区11通过第一金属15与电源线相连，相连。由于第一金属15与电源线的走向垂直，因此，漏源与电源线之间的区域无法再供第一金属进行走线。

在本实施例中，将漏源区与电源线通过有源区12进行相连，从而省去金属线15，因此无需额外的金属线进行连接。通过上述的结构，电源线与源漏之间形成了没有金属M1走线的空间，因此，该区域可以用于增大电源线或地线的宽度，或是供其他第一金属走线。

优选的，电源线具有第一宽度，地线具有第二宽度，当这两个宽度大于设计规则中的最小尺寸时，可以对两者的宽度进行设置，譬如分别或同时减小两者或两者之一的宽度，从而在单元块中的导体层预留至少一条金属走线的布线空间。

优选的，还可以对单元块的整体区域进行拉伸，即增加该单元区域的长度和/或宽度，从而使得单元块内部的导体层中能够产生预留至少一条金属线的布线空间。

类似的，也可以对单元块中某些导体(金属线)间的距离进行相应地缩小，从而增加金属线的布线空间。

通过上述内容可知，在集成电路的单元块中，可以在满足设计规则的最小尺寸的情况下，对有源区的位置、导体层的位置与尺寸进行适当的调整，从而增大单元块中的金属线的布线空间。

本发明还提出了一种集成电路设计方法，图2为依据本发明实施例的基于单元库的集成电路设计方法的流程图。

首先，执行步骤S20：建立包含有若干单元块的单元库。

在该步骤中，单元库包含多个单元块，每个单元块的单元区域沿第一、第二方向延伸。对于每一个单元区域，其包含MOS管区域和导体层，其中，MOS管区域包含有源区域、扩散区域以及栅极带区域；导体层则包含若干导体、电源线和地线。通过对MOS管区域、导体层中各部分的设置，可以在单元区域中预留出能够容纳金属走线的布线空间。具体地，可以设置电源线宽度、地线宽度、导体的位置与尺寸、有源区域的位置与尺寸，以及栅极带区域的位置与尺寸中的一个或多个。

可以理解的是，金属走线为信号线、电源线和地线中的一种，单元块为组合逻辑门或时序逻辑门。另外，对上述区域尺寸或位置的调整，均需要符合当前工艺的设计规则。

可选的，电源线具有第一宽度，地线具有第二宽度，其中，可以通过调整第一宽度和/或第二宽度，以在单元块中的导体层预留至少能够容纳一条金属走线的布线空间。

可选的，可以对单元块的整体区域进行拉伸，即增加该单元区域的长度和/或宽度，从而在单元块内部的导体层中，预留能够容纳至少一条金属线的布线空间。

类似的，也可以对单元块中的导体(金属线)间的距离进行相应地缩小，从而增加金属线的布线空间。

然后，执行步骤S21：布局单元块于版图中。

在该步骤中，需要将各个单元块的输入、输出进行相应地连接，即对单元块进行金属走线绕线，从而实现电路的功能。由于在步骤S20中，单元块中已经预留有第一金属线的走线空间，因此，在进行金属线绕线，尤其是对电源线或地线进行绕线时，可以根据单元块中是否有第一金属的走线空间，调整其线宽。

当进行数字单元自动布线时，通过导入预设的网表(netlist)，进而布局单元块于版图中。

接着，执行步骤S22：检测第一金属走线绕线的范围。

在该步骤中，检测第一金属走线绕线的在版图中的范围。

检测完后，将执行步骤S23：判断是否布设有第一金属走线

若在电源线或地线附近没有布设第一金属走线，则执行步骤S24，否则执行步骤S25。

在步骤S24中，将增加未布设第一金属走线的电源线的宽度为第三宽度，和/或增加未布设第一金属走线的地线的宽度为第四宽度，从而增加单位面积走线的效率。也就是说，若在电源线附近并未布设第一金属走线，则增加电源线的宽度至第三宽度，同样，若地线附近并未布设第一金属走线，则增加地线的宽度至第四宽度。

优选的，第三宽度为第一宽度的三至六倍，第四宽度为第二宽度的三至六倍。

在步骤S25中，由于单元块中已经没有第一金属走线的空间，因此，需要维持电源线或地线的宽度。

本发明通过在标准单元库里预留了至少一条第一金属的走线资源，所以在后端中的布线资源增加了10-15％，并且在没有用到第一金属走线的地方增加电源地线的宽度。

图3为依据本发明实施例的第一金属在版图中的分布图，图中VDD、VSS线均用斜线部分表示表示

其是改良后的标准单元库的实际应用情况：VDD下方没有走第一金属，所以利用本专利技术方案增加到了0.99um，VSS上方则增添了一条第一金属走线，作为后端信号线SS。最终达到以下技术效果：1)增加走线资源10-15％；2)减小电源地线的电阻，省去的空间用于增加金属的宽度，增加电流强度。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (15)

1.一种基于单元库的集成电路设计方法，其特征在于，包含如下步骤：

步骤A.建立包含有若干单元块的单元库，所述单元块具有沿第一方向、第二方向延伸的单元区域，所述单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元块的至少一个区域因子，从而在所述单元块中的导体层预留至少一条第一金属走线的布线空间，其中，所述区域因子是所述单元块中所述电源线的宽度、地线的宽度、导体的位置、导体的宽度、有源区域的位置、有源区域的尺寸中的一种；所述电源线具有第一宽度，所述地线具有第二宽度，设置所述第一宽度和/或第二宽度的值，以在所述单元块中预留至少一条第一金属走线的布线空间；

步骤B.布局至少一个所述单元块于版图中，对所述单元块进行金属走线绕线，其中，基于所述单元块中预留的布线空间，在所述单元块的内部进行第一金属走线绕线；

所述步骤B之后，还包括步骤C：

检测所述第一金属走线绕线的范围，并基于该检测结果，增加未布设第一金属走线的所述电源线的宽度为第三宽度，和/或增加未布设第一金属走线的所述地线的宽度为第四宽度，从而增加单位面积走线的效率。

2.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述步骤A中，拉伸所述单元区域的长度与宽度，实现所述单元块的内部预留有至少一条第一金属走线的布线空间。

3.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述步骤A中，缩小所述导体之间距离，实现所述单元块的内部预留有至少一条第一金属走线的布线空间。

4.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述导体层包含至少三层不同的导体，所述步骤B中还包括选择性地在每一层进行相应的金属走线绕线。

5.根据权利要求4所述的基于单元库的集成电路设计方法，其特征在于，通过所述第一金属走线电学连通相邻所述单元块之间的输入和/或输出，从而增加所述导体层中的其他层的金属走线资源。

6.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述步骤B中，还包括通过预设的网表布局所述单元块于版图中。

7.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述第三宽度为第一宽度的三至六倍，所述第四宽度为第二宽度的三至六倍。

8.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述金属走线为信号线、电源线和地线中的一种。

9.根据权利要求1所述的基于单元库的集成电路设计方法，其特征在于，所述单元块为组合逻辑门或时序逻辑门。

10.一种单元库，其特征在于，所述单元库包括：

若干单元块，所述单元块具有沿第一方向、第二方向延伸的单元区域，所述单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元区域的至少一个区域因子，从而在所述单元区域中的所述导体层预留至少一条第一金属走线的布线空间，其中，所述区域因子包括所述单元块中所述电源线的宽度、地线的宽度、导体的位置、导体的宽度、有源区域的位置、有源区域的尺寸中的一种；

所述电源线具有第一宽度，所述地线具有第二宽度，设置所述第一宽度和/或第二宽度的值，以在所述单元块中预留至少一条第一金属走线的布线空间；

对所述若干单元块进行金属走线绕线，其中，基于预留的布线空间，进行第一金属走线绕线，从而实现电路功能；

检测所述第一金属走线绕线的范围，并基于该检测结果，增加未布设第一金属走线的所述电源线的宽度为第三宽度，和/或增加未布设第一金属走线的所述地线的宽度为第四宽度，从而增加单位面积走线的效率。

11.根据权利要求10所述的单元库，其特征在于，拉伸整体单元区域的长度与宽度，实现所述单元区域中预留有至少一条第一金属走线的布线空间。

12.根据权利要求10所述的单元库，其特征在于，减小所述导体之间距离，实现所述单元区域中预留有至少一条第一金属走线的布线空间。

13.一种基于单元库形成的集成电路结构，其特征在于，其包括：于半导体衬底中定义的若干单元块，所述单元块分别包括：

沿第一方向、第二方向延伸的单元区域，所述单元区域的底层包含具有有源区域、扩散区域及栅极带区域的MOS管区域；所述单元区域的导体层包含有若干导体、电源线、地线；通过设置所述单元区域的至少一个区域因子，从而在所述单元区域中的所述导体层预留至少一条第一金属走线的布线空间，其中，所述区域因子包括所述单元块中所述电源线的宽度、地线的宽度、导体的位置、导体的宽度、有源区域的位置、有源区域的尺寸中的一种；所述电源线具有第一宽度，所述地线具有第二宽度，设置所述第一宽度和/或第二宽度的值，以在所述单元块中预留至少一条第一金属走线的布线空间；

对所述若干单元块进行金属走线绕线，其中，基于预留的布线空间，进行第一金属走线绕线，从而实现电路功能；

检测所述第一金属走线绕线的范围，并基于该检测结果，增加未布设第一金属走线的所述电源线的宽度为第三宽度，和/或增加未布设第一金属走线的所述地线的宽度为第四宽度，从而增加单位面积走线的效率。

14.根据权利要求13所述的基于单元库形成的集成电路结构，其特征在于，拉伸所述单元区域的长度与宽度，实现在所述单元区域中预留有至少一条第一金属走线的布线空间。

15.根据权利要求13所述的基于单元库形成的集成电路结构，其特征在于，缩小所述导体之间距离，实现所述单元区域中预留有至少一条第一金属走线的布线空间。