JP3768433B2 - 半導体装置の設計方法 - Google Patents
半導体装置の設計方法 Download PDFInfo
- Publication number
- JP3768433B2 JP3768433B2 JP2001353061A JP2001353061A JP3768433B2 JP 3768433 B2 JP3768433 B2 JP 3768433B2 JP 2001353061 A JP2001353061 A JP 2001353061A JP 2001353061 A JP2001353061 A JP 2001353061A JP 3768433 B2 JP3768433 B2 JP 3768433B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- domains
- domain
- voltage
- assigned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Evolutionary Computation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の設計方法に関し、特に、ロジック領域に複数種類のクロックが与えられる半導体装置の電源電圧の割り付け方法に関する。
【０００２】
【従来の技術】
図１９を用いて従来の電源電圧の割り付け方法について説明する。図１９において、半導体基板上のロジック領域はドメインＤ１およびＤ２の２つに区分され、それぞれ周波数の異なるクロックＣＫ１およびＣＫ２が供給される構成となっている。
【０００３】
ドメインＤ１およびＤ２に形成される論理ゲートには、クロックの立ち上がりエッジをトリガーとして動作するフリップフロップのデータ出力からデータが与えられ、論理ゲートの接続順にデータが伝わる構成となっている。
【０００４】
ここで、ドメインＤ１およびＤ２において、動作のための電源は電源バンプと呼称される電源の供給源から供給される。図１９においては、ドメインＤ１およびＤ２において、それぞれ複数の電源バンプＢＰがマトリックス状に配設された状態が示されている。
【０００５】
各電源バンプＢＰは、ドメインＤ１およびＤ２に渡って直線的に配設された金属の電源線ＷＬ１に接続されている。電源線ＷＬ１は平行して複数本配設され、１本の電源線ＷＬ１には複数の電源バンプＢＰが直接に接続され、それら複数の電源バンプＢＰには外部から同じ電源電圧が供給される。例えば、図の最上部の電源線ＷＬ１には電圧Ｖが与えられ（割り付けられ）、その次の電源線ＷＬ１には電圧Ｇが与えられ（割り付けられ）、以後、その順番を繰り返している。ここで、電圧Ｖおよび電圧Ｇとしては、例えばＭＯＳトランジスタのドレイン電源電圧ＶDDおよびソース電源電圧ＶSSが与えられる。
【０００６】
電源線ＷＬ１よりも下層には、複数の電源線ＷＬ１と平面視的に直交する電源線ＷＬ２が並列に複数配設されている。電源線ＷＬ１とＷＬ２との間は層間絶縁膜によって電気的に絶縁されているが、両電源線が平面視的に交差する部分には、層間絶縁膜を貫通するようにエッチング等でビア（ｖｉａ）ホールが設けられ、ビアホールに導電性の材質を埋め込むことによって得られるビアコンタクトＶＨにより、電源線ＷＬ１とＷＬ２とが電気的に接続されることになる。従って、ビアコンタクトＶＨを介して電源線ＷＬ１と電気的に接続された電源線ＷＬ２には、電源線ＷＬ１の電圧が与えられる（割り付けられる）ことになる。
【０００７】
なお、複数の電源線ＷＬ１およびＷＬ２の半数には、接地電圧（０Ｖ）が与えられ、実質的に電圧は与えられないが、それらについても電源線と呼称する。
【０００８】
図１９に向かって左端の電源線ＷＬ２は、電圧Ｖを供給する電源線ＷＬ１に電気的に接続され、電圧Ｖが与えられる構成となっている。また、左端から２番目の電源線ＷＬ２は、電圧Ｇを供給する電源線ＷＬ１に電気的に接続され、電圧Ｇが与えられる構成となっている。以後、この順番を繰り返している。
【０００９】
なお、電圧Ｖが与えられる電源線ＷＬ２と、電圧Ｇが与えられる電源線ＷＬ２は、半導体基板上に形成されたゲートアレイに電源を供給する最下層の電源線に電気的に接続され、ゲートアレイのソース・ドレイン層に、電源線ＷＬ２から電圧Ｖおよび電圧Ｇが供給される。
【００１０】
このように、従来の電源電圧の割り付け方法は、電圧Ｖおよび電圧Ｇが与えられる電源線ＷＬ１を、周波数の異なるクロックＣＫ１およびＣＫ２が供給されるドメインＤ１およびＤ２に跨るように配設し、ドメインＤ１にもドメインＤ２にも電圧Ｖおよび電圧Ｇを供給していた。
【００１１】
【発明が解決しようとする課題】
ここで問題となるのは、クロックＣＫ１およびＣＫ２の周波数の相違に起因する電源ノイズである。先に説明したよう、ドメインＤ１およびＤ２に形成される論理ゲートには、クロックの立ち上がりエッジをトリガーとして動作するフリップフロップのデータ出力からデータが与えられ、そのような論理ゲートとフリップフロップの組み合わせは、ドメインＤ１およびＤ２に多数存在している。
【００１２】
そして、複数のフリップフロップの中には、同期して動作するフリップフロップも多数存在するので、クロックが立ち上がるタイミングに最も電力を消費する。このとき電源線ＷＬ１、ＷＬ２および電源バンプＢＰには電流が流れるが、この電流が電源電圧値の変動をもたらす。これが電源ノイズである。
【００１３】
図２０を用いてクロックＣＫ１およびＣＫ２のタイミングと、電源ノイズとの関係を説明する。図２０には、クロックＣＫ１およびＣＫ２のタイミングチャートと、電源電圧ＶDDおよびＶSSの変化とを示している。
【００１４】
図２０に示すように、クロックＣＫ１とＣＫ２とで周波数が異なっており、基本的にはクロックの立ち上がりエッジは同期しない。従って、電源電圧ＶDDの時間的な変動は、クロックＣＫ１およびＣＫ２のパルスの立ち上がり、立ち下がりに応じて発生している。電源電圧ＶDDの変動が電源ノイズＮＺである。なお、電源電圧ＶSSにおいても同様のノイズが発生することは言うまでもない。
【００１５】
このように電源ノイズＮＺが発生するタイミングが同期しないと、各々の電源ノイズの相互作用が起こる。このため単一のクロックが与えられる場合に比べて、論理ゲートの動作速度への影響が大きくなる。
【００１６】
また、クロックＣＫ１とＣＫ２とで周波数が異なっている場合は、基本的にはクロックの立ち上がりエッジは同期しないと述べたが、周波数が整数倍の関係にあれば、どこかで一致する場合がある。
【００１７】
図２０においては、クロックＣＫ１およびＣＫ２の最初のパルスにおいて、立ち上がりエッジが同期しており、この時には、ドメインＤ１およびＤ２の両方で、同時に複数のフリップフロップが動作し、個々のドメインでフリップフロップが動作する場合よりも電源ノイズＮＺのピーク値が増大する。なお、電源ノイズＮＺは振動するように示されているが、これは、クロックドライバーの電源ラインに不随するインダクタンスにより、スイッチング時に発生する電源変動とは反対の方向に逆起電力が発生するためである。
【００１８】
このように電源ノイズＮＺが増大すると、クロック信号にも影響が発生する。すなわち、クロックＣＫ１およびＣＫ２は、ドメインＤ１およびＤ２内に設けられたクロックドライバによって増幅されてフリップフロップに与えられるが、クロックドライバは、電源電圧ＶDDおよびＶSSによって駆動するインバータで構成されており、電源電圧ＶDDおよびＶSSが変動すれば、クロックＣＫ１およびＣＫ２のパルスの、立ち上がり、立ち下がりのエッジが時間的に変動し、図２０に破線で示すようなクロックジッタＣＪが発生する。クロックジッタＣＪの大きさは電源ノイズＮＺの大きさに対応し、クロックＣＫ１およびＣＫ２の立ち上がりエッジが同期する場合には、クロックジッタＣＪが増大する。
【００１９】
クロックジッタは、１つのデータ経路を構成する複数のフリップフロックにおいて、クロックエッジのタイミングが不一致になる原因となり、データ転送のタイミングに影響を及ぼす。すなわち、１つのデータ経路を構成する複数のフリップフロップに与えられるクロックには、レイアウトに起因するクロックスキューが存在しており、クロックジッタと相俟って、フリップフロップ間のサイクルタイムが増減してクロックエッジのタイミングが不一致になる。
【００２０】
そして、フリップフロップ間のサイクルタイムの増減は、このデータ経路におけるフリップフロップのセットアップ時間、ホールド時間のマージンを減少させ、ロジックの最高動作周波数を低下させる原因になる。
【００２１】
クロックスキューはトランジスタの微細化やロジック規模の増大に伴って、益々制御が困難になってきている。また、チップ内で非同期のデータ転送が必要な場合、ロジック領域に異なる位相や周波数のクロックが存在することは避けられない。
【００２２】
このような状況下ではクロックジッタの発生を制御することが重要になる。そして、上記に説明したように、クロックジッタの発生原因である電源ノイズは、異なる（位相や周波数の）クロックが与えられる異なるドメインが、同一系統の電源で動作していることに起因している。
【００２３】
従って、異なるクロックに起因する電源ノイズの影響を解消するには、異なるクロックが与えられる異なるドメインのそれぞれに、独立して電源電圧を供給すれば良い。
【００２４】
しかしながら、図１９を用いて説明した従来の電源電圧の割り付け方法は、単一の電源電圧の割り付けに対応していたので、異なるドメインのそれぞれに、独立して電源電圧を供給することはできなかった。
【００２５】
本発明は上記のような問題点を解消するためになされたもので、異なるドメインのそれぞれに、独立して電源電圧を供給することが可能で、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置の設計方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置の設計方法は、ロジック領域に周波数の異なる複数のクロックが与えられる場合の半導体装置の設計方法であって、前記ロジック領域を、特定のクロックで動作するロジックの配設領域ごとに区分して、複数のドメインを設定するステップ(ａ)と、前記ロジック領域上に、電源バンプをマトリックス状に複数配設し、予め定めた第１の規則に従って、前記電源バンプのそれぞれに前記複数のクロックに対応する複数の電源電圧を一義的に割り付けるステップ(ｂ)と、第１のレイヤに、第１の電源線を平行に複数配設し、予め定めた第２の規則に従って、前記第１の電源線のそれぞれに前記複数の電源電圧を一義的に割り付けるステップ(ｃ)と、前記第１のレイヤとは異なる第２のレイヤに、第２の電源線を、前記第１の電源線とは平面視的に直交するように平行に複数配設し、予め定めた第３の規則に従って、前記第２の電源線のそれぞれに前記複数の電源電圧を一義的に割り付けるステップ(ｄ)と、前記複数の電源電圧を前記複数のドメインのそれぞれで使用される電源電圧に分類し、前記電源バンプ、前記第１および第２の電源線に一義的に割り付けられた前記電源電圧を、前記分類に基づいて前記複数のドメインごとにそれぞれのドメインに対応する値に変更するステップ(ｅ)とを備えている。
【００２７】
本発明に係る請求項２記載の半導体装置の設計方法は、前記ステップ(ｂ)が、前記複数の電源電圧のそれぞれの電圧を、前記電源バンプの第１の配列方向に順に割り付けて、周期性を持たせることを前記第１の規則とする。
【００２８】
本発明に係る請求項３記載の半導体装置の設計方法は、前記ステップ(ｃ)が、前記第１の配列方向の前記電源バンプの配列に平行するように前記第１の電源線を配設するステップを含み、前記複数の電源電圧のそれぞれの電圧を、前記電源バンプの前記配列の両側に最近傍の２つの前記第１の電源線から各側交互に順に割り付けることを前記第２の規則とする。
【００２９】
本発明に係る請求項４記載の半導体装置の設計方法は、前記ステップ(ｄ)が、前記第１の配列方向とは直交する、第２の配列方向の前記電源バンプの配列に平行するように前記第２の電源線を配設するステップを含み、前記複数の電源電圧のそれぞれの電圧を、前記第２の電源線の配列方向に順に割り付けて、周期性を持たせることを前記第３の規則とする。
【００３０】
本発明に係る請求項５記載の半導体装置の設計方法は、前記ステップ(ｅ)が、前記第１および第２の電源線が、前記複数のドメイン上に跨って配置される電源線であって、かつ、該電源線に割り付けられた前記電源電圧が、前記複数のドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、前記第１および第２の電源線を前記複数のドメインの境界部上で切断し、それぞれのドメイン上のみに位置するように複数に分割するステップと、前記第１および第２の電源線の分割後に、それぞれに一義的に割り付けられていた前記電源電圧を、前記分類に基づいて前記それぞれのドメインに対応する値に変更するステップとを含んでいる。
【００３１】
本発明に係る請求項６記載の半導体装置の設計方法は、前記ステップ(ｅ)が、前記複数のクロックのうち、少なくとも２つ以上のクロックを前記特定のクロックとして使用するドメインについては、該ドメインを１つのドメインとして実行される。
【００３２】
本発明に係る請求項７記載の半導体装置の設計方法は、前記第１の電源線が前記電源バンプに電気的に接続され、前記第１の規則が、前記複数のクロックのうち、最も高い周波数のクロックを使用するドメインに対応する前記電源電圧を供給する前記第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設される規則を含んでいる。
【００３３】
本発明に係る請求項８記載の半導体装置の設計方法は、前記第１の電源線は前記電源バンプに電気的に接続され、前記第１の規則が、前記複数のドメインのうち、最もロジック規模が大きなドメインに対応する前記電源電圧を供給する前記第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設される規則を含んでいる。
【００３４】
本発明に係る請求項９記載の半導体装置の設計方法は、前記ロジック領域が、ゲートアレイが形成される活性領域を複数有して構成され、前記活性領域は、最下層のレイヤに互いに平行して複数配設された第３の電源線に平面視的に挟まれるように配設され、前記複数のドメインにおいて、ドメインが隣り合う部分の前記活性領域の間に、電気的分離のための分離セルを配置してドメイン境界部とするステップ(ｆ)と、前記第３の電源線が、前記隣り合うドメイン上に跨って配置される電源線であって、かつ、該電源線に割り付けられた前記電源電圧が、前記隣り合うドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、前記第３の電源線を前記ドメイン境界部上で切断するステップ(ｇ)とをさらに備えている。
【００３５】
本発明に係る請求項１０記載の半導体装置の設計方法は、前記活性領域が、導電型の異なる第１および第２の不純物領域を有し、前記第１および第２の不純物領域は、前記第３の電源線の延在方向に平行するように、隣り合って配設され、前記ステップ(ｆ)が、前記分離セルとして、導電型の異なる第３および第４の不純物領域が隣り合って配設されるとともに、前記第３および第４の不純物領域が、前記活性領域の前記第１および第２の不純物領域の配列順序とは逆の配列を有する構成を準備するステップを含んでいる。
【００３６】
本発明に係る請求項１１記載の半導体装置の設計方法は、前記複数のクロックのうち、少なくとも２つ以上のクロックを使用するドメインについては、該ドメイン内の前記活性領域のうち異なるクロックを使用するものの間に前記分離セルを配設して、互いに電気的に分離するステップ(ｈ)をさらに備えている。
【００３９】
【発明の実施の形態】
以下、本発明に係る半導体装置の設計方法の実施の形態について説明する。まず、図１〜図７を用いて、本発明の実施に際しての基本的な動作について説明する。
【００４０】
＜１．電源バンプの配設および割り付け＞
ロジック領域に複数のクロックが与えられる場合に、クロックの種類ごとにドメインを区分し、ドメインごとに独立して電源電圧を供給するには、複数種類の電源バンプＢＰを設ける必要がある。
【００４１】
しかし、個々のドメインに対して個別に電源バンプを配設すると、工程が複雑になり実用的ではない。
【００４２】
そこで、本発明においてはロジック領域における電源バンプの配設位置を、予め定めた所定の規則（第１の規則）に従って一義的に決定する手法を採る。
【００４３】
図１に電源バンプの配設例を示す。図１においては、ｎ種類の異なる電源を必要とする場合を示し、ＭＯＳトランジスタのドレイン電源電圧ＶDDに相当する電圧として、電圧Ｖ１〜Ｖｎを想定し、ソース電源電圧ＶSSに相当する電圧として電圧Ｇ１〜Ｇｎを想定する。なお、電圧Ｖ１〜Ｖｎおよび電圧Ｇ１〜Ｇｎのうち一方のグループは接地電圧、すなわち０Ｖとなるので、実質的に必要な電源電圧の種類はｎ種類である。以下の説明においては、電圧Ｇ１〜Ｇｎを接地電圧として扱う。
【００４４】
図１に示すように、電圧Ｖ１〜Ｖｎが与えられる複数の電源バンプＢＰ１が横方向に配設されて配列を構成し、その下段には電圧Ｇ１〜Ｇｎが与えられる複数の電源バンプＢＰ２が横方向に配設されて配列を構成し、両配列が、縦方向に交互に繰り返す構成となっている。
【００４５】
なお、電源バンプＢＰ１の配列には、図に向かって左端の電源バンプＢＰ１から、電圧Ｖ１〜Ｖｎが順に割り付けられた後、左端からｎ＋１番目の電源バンプから再び電圧Ｖ１〜Ｖｎが順に割り付けられるというように、電圧Ｖ１〜Ｖｎの割り付けが繰り返される。これを周期ｎでの繰り返し配列と呼称する。
【００４６】
これは、電源バンプＢＰ２の配列においても同じであり、電圧Ｇ１〜Ｇｎの割り付けが、左端の電源バンプＢＰ２から順に繰り返されている。
【００４７】
このように、マトリックス状に配列された電源バンプには、第１の方向には電源の種類ｎに応じて、周期ｎで電圧が繰り返して割り付けられ、第１の方向に直交する第２の方向には、電圧Ｖと電圧Ｇの電源バンプの配列が交互に配設されている。
【００４８】
＜２．電源線の配設および割り付け＞
図１９を用いて説明したように、電源を１種類しか想定しない場合には、電源バンプＢＰに接続される上層の電源線ＷＬ１（基幹線）には、電圧Ｖと電圧Ｇを交互に割り付けるだけで済んだが、電源の種類が複数になると、上層の電源線ＷＬ１への割り付けも複数の組み合わせが考えられるが、本発明においては簡単な規則に従って割り付ける手法を採る。
【００４９】
ここで、与えられるクロックの種類と電源電圧の種類は共にｎで、電源電圧は、Ｖ１、Ｖ２、・・・Ｖｎで表す。そして、クロックの周波数と電源電圧とを対応させてＦ（Ｖ１）、Ｆ（Ｖ２）・・・Ｆ（Ｖｎ）として表し、クロック周波数の大小関係がＦ（Ｖ１）＞Ｆ（Ｖ２）＞・・・＞Ｆ（Ｖｎ）を満たすように電源バンプおよび電源線への電源電圧の割り付けの変更処置を行う。
【００５０】
なお、各ドメインのロジックの規模（すなわち論理ゲートの個数）をＮ（Ｖ１）、Ｎ（Ｖ２）・・・Ｎ（Ｖｎ）で示し、前提として、各ドメインのロジックの規模がほぼ等しいとすると、各ドメインの消費電力Ｐ（Ｖ１）、Ｐ（Ｖ２）・・・Ｐ（Ｖｎ）は動作周波数に比例する。
【００５１】
図２には、上記規則に従った電源線の配設例を示す。図２において、電源バンプＢＰ１およびＢＰ２の配列は図１を用いて説明した方法に従っており、電源バンプＢＰ１およびＢＰ２に電気的に接続される上層の複数の電源線ＷＬ１は、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して配設され、電源線ＷＬ１に電気的に接続される下層の複数の電源線ＷＬ２（支線）は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設されている。なお、電源線ＷＬ１とＷＬ２との間には層間絶縁膜が配設され、両者を電気的に絶縁している。
【００５２】
従って、電源バンプＢＰ１およびＢＰ２は、平面視的に電源線ＷＬ１およびＷＬ２に囲まれる位置に存在することになり、電源線ＷＬ１およびＷＬ２の何れにも直結されていないが、電源バンプＢＰ１と電源線ＷＬ１との接続方法については後に説明する。
【００５３】
そして、電源バンプに電気的に接続される上層の電源線ＷＬ１への電源電圧の割り付けは、高い周波数のクロックが与えられるドメインに対応する電源ほど電源バンプの近くの電源線に割り付けるようにする。
【００５４】
＜２−１．電源線ＷＬ１への割り付け＞
図２においては、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２が割り付けられ、さらに外側の電源線ＷＬ１に電源電圧Ｖ３およびＶ４が割り付けられ、以後、電源電圧Ｖｎまで、この規則（第２の規則）に従って割り付けが行われる。
【００５５】
なお、図２においては、電源バンプＢＰ１の配列の上側の電源線ＷＬ１には、電源電圧Ｖ１、Ｖ３、Ｖｎ−１など、奇数番の電源電圧が割り付けられ、電源バンプＢＰ１の配列の下側の電源線ＷＬ１には、電源電圧Ｖ２、Ｖ４、Ｖｎなど、偶数番の電源電圧が割り付けられているが、高い周波数のクロックが与えられるドメインに対応する電源ほど電源バンプの近くに割り付けられていれば良く、奇数番と偶数番とで、上下関係が逆であっても良い。
【００５６】
また、図２に示すように、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２が割り付けられ、さらに外側の電源線ＷＬ１に電源電圧Ｇ３およびＧ４が割り付けられ、以後、電源電圧Ｇｎまで、この規則に従って割り付けが行われる。
【００５７】
なお、周波数の異なるクロックが与えられる複数のドメインにおいて、ロジック数がほぼ等しいとき、電源バンプに流れる電流は、クロック周波数に比例する。そして、図２においては、周波数の高いクロックを使用するドメインに与えられる電源電圧を供給する電源線ＷＬ１ほど、電源バンプに近く配設されているので、電源バンプＢＰ１（ＢＰ２）から電源線ＷＬ１までの距離が短く、電源バンプＢＰ１（ＢＰ２）と電源線ＷＬ１との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【００５８】
＜２−２．電源線ＷＬ２への割り付け＞
複数の電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設されているとして説明したが、さらに言うと、電源線ＷＬ２は電源バンプＢＰ１およびＢＰ２が縦方向に交互に配設されて構成される配列（以後、電源バンプの交互配列と呼称する場合あり）の間に２本ずつ対になって配設されている。
【００５９】
そして、図２に示すように、電源電圧Ｖ１およびＧ１が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列と、電源電圧Ｖ２およびＧ２が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列との間の２本の電源線ＷＬ２には、電源電圧Ｖ１およびＧ１が割り付けられている。また、電源電圧Ｖ２およびＧ２が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列と、電源電圧Ｖ３およびＧ３が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列との間２本の電源線ＷＬ２には、電源電圧Ｖ２およびＧ２が割り付けられている。以後、電源電圧ＶｎおよびＧｎが割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列と、電源電圧Ｖ１およびＧ１が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列との間の２本の電源線ＷＬ２まで、この規則（第３の規則）に従って割り付けが行われる。
【００６０】
なお、電源線ＷＬ１とＷＬ２とは、両者の間を電気的に絶縁する層間絶縁膜を貫通するようにエッチング等で設けられたビアホールに導電性の材質を埋め込むことによって得られるビアコンタクトＶＨにより電気的に接続される。
【００６１】
例えば、電源電圧Ｖ３が割り付けられる電源線ＷＬ１は、電源電圧Ｖ３が割り付けられる電源線ＷＬ２とビアコンタクトＶＨを介して電気的に接続される。図２においては、電源電圧Ｖ３が割り付けられる電源線ＷＬ１は２本が示されているので、電源電圧Ｖ３が割り付けられる電源線ＷＬ２は、この２本の電源線ＷＬ１と平面視的に直交する部分においてビアコンタクトＶＨを介して電気的に接続されている。
【００６２】
＜３．電源バンプと電源線との接続方法＞
図１９を用いて説明した従来の手法では、電源線ＷＬ１には電源バンプＢＰを直接に接続する構成を採っていたが、本発明においては、電源バンプＢＰ１およびＢＰ２は電源線ＷＬ１に挟まれる位置に配設されるので、電源バンプＢＰ１およびＢＰ２に接続のためのブランチを設け、当該ブランチを介して電源線ＷＬ１との接続を行うようにする。以下、電源バンプと電源線との接続のバリエーションについて図３〜図７を用いて説明する。
【００６３】
図３は、電源バンプＢＰ１の最も基本的な構成を示しており、バンプ本体ＢＢから互いに反対の方向に２本のブランチＢＲが延在する構成を示している。ブランチＢＲは、バンプ本体ＢＢと同じ材質の導体で構成され、また、電源線ＷＬ１と同じレイヤに配設されている。
【００６４】
図４は、図３に示す基本構成の電源バンプＢＰ１（ＢＰ２においても同じ）を用いて、電源線ＷＬ１との接続を行う場合の一例を示している。
【００６５】
図４に示す電源バンプＢＰ１は、電源電圧Ｖ１が割り付けられるバンプであり、その２つのブランチＢＲは、ブランチＢＲより下層に設けられた中継導体層ＲＬ１およびＲＬ２にビアコンタクトＶＨ１を介して接続されている。
【００６６】
中継導体層ＲＬ１およびＲＬ２は、電源バンプＢＰ１を挟むように平行して配設された電源線ＷＬ１に平面視的に直交する方向に延在する導体層であり、中継導体層ＲＬ１は、ブランチＢＲの下部から、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ２はブランチＢＲの下部から、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の下部まで延在している。
【００６７】
そして、中継導体層ＲＬ１は、電源電圧Ｖ１が割り付けられる電源線ＷＬ１に電気的にビアコンタクトＶＨ１を介して接続されるが、中継導体層ＲＬ２は電源電圧Ｖ２が割り付けられる電源線ＷＬ１とは電気的に接続されない構成となっている。これにより、電源バンプＢＰ１に与えられた電源電圧Ｖ１を、所定の電源線ＷＬ１に供給することができる。
【００６８】
電源電圧の種類がさらに増えた場合はブランチＢＲの本数を増やすことで対応でき、例えば、図５においてはバンプ本体ＢＢから相異なる３方向にブランチＢＲが延在した構成を示している。
【００６９】
すなわち、図５に示す電源バンプＢＰ１は、電源電圧Ｖ２が割り付けられるバンプであり、その３つのブランチＢＲは、中継導体層ＲＬ１、ＲＬ２およびＲＬ３にビアコンタクトＶＨ１を介して接続されている。
【００７０】
中継導体層ＲＬ１は、ブランチＢＲの下部から、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ２はブランチＢＲの下部から、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ３はブランチＢＲの下部から、電源電圧Ｖ３が割り付けられる電源線ＷＬ１の下部まで延在している。
【００７１】
そして、中継導体層ＲＬ２のみが、電源電圧Ｖ２が割り付けられる電源線ＷＬ１にビアコンタクトＶＨ１を介して電気的に接続される構成となっている。
【００７２】
また、図６に示す電源バンプＢＰ１は、電源電圧Ｖ３が割り付けられるバンプであり、バンプ本体ＢＢから相異なる４方向に延在する４つのブランチＢＲを有し、それぞれ、中継導体層ＲＬ１、ＲＬ２、ＲＬ３およびＲＬ４にビアコンタクトＶＨ１を介して接続されている。
【００７３】
中継導体層ＲＬ１は、ブランチＢＲの下部から、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ２はブランチＢＲの下部から、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ３はブランチＢＲの下部から、電源電圧Ｖ３が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ４はブランチＢＲの下部から、電源電圧Ｖ４が割り付けられる電源線ＷＬ１の下部まで延在している。
【００７４】
そして、中継導体層ＲＬ３のみが、電源電圧Ｖ３が割り付けられる電源線ＷＬ１に電気的にビアコンタクトＶＨ１を介して接続される構成となっている。
【００７５】
ここで、図６に示すＡ−Ｂ線での矢視方向の断面構成を図７に示す。図７に示すように、層間絶縁膜ＺＬ１およびＺＬ２が下から順に積層された構成において、層間絶縁膜ＺＬ２上に、電源線ＷＬ１およびブランチＢＲが配設される構成となっている。
【００７６】
電源バンプＢＰ１のバンプ本体ＢＢは、層間絶縁膜ＺＬ１上に配設された第１本体ＢＢ１と、第１本体ＢＢ１上に配設された第２本体ＢＢ２とで構成され、第１本体ＢＢ１は、電源線ＷＬ１およびブランチＢＲと同じ材質で、同じ工程により形成される。そして、バンプ本体ＢＢの上部にはバンプ頭部ＢＰＨが配設され、このバンプ頭部ＢＰＨが、外部の配線等と電気的に接続される。
【００７７】
ブランチＢＲは層間絶縁膜ＺＬ２を貫通するビアコンタクトＶＨ１を介して中継導体層ＲＬ３に電気的に接続され、中継導体層ＲＬ３は、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下方を通って電源電圧Ｖ３が割り付けられる電源線ＷＬ１の下部まで延在し、ビアコンタクトＶＨ１を介して電源線ＷＬ１に電気的に接続される。
【００７８】
なお、層間絶縁膜ＺＬ２上には絶縁性の保護膜ＰＶが配設されて電源線ＷＬ１およびブランチＢＲが覆われ、バンプ本体ＢＢは保護膜ＰＶを貫通して突出している。
【００７９】
このように、電源バンプＢＰ１およびＢＰ２は、電源線ＷＬ１との接続のためのブランチを有し、当該ブランチを介して電源線ＷＬ１との接続を行うようにするので、電源バンプＢＰ１およびＢＰ２の配設の自由度が大きくなり、図１を用いて説明したように、電源バンプの配設位置を、予め定めた所定の規則に従って一義的に決定しても、電源線ＷＬ１との電気的な接続に支障はきたさない。
【００８０】
また、電源の供給源となる電源バンプＢＰ１およびＢＰ２と、電源供給の幹線となる電源線ＷＬ１とを、同一レイヤの配線層で形成することにより、効率的な形成が可能となる。
【００８１】
＜４．電源割り付けの具体例＞
以上説明した基本動作を踏まえて、電源電圧の割り付け方法の具体例について、図９〜図１２を用いて説明する。
【００８２】
＜４−１．フロアプラン決定＞
まず、図８に示すように、ロジック領域のフロアプランを決定する。フロアプランは、供給されるクロックの種類に合わせてロジック領域を区分する作業であり、例えば、図８では半導体基板上のロジック領域ＬＲを、ドメインＤ１、Ｄ２およびＤ３の３つに区分するフロアプランを示している。
【００８３】
ここで、ドメインＤ１およびＤ２は、それぞれクロックＣＫ１およびＣＫ２が供給される領域であり、ドメインＤ３は、クロックＣＫ１およびＣＫ２の両方が供給される領域である。
【００８４】
このように、複数のクロックが１つのドメインに供給されることは多々あり、その場合には、複数のクロックが供給されるドメインを別個のドメインとして定義することで、電源電圧の割り付けを単純化することができる。
【００８５】
なお、図８に示す具体例では、クロックＣＫ１およびＣＫ２の２種類であるので、電源電圧はＶ１およびＶ２と、それに対応するＧ１およびＧ２だけである。そして、クロックＣＫ１が与えられるドメインＤ１に対応する電源電圧はＶ１およびＧ１であり、クロックＣＫ２が与えられるドメインＤ２に対応する電源電圧はＶ２およびＧ２であり、クロックＣＫ１の周波数の方がクロックＣＫ２よりも高い。
【００８６】
＜４−２．電源バンプの配設および割り付けの変更＞
フロアプランを決定した後、電源バンプの配設および電源電圧の割り付けを行うが、電源バンプへの電源電圧の割り付けは図１を用いて説明した規則に従って行う。
【００８７】
すなわち、図９に示すようにロジック領域ＬＲの全域に渡って、マトリックス状に電源バンプを配設し、そのうち、図に向かって横方向最上段のバンプ配列に、左側から順に電圧Ｖ１およびＶ２を交互に繰り返して割り付け、次の段のバンプ配列に、左側から順に電圧Ｇ１およびＧ２を交互に繰り返して割り付ける。これを縦方向に繰り返すことで、電圧Ｖ１およびＶ２が与えられる複数の電源バンプＢＰ１の横方向の配列と、電圧Ｇ１およびＧ２が与えられる複数の電源バンプＢＰ２の横方向の配列とが、縦方向に交互に繰り返す構成となる。
【００８８】
なお、電源バンプの配設は、ドメイン間の境界上に電源バンプが位置しないようにフロアプランを参照して行うので、全ての電源バンプが必ずしも等間隔になるとは限らない。
【００８９】
電源バンプＢＰ１およびＢＰ２に電源電圧を割り付けた後、フロアプランを参照して割り付けの変更を行う。図９においては、割り付けの変更についても併せて示しており、図９に従って説明すると、ドメインＤ１においては、当初、電源電圧Ｖ２が割り付けられていた電源バンプＢＰ１は、電源電圧Ｖ１に割り付けを変更し、電源電圧Ｇ２が割り付けられていた電源バンプＢＰ２は、電源電圧Ｇ１に割り付けを変更する。
【００９０】
一方、ドメインＤ２においては、当初、電源電圧Ｖ１が割り付けられていた電源バンプＢＰ１は、電源電圧Ｖ２に割り付けを変更し、電源電圧Ｇ１が割り付けられていた電源バンプＢＰ２は、電源電圧Ｇ２に割り付けを変更する。
【００９１】
そして、クロックＣＫ１およびＣＫ２の両方が供給されるドメインＤ３においては、当初の割り付けを維持することで、電源電圧Ｖ１およびＶ２が割り付けられた電源バンプＢＰ１と、電源電圧Ｇ１およびＧ２が割り付けられた電源バンプＢＰ２とが存在することになる。
【００９２】
＜４−３．電源線の配設および割り付けの変更＞
電源バンプの電源電圧の割り付けの変更を行った後、電源線の配設および割り付け行うが、電源線へ電源電圧の割り付けは、図２を用いて説明した規則に従って行う。
【００９３】
すなわち、図１０に示すように、電源バンプＢＰ１およびＢＰ２に電気的に接続される電源線ＷＬ１を、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して複数配設し、電源線ＷＬ１に電気的に接続される下層の電源線ＷＬ２を、電源線ＷＬ１に平面視的に直交するように互いに平行して複数配設する。
【００９４】
そして、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２を割り付け、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２を割り付ける。このパターンを繰り返すことで、ロジック領域ＬＲ上の全ての電源線ＷＬ１への電源電圧の割り付けを行う。
【００９５】
また、電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設する。このとき、電源バンプＢＰ１およびＢＰ２の交互配列の間に２本ずつ対になるように配設する。なお、対となった電源線ＷＬ２は、半導体基板上に形成されたゲートアレイに電源を供給する最下層の電源線に電気的に接続され、ゲートアレイのソース・ドレイン層に、電源線ＷＬ２から電源電圧が供給される。
【００９６】
そして、左端の電源線ＷＬ２の対には、それぞれ電源電圧Ｖ１およびＧ１を割り付け、その次の電源線ＷＬ２の対には、それぞれ電源電圧Ｖ２およびＧ２を割り付け、このパターンを繰り返すことで、ロジック領域ＬＲ上の全ての電源線ＷＬ２への電源電圧の割り付けを行う。
【００９７】
電源線ＷＬ１およびＷＬ２に電源電圧を割り付けた後、フロアプランを参照して、電源線ＷＬ１およびＷＬ２の切断と、電源電圧の割り付けの変更を行う。図１０においては、電源線ＷＬ１およびＷＬ２の切断と、割り付けの変更についても併せて示している。
【００９８】
図１０に従って一例を説明すると、図中の最上段の電源電圧Ｖ２が割り付けられていた電源線ＷＬ１は、当該電源線ＷＬ１全体がドメインＤ１上に位置しているので、電源電圧Ｖ１に割り付けを変更する。また、最上段から３番目の電源電圧Ｇ２が割り付けられていた電源線ＷＬ１は、当該電源線ＷＬ１全体がドメインＤ１上に位置しているので、電源電圧Ｇ１に割り付けを変更する。
【００９９】
最上段から５番目の電源電圧Ｖ２が割り付けられていた電源線ＷＬ１は、ドメインＤ１およびＤ３上に跨って配設されているので、ドメインＤ１とドメインＤ３との境界上で切断し、ドメインＤ１上に位置する部分は電源電圧Ｖ１に割り付けを変更し、ドメインＤ３上に位置する部分は当初の割り付けを維持する。同様に、最上段から７番目の電源電圧Ｇ２が割り付けられていた電源線ＷＬ１は、ドメインＤ１とドメインＤ３との境界上で切断し、ドメインＤ１上に位置する部分は電源電圧Ｇ１に割り付けを変更し、ドメインＤ３上に位置する部分は当初の割り付けを維持する。
【０１００】
なお、最上段から６番目の電源電圧Ｖ１が割り付けられている電源線ＷＬ１は、ドメインＤ１およびＤ３上に跨って配設されているが、ドメインＤ３では電源電圧Ｖ１も使用するので、切断の必要はなく、電源電圧の割り付けも変更しない。
【０１０１】
また、最上段から９番目の電源電圧Ｖ２が割り付けられていた電源線ＷＬ１は、ドメインＤ１およびＤ２上に跨って配設されているので、ドメインＤ１とドメインＤ２との境界上で切断し、ドメインＤ１上に位置する部分は電源電圧Ｖ１に割り付けを変更し、ドメインＤ２上に位置する部分は当初の割り付けを維持する。このような処置を全ての電源線ＷＬ１に対して行う。
【０１０２】
また、電源線ＷＬ２についても同様の処置を行う。すなわち、図中の左端から３番目および４番目の電源電圧Ｖ２およびＧ２が割り付けられていた２本の電源線ＷＬ２は、当該２本の電源線ＷＬ２全体がドメインＤ１上に位置しているので、電源電圧Ｖ１およびＧ１に割り付けを変更する。
【０１０３】
また、左端から５番目および６番目の電源電圧Ｖ１およびＧ１が割り付けられていた２本の電源線ＷＬ２は、ドメインＤ１、Ｄ３およびＤ２上に跨って配設されているが、ドメインＤ３では電源電圧Ｖ１も使用するので、ドメインＤ１とドメインＤ３との境界上での切断は不要であり、ドメインＤ３とドメインＤ２との境界上でのみ切断する。そして、ドメインＤ１およびＤ３上に位置する部分は当初の割り付けを維持し、ドメインＤ２上に位置する部分は電源電圧Ｖ２およびＧ２に割り付けを変更する。このような処置を全ての電源線ＷＬ２に対して行う。
【０１０４】
なお、以上の処置が終了した後、互いに電源電圧が対応する電源線ＷＬ１およびＷＬ２においては、両者が平面視的に直交する部分で、電気的に接続されるように、ビアコンタクトＶＨを配設する。
【０１０５】
電源バンプＢＰ１およびＢＰ２と、電源線ＷＬ１との電気的接続は、図３を用いて説明した基本構成の電源バンプＢＰ１（ＢＰ２においても同じ）を用いて行えば良い。
【０１０６】
ここで、図１１に、クロックＣＫ１だけを使用するドメインＤ１における電源バンプＢＰ１およびＢＰ２の電源線ＷＬ１との電気的接続の例を示し、図１２にはクロックＣＫ１およびＣＫ２を使用するドメインＤ３における電源バンプＢＰ１およびＢＰ２の電源線ＷＬ１との電気的接続の例を示す。
【０１０７】
図１１においては、電源バンプＢＰ１は全て電源電圧Ｖ１が割り付けられるバンプであり、その２つのブランチＢＲは、ブランチＢＲより下層に設けられた中継導体層ＲＬ１およびＲＬ２にビアコンタクトＶＨ１を介して接続されている。
【０１０８】
なお、電源バンプＢＰ１の配列を挟む２本の電源線ＷＬ１は、共に電源電圧Ｖ１が割り付けられており、中継導体層ＲＬ１およびＲＬ２は、ブランチＢＲの下部から、上記２本の電源線ＷＬ１の下部までそれぞれ延在し、ビアコンタクトＶＨ１を介して電気的に接続されている。
【０１０９】
同様に、電源バンプＢＰ２は全て電源電圧Ｇ１が割り付けられるバンプであり、その２つのブランチＢＲは、ブランチＢＲより下層に設けられた中継導体層ＲＬ１およびＲＬ２にビアコンタクトＶＨ１を介して接続されている。
【０１１０】
なお、電源バンプＢＰ２の配列を挟む２本の電源線ＷＬ１は、共に電源電圧Ｇ１が割り付けられており、中継導体層ＲＬ１およびＲＬ２は、ブランチＢＲの下部から、上記２本の電源線ＷＬ１の下部までそれぞれ延在し、ビアコンタクトＶＨ１を介して電気的に接続されている。
【０１１１】
また、図１２においては、電源バンプＢＰ１の配列においては、電源電圧Ｖ１が割り付けられたバンプと、電源電圧Ｖ２が割り付けられたバンプとが交互に存在しており、電源電圧Ｖ１が割り付けられた電源バンプＢＰ１においては、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ２は、当該電源線ＷＬ１にビアコンタクトＶＨ１を介して電気的に接続されるが、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ１は、電源電圧Ｖ２が割り付けられる電源線ＷＬ１とは電気的に接続されない構成となっている。
【０１１２】
電源電圧Ｖ２が割り付けられた電源バンプＢＰ１においては、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ１は、当該電源線ＷＬ１にビアコンタクトＶＨ１を介して電気的に接続されるが、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ２は、電源電圧Ｖ１が割り付けられる電源線ＷＬ１とは電気的に接続されない構成となっている。なお、電源バンプＢＰ２においても同様であり、電源電圧Ｇ１が割り付けられるバンプと、電源電圧Ｇ２が割り付けられるバンプとでは、中継導体層ＲＬ１およびＲＬ２と電源線ＷＬ１との接続関係が異なっている。
【０１１３】
これらにより、電源バンプＢＰ１に与えられた電源電圧Ｖ１およびＶ２を、所定の電源線ＷＬ１に、電源バンプＢＰ２に与えられた電源電圧Ｇ１およびＧ２を、所定の電源線ＷＬ１に供給することができる。
【０１１４】
＜５．作用効果＞
以上説明したように、電源バンプへの電源電圧の割り付けを、予め設定した簡単な規則に従って行い、その後、フロアプランに基づいて各ドメインで使用される電源電圧に対応するように割り付けを変更する。
【０１１５】
そして、電源線を予め設定した簡単な規則に従って配設するとともに、電源電圧の割り付けを行い、その後、フロアプランに基づいて、複数のドメイン上に跨っている電源線であって、かつ、当該電源線に割り付けられた電源電圧が、複数のドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、ドメインとドメインとの境界上で電源線を切断して、それぞれのドメインに固有の電源線となるように複数に分割する。
【０１１６】
そして、必要に応じて、分割後の電源線の電源電圧の割り付けを変更することで、複数のクロックを使用するドメインには、各クロックに対応した電源電圧が過不足なく割り付けられ、また、単一のクロックを使用するドメインには、そのクロックに対応した電源電圧のみが供給されることになる。この結果、クロックの種類に対応した電源供給が可能になるとともに、各ドメインにおいて電源バンプの有効利用が可能となり、電圧供給能力が強化される。
【０１１７】
また、異なるドメインのそれぞれに、独立して電源電圧を供給することが可能となるので、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を得ることができる。
【０１１８】
また、電源バンプに電気的に接続される電源線については、高い周波数のクロックが与えられるドメインに対応する電源電圧を供給する電源線ほど電源バンプに近く配設するように配設規則を定めるので、電源バンプから電源線までの距離が短く、電源バンプと電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１１９】
また、クロックごとに電源を完全に分離することで、クロックが非同期で動作することに起因する電源ノイズやクロックジッタの発生を抑制することができ、回路の誤動作や転送におけるタイミングのマージンを確保することができる。
【０１２０】
＜６．変形例＞
なお、以上説明した実施の形態においては、各ドメインのロジックの規模Ｎ（Ｖ１）、Ｎ（Ｖ２）・・・Ｎ（Ｖｎ）がほぼ等しいとして説明したが、ロジックの規模大きな差があるときは、各ドメインの消費電力Ｐ（Ｖ１）、Ｐ（Ｖ２）・・・Ｐ（Ｖｎ）は、そのクロック周波数に関係なく、そのロジック規模に比例することになる。
【０１２１】
その場合は、ロジック規模の大小関係Ｎ（Ｖ１）＞Ｎ（Ｖ２）＞・・・＞Ｎ（Ｖｎ）を満たすように、電源バンプおよび電源線への電源電圧の割り付けの変更処置を行っても良い。
【０１２２】
この結果、電源バンプに電気的に接続される電源線は、ロジック規模（消費電力）が大きいドメインに電源電圧を供給する電源線ほど、電源バンプに近く配設されるので、電源バンプから電源線までの距離が短く、電源バンプと電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１２３】
また、以上説明した実施の形態においては、電源線ＷＬ１を電源線ＷＬ２よりも上層に配設した例を示したが、電源線ＷＬ１およびＷＬ２の上下関係を逆転させた構成としても良い。この場合、電源線ＷＬ２から最下層の電源線ＷＬ３までの距離が長くなることを除けば、発明の作用効果に変わりはない。
【０１２４】
＜７．活性領域の電気的分離＞
電源線ＷＬ１およびＷＬ２の電源電圧の割り付けの変更については、図１０を用いて要点を説明したが、半導体基板上に形成されたゲートアレイに電源を供給する最下層の電源線についても同様に電源電圧の割り付けの変更を行う。
【０１２５】
これに際して、例えば、図１０に示したドメインＤ１とＤ２のように、異なるクロックが使用されるドメインにおいては、使用する電源電圧が異なるので、半導体基板を介して電源どうしが干渉することを防ぐため、半導体基板の表面内に形成されるドメインＤ１とＤ２との活性領域間を電気的に分離する。
【０１２６】
このためには、ドメインＤ１とＤ２との境界に対応する部分に絶縁層を設けても良いが、先に説明したように、半導体基板上にはゲートアレイが配設されるので、ゲートアレイ構造を利用しても良い。
【０１２７】
＜７−１．ドメイン境界部の平面構成＞
図１３は、ドメインＤ１とＤ２の電気的な分離を、ゲートアレイレベルで説明する平面図であり、ドメインＤ１におけるゲートアレイ構造を図１３に向かって左側に示し、ドメインＤ２におけるゲートアレイ構造を図１３に向かって右側に示している。
【０１２８】
図１３のドメインＤ１およびＤ２においては、並列して配設された複数の電源線ＷＬ３の間の半導体基板の表面内に、ｐ型不純物を有するウエル領域ＰＷおよびｎ型不純物を有するウエル領域ＮＷとで構成される活性領域ＡＲ１あるいはＡＲ２を有している。ウエル領域ＰＷにはＮチャネルＭＯＳトランジスタが形成され、ウエル領域ＮＷにはＰチャネルＭＯＳトランジスタが形成される。
【０１２９】
なお、ゲートアレイ構造とは、正確には活性領域ＡＲ１あるいはＡＲ２上に、ゲート電極がアレイ状に複数配列されたものを言うが、その構造は周知であるので、説明は省略し、活性領域ＡＲ１およびＡＲ２と、電源線ＷＬ３の交互配列をゲートアレイ構造として説明する。
【０１３０】
ドメインＤ１において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ１、Ｇ１、Ｖ１、Ｇ１およびＶ１に割り付けられている。これは、ドメインＤ１が電源電圧Ｖ１およびＧ１だけを使用するからであり、最上段から３番目の電源線ＷＬ３は、電源電圧Ｖ２からＶ１に割り付けを変更されており、最上段から４番目の電源線ＷＬ３は、電源電圧Ｇ２からＧ１に割り付けを変更されている。
【０１３１】
また、最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１（電源電圧Ｖが割り付けられた電源線が上側で、電源電圧Ｇが割り付けられた電源線が下側にある活性領域）が配設されており、最上段から２番目と３番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＰＷおよびＮＷによって構成される活性領域ＡＲ２（電源電圧Ｇが割り付けられた電源線が上側で、電源電圧Ｖが割り付けられた電源線が下側にある活性領域）が配設されている。なお、活性領域ＡＲ１およびＡＲ２は交互に配設されている。
【０１３２】
ここで、電源電圧Ｖおよび電圧Ｇとしては、電源電圧Ｖ１、Ｖ２および電源電圧Ｇ１、Ｇ２に相当し、より具体的には、例えばＭＯＳトランジスタのドレイン電源電圧ＶDDおよびソース電源電圧ＶSSに対応する。
【０１３３】
同様に、ドメインＤ２において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ２、Ｇ２、Ｖ２、Ｇ２およびＶ２に割り付けられている。これは、ドメインＤ２が電源電圧Ｖ２およびＧ２だけを使用するからであり、最上段の電源線ＷＬ３は、電源電圧Ｖ１からＶ２に割り付けを変更されており、最上段から２番目の電源線ＷＬ３は、電源電圧Ｇ１からＧ２に割り付けを変更されている。
【０１３４】
また、最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１が配設されており、最上段から２番目と３番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＰＷおよびＮＷによって構成される活性領域ＡＲ２が配設されている。なお、活性領域ＡＲ１およびＡＲ２は交互に配設されている。ここで、図中のｎおよびｐの表記は、それぞれｎ型不純物およびｐ型不純物を含む領域であることを示している。
【０１３５】
そして、隣り合うドメインＤ１とＤ２との間に、両者を電気的に分離する分離セルＴ１およびＴ２が交互に複数配設されている。ここがドメインＤ１とＤ２との境界部となる。
【０１３６】
分離セルＴ１は、図中の上側から順にウエル領域ＰＷおよびＮＷが配設されて構成され、分離セルＴ２は、図中の上側から順にウエル領域ＮＷおよびＰＷが配設されて構成されている。なお、図中において分離セルＴ１およびＴ２の角部には斜線を記しているが、これは分離セルＴ１およびＴ２のウエル領域の配列の違いを明示するための便宜的なものである。
【０１３７】
図１３において、分離セルＴ１は活性領域ＡＲ１に対応して設けられ、分離セルＴ１のウエル領域の配列と活性領域ＡＲ１のウエル領域の配列とは順序が逆転しているので、ｐｎジャンクションによって、ドメインＤ１およびＤ２の活性領域ＡＲ１間は電気的に分離されることになる。
【０１３８】
分離セルＴ２は活性領域ＡＲ２に対応して設けられ、分離セルＴ２のウエル領域の配列と活性領域ＡＲ２のウエル領域の配列とは順序が逆転しているので、ｐｎジャンクションによって、ドメインＤ１およびＤ２の活性領域ＡＲ２間は電気的に分離されることになる。
【０１３９】
なお、分離セルＴ１およびＴ２は電源線を有さないので、分離セルＴ１およびＴ２を配設することで、ドメインＤ１とＤ２との境界部では、電源線ＷＬ３が切断されることになる。
【０１４０】
また、図１０に示したドメインＤ３のように、複数のクロックを使用するドメインと、ドメインＤ１のように、単一のクロックを使用するドメインの境界においては、もう少し複雑な構造の分離セルを用いて電気的な分離を行うことになる。
【０１４１】
図１４は、ドメインＤ１とＤ３の電気的な分離を、ゲートアレイレベルで説明する平面図であり、ドメインＤ１におけるゲートアレイ構造を図１４に向かって左側に示し、ドメインＤ３におけるゲートアレイ構造を図１４に向かって右側に示している。
【０１４２】
図１４のドメインＤ１およびＤ３においては、並列して配設された複数の電源線ＷＬ３の間に、ｐ型不純物を有するウエル領域ＰＷおよびｎ型不純物を有するウエル領域ＮＷとで構成される活性領域ＡＲ１あるいはＡＲ２を有している。
【０１４３】
ドメインＤ１において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ１、Ｇ１、Ｖ１、Ｇ１およびＶ１に割り付けられている。これは、ドメインＤ１が電源電圧Ｖ１およびＧ１だけを使用するからであり、最上段から３番目の電源線ＷＬ３は、電源電圧Ｖ２からＶ１に割り付けを変更されており、最上段から４番目の電源線ＷＬ３は、電源電圧Ｇ２からＧ１に割り付けを変更されている。
【０１４４】
また、最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１が配設されており、最上段から２番目と３番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＰＷおよびＮＷによって構成される活性領域ＡＲ２が配設されている。なお、活性領域ＡＲ１およびＡＲ２は交互に配設されている。
【０１４５】
ドメインＤ３において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ１、Ｇ１、Ｖ２、Ｇ２およびＶ１に割り付けられている。これは、ドメインＤ３が電源電圧Ｖ１およびＧ１、電源電圧Ｖ２およびＧ２を使用するからである。
【０１４６】
なお、ドメインＤ３の最上段、最上段から２番目および５番目の電源線ＷＬ３は、ドメインＤ１の電源線ＷＬ３と電気的に接続されている。
【０１４７】
また、ドメインＤ３の最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間、および最上段から３番目と４番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１が配設されている。
【０１４８】
そして、隣り合うドメインＤ１とＤ３との間に、両者を電気的に分離する分離セルＴ１１、Ｔ１２、Ｔ１３およびＴ１４が配列されている。ここがドメインＤ１とＤ３との境界部となる。
【０１４９】
また、最上段から２番目と３番目の電源線ＷＬ３の間には複数の分離セルＴ１３が配列され、最上段から４番目と５番目の電源線ＷＬ３の間には複数の分離セルＴ１２が配列されている。
【０１５０】
ここで、図１５(Ａ)〜図１５(Ｄ)を用いて、分離セルＴ１１〜Ｔ１４の平面構成について説明する。
【０１５１】
図１５(Ａ)に示すように、分離セルＴ１１は、図中の上側から順にウエル領域ＰＷおよびＮＷが配設されて構成され、ウエル領域ＰＷの外側には電圧Ｖが割り付けられる電源線ＷＬ３１を有し、ウエル領域ＮＷの外側には電圧Ｇが割り付けられる電源線ＷＬ３１を有している。なお、以下においては分離セルＴ１１をＶＧ付き分離セルと呼称する場合もある。
【０１５２】
図１５(Ｂ)に示す分離セルＴ１２は、図中の上側から順にウエル領域ＮＷおよびＰＷが配設されて構成され、ウエル領域ＰＷの外側には電圧Ｖが割り付けられる電源線ＷＬ３１を有している。なお、以下においては分離セルＴ１２をＶ付き分離セルと呼称する場合もある。
【０１５３】
図１５(Ｃ)に示す分離セルＴ１３は、図中の上側から順にウエル領域ＮＷおよびＰＷが配設されて構成され、ウエル領域ＮＷの外側には電圧Ｇが割り付けられる電源線ＷＬ３１を有している。なお、以下においては分離セルＴ１３をＧ付き分離セルと呼称する場合もある。
【０１５４】
図１５(Ｄ)に示す分離セルＴ１４は、図中の上側から順にウエル領域ＰＷおよびＮＷが配設されて構成されている。なお、以下においては分離セルＴ１４をＶＧなし分離セルと呼称する場合もある。
【０１５５】
なお、図中において分離セルＴ１１〜Ｔ１４の角部には斜線を記しているが、これは分離セルＴ１１〜Ｔ１４のウエル領域の配列の違いを明示するための便宜的なものである。
【０１５６】
再び、図１４の説明に戻ると、ドメインＤ１とＤ３との境界部には、上から順に、分離セルＴ１１、Ｔ１３、Ｔ１４およびＴ１２が配設されている。
【０１５７】
図１５を用いて説明したように、分離セルＴ１１はウエル領域ＮＷおよびＰＷの外側（現実には外側上方）に、電源線ＷＬ３１を有しているので、最上段の活性領域ＡＲ１の間に配設することで、ドメインＤ１およびＤ３の活性領域ＡＲ１間が電気的に分離されるとともに、最上段の電源線ＷＬ３および次の段の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１５８】
分離セルＴ１３はウエル領域ＮＷの外側（現実には外側上方）に、電源線ＷＬ３１を有しているので、ドメインＤ１の最上段から２番目の活性領域ＡＲ２の隣に配設することで、ドメインＤ１の活性領域ＡＲ２が電気的に分離される。
【０１５９】
また、最上段から２番目と３番目の電源線ＷＬ３の間に複数の分離セルＴ１３を連続して配列することで、最上段から２番目の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１６０】
分離セルＴ１４は、電源線ＷＬ３１を有さないので、最上段から３番目の活性領域ＡＲ１の間に配設することで、ドメインＤ１およびＤ３の活性領域ＡＲ１間が電気的に分離されることになる。
【０１６１】
分離セルＴ１２は、ウエル領域ＰＷの外側（現実には外側上方）に、電源線ＷＬ３１を有しているので、ドメインＤ１の最上段から４番目の活性領域ＡＲ２の隣に配設することで、ドメインＤ１の活性領域ＡＲ２が電気的に分離されるとともに、最上段から５番目の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１６２】
また、最上段から４番目と５番目の電源線ＷＬ３の間に複数の分離セルＴ１２を連続して配列することで、最上段から５番目の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１６３】
＜７−２．活性領域の電気的分離処理のフロー＞
次に、以上説明した活性領域の電気的分離処理のフローについて、図１６〜図１８に示すフローチャートを用いて説明する。なお、図１６〜図１８において、記号▲１▼、▲２▼で示す部分は互いに接続関係にあることを示している。
【０１６４】
まず、図１６に示すステップＳ１１において、フロアプランを参照してドメイン間の境界部を特定する。
【０１６５】
次に、ドメイン間の境界部上に位置する、最下層の電源線を切断する（ステップＳ１２）。
【０１６６】
次に、切断した最下層の電源線について、電源電圧の割り付けを変更する（ステップＳ１３）。なお、割り付けの変更については、図１０を用いて説明した電源線ＷＬ１およびＷＬ２への割り付けの変更の手法を用いる。
【０１６７】
次に、最下層の電源線で挟まれた活性領域がタイプ１であるか、あるいはタイプ２であるかについて判断する（ステップＳ１４）。タイプ１の活性領域とは、先に説明した活性領域ＡＲ１、すなわち電源電圧Ｖが割り付けられた電源線が上側で、電源電圧Ｇが割り付けられた電源線が下側にある活性領域であり、タイプ２の活性領域とは、先に説明した活性領域ＡＲ２、すなわち電源電圧Ｇが割り付けられた電源線が上側で、電源電圧Ｖが割り付けられた電源線が下側にある活性領域である。
【０１６８】
ステップＳ１４において、タイプ１であると判断された場合は、タイプ１の電気的に分離に対応する分離セル、例えば、図１４に示す分離セルＴ１１を準備する（ステップＳ１５）。
【０１６９】
なお、ステップＳ１４において、タイプ２であると判断された場合は、タイプ２の電気的に分離に対応する分離セル、例えば、図１４に示す分離セルＴ１２を準備する（ステップＳ１６）。なお、図１３においては、分離セルＴ１およびＴ２のみを使用して分離する例を示しており、ステップＳ１１〜Ｓ１６の動作で、配置を完了するが、図１４に示す場合に対応するには、以下のステップを実行することになる。
【０１７０】
すなわち、ステップＳ１７において、分離セルの配置位置が境界部か否かについて判断を行い、境界部である場合は、図１７に示すステップＳ１８以降の場合分けに従って、配置するセルを選択する。また、分離セルの配置位置が境界部でない場合、すなわち、複数のクロックを使用し、複数の電源電圧が必要となるドメインにおいて、電源電圧が異なる活性領域間に分離セルを配設する場合には、図１８に示すステップＳ２６以降の場合分けに従って、配置するセルを選択する。
【０１７１】
すなわち、分離セルの配置位置が境界部である場合、図１７に示すステップＳ１８において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係にあり（Ｖ／Ｇが対応関係にあり）、かつ、２つのドメインにおいて、比較対象となる活性領域を挟む２つの電源線への電源電圧の割り付けに変更が加えられていない（Ｖ／Ｇの変更なし）と判断された場合は、図１５に示す分離セルＴ１１（ＶＧ付き分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ１９）。これは、図１４に示す分離セルＴ１１の配設に対応する。
【０１７２】
また、ステップＳ２０において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係にあり（Ｖ／Ｇが対応関係にあり）、かつ、２つのドメインの何れかにおいて、比較対象となる活性領域を挟む２つの電源線への電源電圧の割り付けに変更が加えられている（Ｖ／Ｇともに変更あり）と判断された場合は、図１５に示す分離セルＴ１４（ＶＧなし分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ２１）。これは、図１４に示す分離セルＴ１４の配設に対応する。
【０１７３】
また、ステップＳ２２において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、２つのドメインの何れかにおいて、比較対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｖを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｖのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１３（Ｇ付き分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ２３）。これは、図１４に示す分離セルＴ１３の配設に対応する。
【０１７４】
また、ステップＳ２４において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、２つのドメインの何れかにおいて、比較対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｇを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｇのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１２（Ｖ付き分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ２５）。これは、図１４に示す分離セルＴ１２の配設に対応する。
【０１７５】
なお、以上の説明において、Ｖ／Ｇが対応関係にあるとは、例えば、一方の電源線には電源電圧Ｖ１が割り付けられ、他方には電源電圧Ｇ１が割り付けられている状態であり、Ｖ／Ｇが対応関係にないとは、例えば、一方の電源線には電源電圧Ｇ１が割り付けられ、他方には電源電圧Ｖ２が割り付けられている状態である。
【０１７６】
分離セルの配置位置が境界部でない場合、すなわち分離セルをドメイン内の活性領域間の電気的分離に用いる場合、図１８に示すステップＳ２６において、処理対象となる活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が、対応関係にある（Ｖ／Ｇが対応関係にある）と判断された場合は、当該活性領域に通常のゲートアレイを配設する（ステップＳ２７）。
【０１７７】
また、ステップＳ２８において、処理対象となる活性領域を挟む、電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、処理対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｖを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｖのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１３（Ｇ付き分離セル）を、処理対象となる活性領域の代わりに配設する（ステップＳ２９）。これは、図１４に示す分離セルＴ１３の連続配設に対応する。
【０１７８】
また、ステップＳ３０において、処理対象となる活性領域を挟む、電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、処理対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｇを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｇのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１２（Ｖ付き分離セル）を、処理対象となる活性領域の代わりに配設する（ステップＳ３１）。これは、図１４に示す分離セルＴ１２の連続配設に対応する。
【０１７９】
以上のステップＳ１１〜Ｓ３１を実行することで、図１４に示すように、複数のクロックを使用するドメインＤ３と、単一のクロックを使用するドメインＤ１との電気的分離が達成されるとともに、ドメインＤ３における活性領域間の電気的分離も達成される。
【０１８０】
【発明の効果】
本発明に係る請求項１記載の半導体装置の設計方法によれば、電源電圧を第１、第２および第３の規則に従って、電源バンプ、第１および第２の電源線に一義的に割り付けた後、複数の電源電圧のドメインごとの分類に従って、ドメインごとに変更するので、クロックの種類に対応した電源供給が可能になるとともに、各ドメインにおいて電源バンプの有効利用が可能となり、電圧供給能力が強化された半導体装置を得ることができる。また、異なるドメインのそれぞれに、独立して電源電圧を供給することが可能となるので、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を得ることができる。
【０１８１】
本発明に係る請求項２記載の半導体装置の設計方法によれば、複数の電源電圧のそれぞれの電圧を、電源バンプの第１の配列方向に順に割り付けて、周期性を持たせるので、極めて単純に電源バンプへの電源電圧の割り付けが達成できる。
【０１８２】
本発明に係る請求項３記載の半導体装置の設計方法によれば、複数の電源電圧のそれぞれの電圧を、電源バンプの配列の両側に最近傍の２つの第１の電源線から各側交互に順に割り付けるので、極めて単純に第１の電源線への電源電圧の割り付けが達成できる。
【０１８３】
本発明に係る請求項４記載の半導体装置の設計方法によれば、複数の電源電圧のそれぞれの電圧を、第２の電源線の配列方向に順に割り付けて、周期性を持たせるので、極めて単純に第２の電源線への電源電圧の割り付けが達成できる。
【０１８４】
本発明に係る請求項５記載の半導体装置の設計方法によれば、第１および第２の電源線を分割後に、それぞれに一義的に割り付けられていた電源電圧を、分類に基づいてそれぞれのドメイン対応する値に変更するので、ドメインに固有の第１および第２の電源線を得ることができ、複数のクロックを使用するドメインには、各クロックに対応した電源電圧が過不足なく割り付けられ、また、単一のクロックを使用するドメインには、そのクロックに対応した電源電圧のみが割り付けられることになる。
【０１８５】
本発明に係る請求項６記載の半導体装置の設計方法によれば、複数のクロックのうち、少なくとも２つ以上のクロックを使用するドメインについては、該ドメインを１つのドメインとして扱うので、電源電圧の割り付けを単純化できる。
【０１８６】
本発明に係る請求項７記載の半導体装置の設計方法によれば、複数のクロックのうち、最も高い周波数のクロックを使用するドメインに対応する電源電圧を供給する第１の電源線が、第１の配列方向の電源バンプの配列に最も近く配設されるので、電源バンプから第１の電源線までの距離が短くなり、電源バンプと第１の電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１８７】
本発明に係る請求項８記載の半導体装置の設計方法によれば、複数のドメインのうち、最もロジック規模が大きなドメインに対応する前記電源電圧を供給する第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設されるので、電源バンプから第１の電源線までの距離が短くなり、電源バンプと第１の電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１８８】
本発明に係る請求項９記載の半導体装置の設計方法によれば、ドメイン間の電気的分離を簡単に行うことができ、また、第３の電源線の切断のための判断を容易に行うことができる。
【０１８９】
本発明に係る請求項１０記載の半導体装置の設計方法によれば、単純で、電気的分離を効果的に行うことができる分離セルを得ることができる。
【０１９０】
本発明に係る請求項１１記載の半導体装置の設計方法によれば、少なくとも２つ以上のクロックを使用するドメインについて、電源電圧が異なる活性領域を電気的に分離することができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態の、電源バンプの配設例を示す図である。
【図２】 本発明に係る実施の形態の、電源バンプおよび電源線の配設例を示す図である。
【図３】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図４】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図５】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図６】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図７】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する断面図である。
【図８】 本発明に係る実施の形態の、電源電圧の割り付け方法の具体例を説明する図である。
【図９】 本発明に係る実施の形態の、電源電圧の割り付け方法の具体例を説明する図である。
【図１０】本発明に係る実施の形態の、電源電圧の割り付け方法の具体例を説明する図である。
【図１１】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図１２】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図１３】 本発明に係る実施の形態の、ドメイン間の電気的な分離方法を説明する図である。
【図１４】 本発明に係る実施の形態の、ドメイン間の電気的な分離方法を説明する図である。
【図１５】 本発明に係る実施の形態の、分離セルの構成を説明する図である。
【図１６】 本発明に係る実施の形態の、活性領域の電気的分離処理を説明するフローチャートである。
【図１７】 本発明に係る実施の形態の、活性領域の電気的分離処理を説明するフローチャートである。
【図１８】 本発明に係る実施の形態の、活性領域の電気的分離処理を説明するフローチャートである。
【図１９】 従来の半導体装置の設計方法による電源バンプおよび電源線の配設例を示す図である。
【図２０】 従来の半導体装置の問題点を説明するタイミングチャートである。
【符号の説明】
ＡＲ１，ＡＲ２ 活性領域、ＢＰ１，ＢＰ２ 電源バンプ、ＢＢ バンプ本体、ＢＲ ブランチ、Ｄ１，Ｄ２，Ｄ３ ドメイン、ＲＬ１，ＲＬ２ 中継導体層、ＷＬ１，ＷＬ２，ＷＬ３ 電源線。
【発明の属する技術分野】
本発明は半導体装置の設計方法に関し、特に、ロジック領域に複数種類のクロックが与えられる半導体装置の電源電圧の割り付け方法に関する。
【０００２】
【従来の技術】
図１９を用いて従来の電源電圧の割り付け方法について説明する。図１９において、半導体基板上のロジック領域はドメインＤ１およびＤ２の２つに区分され、それぞれ周波数の異なるクロックＣＫ１およびＣＫ２が供給される構成となっている。
【０００３】
ドメインＤ１およびＤ２に形成される論理ゲートには、クロックの立ち上がりエッジをトリガーとして動作するフリップフロップのデータ出力からデータが与えられ、論理ゲートの接続順にデータが伝わる構成となっている。
【０００４】
ここで、ドメインＤ１およびＤ２において、動作のための電源は電源バンプと呼称される電源の供給源から供給される。図１９においては、ドメインＤ１およびＤ２において、それぞれ複数の電源バンプＢＰがマトリックス状に配設された状態が示されている。
【０００５】
各電源バンプＢＰは、ドメインＤ１およびＤ２に渡って直線的に配設された金属の電源線ＷＬ１に接続されている。電源線ＷＬ１は平行して複数本配設され、１本の電源線ＷＬ１には複数の電源バンプＢＰが直接に接続され、それら複数の電源バンプＢＰには外部から同じ電源電圧が供給される。例えば、図の最上部の電源線ＷＬ１には電圧Ｖが与えられ（割り付けられ）、その次の電源線ＷＬ１には電圧Ｇが与えられ（割り付けられ）、以後、その順番を繰り返している。ここで、電圧Ｖおよび電圧Ｇとしては、例えばＭＯＳトランジスタのドレイン電源電圧ＶDDおよびソース電源電圧ＶSSが与えられる。
【０００６】
電源線ＷＬ１よりも下層には、複数の電源線ＷＬ１と平面視的に直交する電源線ＷＬ２が並列に複数配設されている。電源線ＷＬ１とＷＬ２との間は層間絶縁膜によって電気的に絶縁されているが、両電源線が平面視的に交差する部分には、層間絶縁膜を貫通するようにエッチング等でビア（ｖｉａ）ホールが設けられ、ビアホールに導電性の材質を埋め込むことによって得られるビアコンタクトＶＨにより、電源線ＷＬ１とＷＬ２とが電気的に接続されることになる。従って、ビアコンタクトＶＨを介して電源線ＷＬ１と電気的に接続された電源線ＷＬ２には、電源線ＷＬ１の電圧が与えられる（割り付けられる）ことになる。
【０００７】
なお、複数の電源線ＷＬ１およびＷＬ２の半数には、接地電圧（０Ｖ）が与えられ、実質的に電圧は与えられないが、それらについても電源線と呼称する。
【０００８】
図１９に向かって左端の電源線ＷＬ２は、電圧Ｖを供給する電源線ＷＬ１に電気的に接続され、電圧Ｖが与えられる構成となっている。また、左端から２番目の電源線ＷＬ２は、電圧Ｇを供給する電源線ＷＬ１に電気的に接続され、電圧Ｇが与えられる構成となっている。以後、この順番を繰り返している。
【０００９】
なお、電圧Ｖが与えられる電源線ＷＬ２と、電圧Ｇが与えられる電源線ＷＬ２は、半導体基板上に形成されたゲートアレイに電源を供給する最下層の電源線に電気的に接続され、ゲートアレイのソース・ドレイン層に、電源線ＷＬ２から電圧Ｖおよび電圧Ｇが供給される。
【００１０】
このように、従来の電源電圧の割り付け方法は、電圧Ｖおよび電圧Ｇが与えられる電源線ＷＬ１を、周波数の異なるクロックＣＫ１およびＣＫ２が供給されるドメインＤ１およびＤ２に跨るように配設し、ドメインＤ１にもドメインＤ２にも電圧Ｖおよび電圧Ｇを供給していた。
【００１１】
【発明が解決しようとする課題】
ここで問題となるのは、クロックＣＫ１およびＣＫ２の周波数の相違に起因する電源ノイズである。先に説明したよう、ドメインＤ１およびＤ２に形成される論理ゲートには、クロックの立ち上がりエッジをトリガーとして動作するフリップフロップのデータ出力からデータが与えられ、そのような論理ゲートとフリップフロップの組み合わせは、ドメインＤ１およびＤ２に多数存在している。
【００１２】
そして、複数のフリップフロップの中には、同期して動作するフリップフロップも多数存在するので、クロックが立ち上がるタイミングに最も電力を消費する。このとき電源線ＷＬ１、ＷＬ２および電源バンプＢＰには電流が流れるが、この電流が電源電圧値の変動をもたらす。これが電源ノイズである。
【００１３】
図２０を用いてクロックＣＫ１およびＣＫ２のタイミングと、電源ノイズとの関係を説明する。図２０には、クロックＣＫ１およびＣＫ２のタイミングチャートと、電源電圧ＶDDおよびＶSSの変化とを示している。
【００１４】
図２０に示すように、クロックＣＫ１とＣＫ２とで周波数が異なっており、基本的にはクロックの立ち上がりエッジは同期しない。従って、電源電圧ＶDDの時間的な変動は、クロックＣＫ１およびＣＫ２のパルスの立ち上がり、立ち下がりに応じて発生している。電源電圧ＶDDの変動が電源ノイズＮＺである。なお、電源電圧ＶSSにおいても同様のノイズが発生することは言うまでもない。
【００１５】
このように電源ノイズＮＺが発生するタイミングが同期しないと、各々の電源ノイズの相互作用が起こる。このため単一のクロックが与えられる場合に比べて、論理ゲートの動作速度への影響が大きくなる。
【００１６】
また、クロックＣＫ１とＣＫ２とで周波数が異なっている場合は、基本的にはクロックの立ち上がりエッジは同期しないと述べたが、周波数が整数倍の関係にあれば、どこかで一致する場合がある。
【００１７】
図２０においては、クロックＣＫ１およびＣＫ２の最初のパルスにおいて、立ち上がりエッジが同期しており、この時には、ドメインＤ１およびＤ２の両方で、同時に複数のフリップフロップが動作し、個々のドメインでフリップフロップが動作する場合よりも電源ノイズＮＺのピーク値が増大する。なお、電源ノイズＮＺは振動するように示されているが、これは、クロックドライバーの電源ラインに不随するインダクタンスにより、スイッチング時に発生する電源変動とは反対の方向に逆起電力が発生するためである。
【００１８】
このように電源ノイズＮＺが増大すると、クロック信号にも影響が発生する。すなわち、クロックＣＫ１およびＣＫ２は、ドメインＤ１およびＤ２内に設けられたクロックドライバによって増幅されてフリップフロップに与えられるが、クロックドライバは、電源電圧ＶDDおよびＶSSによって駆動するインバータで構成されており、電源電圧ＶDDおよびＶSSが変動すれば、クロックＣＫ１およびＣＫ２のパルスの、立ち上がり、立ち下がりのエッジが時間的に変動し、図２０に破線で示すようなクロックジッタＣＪが発生する。クロックジッタＣＪの大きさは電源ノイズＮＺの大きさに対応し、クロックＣＫ１およびＣＫ２の立ち上がりエッジが同期する場合には、クロックジッタＣＪが増大する。
【００１９】
クロックジッタは、１つのデータ経路を構成する複数のフリップフロックにおいて、クロックエッジのタイミングが不一致になる原因となり、データ転送のタイミングに影響を及ぼす。すなわち、１つのデータ経路を構成する複数のフリップフロップに与えられるクロックには、レイアウトに起因するクロックスキューが存在しており、クロックジッタと相俟って、フリップフロップ間のサイクルタイムが増減してクロックエッジのタイミングが不一致になる。
【００２０】
そして、フリップフロップ間のサイクルタイムの増減は、このデータ経路におけるフリップフロップのセットアップ時間、ホールド時間のマージンを減少させ、ロジックの最高動作周波数を低下させる原因になる。
【００２１】
クロックスキューはトランジスタの微細化やロジック規模の増大に伴って、益々制御が困難になってきている。また、チップ内で非同期のデータ転送が必要な場合、ロジック領域に異なる位相や周波数のクロックが存在することは避けられない。
【００２２】
このような状況下ではクロックジッタの発生を制御することが重要になる。そして、上記に説明したように、クロックジッタの発生原因である電源ノイズは、異なる（位相や周波数の）クロックが与えられる異なるドメインが、同一系統の電源で動作していることに起因している。
【００２３】
従って、異なるクロックに起因する電源ノイズの影響を解消するには、異なるクロックが与えられる異なるドメインのそれぞれに、独立して電源電圧を供給すれば良い。
【００２４】
しかしながら、図１９を用いて説明した従来の電源電圧の割り付け方法は、単一の電源電圧の割り付けに対応していたので、異なるドメインのそれぞれに、独立して電源電圧を供給することはできなかった。
【００２５】
本発明は上記のような問題点を解消するためになされたもので、異なるドメインのそれぞれに、独立して電源電圧を供給することが可能で、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置の設計方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置の設計方法は、ロジック領域に周波数の異なる複数のクロックが与えられる場合の半導体装置の設計方法であって、前記ロジック領域を、特定のクロックで動作するロジックの配設領域ごとに区分して、複数のドメインを設定するステップ(ａ)と、前記ロジック領域上に、電源バンプをマトリックス状に複数配設し、予め定めた第１の規則に従って、前記電源バンプのそれぞれに前記複数のクロックに対応する複数の電源電圧を一義的に割り付けるステップ(ｂ)と、第１のレイヤに、第１の電源線を平行に複数配設し、予め定めた第２の規則に従って、前記第１の電源線のそれぞれに前記複数の電源電圧を一義的に割り付けるステップ(ｃ)と、前記第１のレイヤとは異なる第２のレイヤに、第２の電源線を、前記第１の電源線とは平面視的に直交するように平行に複数配設し、予め定めた第３の規則に従って、前記第２の電源線のそれぞれに前記複数の電源電圧を一義的に割り付けるステップ(ｄ)と、前記複数の電源電圧を前記複数のドメインのそれぞれで使用される電源電圧に分類し、前記電源バンプ、前記第１および第２の電源線に一義的に割り付けられた前記電源電圧を、前記分類に基づいて前記複数のドメインごとにそれぞれのドメインに対応する値に変更するステップ(ｅ)とを備えている。
【００２７】
本発明に係る請求項２記載の半導体装置の設計方法は、前記ステップ(ｂ)が、前記複数の電源電圧のそれぞれの電圧を、前記電源バンプの第１の配列方向に順に割り付けて、周期性を持たせることを前記第１の規則とする。
【００２８】
本発明に係る請求項３記載の半導体装置の設計方法は、前記ステップ(ｃ)が、前記第１の配列方向の前記電源バンプの配列に平行するように前記第１の電源線を配設するステップを含み、前記複数の電源電圧のそれぞれの電圧を、前記電源バンプの前記配列の両側に最近傍の２つの前記第１の電源線から各側交互に順に割り付けることを前記第２の規則とする。
【００２９】
本発明に係る請求項４記載の半導体装置の設計方法は、前記ステップ(ｄ)が、前記第１の配列方向とは直交する、第２の配列方向の前記電源バンプの配列に平行するように前記第２の電源線を配設するステップを含み、前記複数の電源電圧のそれぞれの電圧を、前記第２の電源線の配列方向に順に割り付けて、周期性を持たせることを前記第３の規則とする。
【００３０】
本発明に係る請求項５記載の半導体装置の設計方法は、前記ステップ(ｅ)が、前記第１および第２の電源線が、前記複数のドメイン上に跨って配置される電源線であって、かつ、該電源線に割り付けられた前記電源電圧が、前記複数のドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、前記第１および第２の電源線を前記複数のドメインの境界部上で切断し、それぞれのドメイン上のみに位置するように複数に分割するステップと、前記第１および第２の電源線の分割後に、それぞれに一義的に割り付けられていた前記電源電圧を、前記分類に基づいて前記それぞれのドメインに対応する値に変更するステップとを含んでいる。
【００３１】
本発明に係る請求項６記載の半導体装置の設計方法は、前記ステップ(ｅ)が、前記複数のクロックのうち、少なくとも２つ以上のクロックを前記特定のクロックとして使用するドメインについては、該ドメインを１つのドメインとして実行される。
【００３２】
本発明に係る請求項７記載の半導体装置の設計方法は、前記第１の電源線が前記電源バンプに電気的に接続され、前記第１の規則が、前記複数のクロックのうち、最も高い周波数のクロックを使用するドメインに対応する前記電源電圧を供給する前記第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設される規則を含んでいる。
【００３３】
本発明に係る請求項８記載の半導体装置の設計方法は、前記第１の電源線は前記電源バンプに電気的に接続され、前記第１の規則が、前記複数のドメインのうち、最もロジック規模が大きなドメインに対応する前記電源電圧を供給する前記第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設される規則を含んでいる。
【００３４】
本発明に係る請求項９記載の半導体装置の設計方法は、前記ロジック領域が、ゲートアレイが形成される活性領域を複数有して構成され、前記活性領域は、最下層のレイヤに互いに平行して複数配設された第３の電源線に平面視的に挟まれるように配設され、前記複数のドメインにおいて、ドメインが隣り合う部分の前記活性領域の間に、電気的分離のための分離セルを配置してドメイン境界部とするステップ(ｆ)と、前記第３の電源線が、前記隣り合うドメイン上に跨って配置される電源線であって、かつ、該電源線に割り付けられた前記電源電圧が、前記隣り合うドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、前記第３の電源線を前記ドメイン境界部上で切断するステップ(ｇ)とをさらに備えている。
【００３５】
本発明に係る請求項１０記載の半導体装置の設計方法は、前記活性領域が、導電型の異なる第１および第２の不純物領域を有し、前記第１および第２の不純物領域は、前記第３の電源線の延在方向に平行するように、隣り合って配設され、前記ステップ(ｆ)が、前記分離セルとして、導電型の異なる第３および第４の不純物領域が隣り合って配設されるとともに、前記第３および第４の不純物領域が、前記活性領域の前記第１および第２の不純物領域の配列順序とは逆の配列を有する構成を準備するステップを含んでいる。
【００３６】
本発明に係る請求項１１記載の半導体装置の設計方法は、前記複数のクロックのうち、少なくとも２つ以上のクロックを使用するドメインについては、該ドメイン内の前記活性領域のうち異なるクロックを使用するものの間に前記分離セルを配設して、互いに電気的に分離するステップ(ｈ)をさらに備えている。
【００３９】
【発明の実施の形態】
以下、本発明に係る半導体装置の設計方法の実施の形態について説明する。まず、図１〜図７を用いて、本発明の実施に際しての基本的な動作について説明する。
【００４０】
＜１．電源バンプの配設および割り付け＞
ロジック領域に複数のクロックが与えられる場合に、クロックの種類ごとにドメインを区分し、ドメインごとに独立して電源電圧を供給するには、複数種類の電源バンプＢＰを設ける必要がある。
【００４１】
しかし、個々のドメインに対して個別に電源バンプを配設すると、工程が複雑になり実用的ではない。
【００４２】
そこで、本発明においてはロジック領域における電源バンプの配設位置を、予め定めた所定の規則（第１の規則）に従って一義的に決定する手法を採る。
【００４３】
図１に電源バンプの配設例を示す。図１においては、ｎ種類の異なる電源を必要とする場合を示し、ＭＯＳトランジスタのドレイン電源電圧ＶDDに相当する電圧として、電圧Ｖ１〜Ｖｎを想定し、ソース電源電圧ＶSSに相当する電圧として電圧Ｇ１〜Ｇｎを想定する。なお、電圧Ｖ１〜Ｖｎおよび電圧Ｇ１〜Ｇｎのうち一方のグループは接地電圧、すなわち０Ｖとなるので、実質的に必要な電源電圧の種類はｎ種類である。以下の説明においては、電圧Ｇ１〜Ｇｎを接地電圧として扱う。
【００４４】
図１に示すように、電圧Ｖ１〜Ｖｎが与えられる複数の電源バンプＢＰ１が横方向に配設されて配列を構成し、その下段には電圧Ｇ１〜Ｇｎが与えられる複数の電源バンプＢＰ２が横方向に配設されて配列を構成し、両配列が、縦方向に交互に繰り返す構成となっている。
【００４５】
なお、電源バンプＢＰ１の配列には、図に向かって左端の電源バンプＢＰ１から、電圧Ｖ１〜Ｖｎが順に割り付けられた後、左端からｎ＋１番目の電源バンプから再び電圧Ｖ１〜Ｖｎが順に割り付けられるというように、電圧Ｖ１〜Ｖｎの割り付けが繰り返される。これを周期ｎでの繰り返し配列と呼称する。
【００４６】
これは、電源バンプＢＰ２の配列においても同じであり、電圧Ｇ１〜Ｇｎの割り付けが、左端の電源バンプＢＰ２から順に繰り返されている。
【００４７】
このように、マトリックス状に配列された電源バンプには、第１の方向には電源の種類ｎに応じて、周期ｎで電圧が繰り返して割り付けられ、第１の方向に直交する第２の方向には、電圧Ｖと電圧Ｇの電源バンプの配列が交互に配設されている。
【００４８】
＜２．電源線の配設および割り付け＞
図１９を用いて説明したように、電源を１種類しか想定しない場合には、電源バンプＢＰに接続される上層の電源線ＷＬ１（基幹線）には、電圧Ｖと電圧Ｇを交互に割り付けるだけで済んだが、電源の種類が複数になると、上層の電源線ＷＬ１への割り付けも複数の組み合わせが考えられるが、本発明においては簡単な規則に従って割り付ける手法を採る。
【００４９】
ここで、与えられるクロックの種類と電源電圧の種類は共にｎで、電源電圧は、Ｖ１、Ｖ２、・・・Ｖｎで表す。そして、クロックの周波数と電源電圧とを対応させてＦ（Ｖ１）、Ｆ（Ｖ２）・・・Ｆ（Ｖｎ）として表し、クロック周波数の大小関係がＦ（Ｖ１）＞Ｆ（Ｖ２）＞・・・＞Ｆ（Ｖｎ）を満たすように電源バンプおよび電源線への電源電圧の割り付けの変更処置を行う。
【００５０】
なお、各ドメインのロジックの規模（すなわち論理ゲートの個数）をＮ（Ｖ１）、Ｎ（Ｖ２）・・・Ｎ（Ｖｎ）で示し、前提として、各ドメインのロジックの規模がほぼ等しいとすると、各ドメインの消費電力Ｐ（Ｖ１）、Ｐ（Ｖ２）・・・Ｐ（Ｖｎ）は動作周波数に比例する。
【００５１】
図２には、上記規則に従った電源線の配設例を示す。図２において、電源バンプＢＰ１およびＢＰ２の配列は図１を用いて説明した方法に従っており、電源バンプＢＰ１およびＢＰ２に電気的に接続される上層の複数の電源線ＷＬ１は、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して配設され、電源線ＷＬ１に電気的に接続される下層の複数の電源線ＷＬ２（支線）は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設されている。なお、電源線ＷＬ１とＷＬ２との間には層間絶縁膜が配設され、両者を電気的に絶縁している。
【００５２】
従って、電源バンプＢＰ１およびＢＰ２は、平面視的に電源線ＷＬ１およびＷＬ２に囲まれる位置に存在することになり、電源線ＷＬ１およびＷＬ２の何れにも直結されていないが、電源バンプＢＰ１と電源線ＷＬ１との接続方法については後に説明する。
【００５３】
そして、電源バンプに電気的に接続される上層の電源線ＷＬ１への電源電圧の割り付けは、高い周波数のクロックが与えられるドメインに対応する電源ほど電源バンプの近くの電源線に割り付けるようにする。
【００５４】
＜２−１．電源線ＷＬ１への割り付け＞
図２においては、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２が割り付けられ、さらに外側の電源線ＷＬ１に電源電圧Ｖ３およびＶ４が割り付けられ、以後、電源電圧Ｖｎまで、この規則（第２の規則）に従って割り付けが行われる。
【００５５】
なお、図２においては、電源バンプＢＰ１の配列の上側の電源線ＷＬ１には、電源電圧Ｖ１、Ｖ３、Ｖｎ−１など、奇数番の電源電圧が割り付けられ、電源バンプＢＰ１の配列の下側の電源線ＷＬ１には、電源電圧Ｖ２、Ｖ４、Ｖｎなど、偶数番の電源電圧が割り付けられているが、高い周波数のクロックが与えられるドメインに対応する電源ほど電源バンプの近くに割り付けられていれば良く、奇数番と偶数番とで、上下関係が逆であっても良い。
【００５６】
また、図２に示すように、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２が割り付けられ、さらに外側の電源線ＷＬ１に電源電圧Ｇ３およびＧ４が割り付けられ、以後、電源電圧Ｇｎまで、この規則に従って割り付けが行われる。
【００５７】
なお、周波数の異なるクロックが与えられる複数のドメインにおいて、ロジック数がほぼ等しいとき、電源バンプに流れる電流は、クロック周波数に比例する。そして、図２においては、周波数の高いクロックを使用するドメインに与えられる電源電圧を供給する電源線ＷＬ１ほど、電源バンプに近く配設されているので、電源バンプＢＰ１（ＢＰ２）から電源線ＷＬ１までの距離が短く、電源バンプＢＰ１（ＢＰ２）と電源線ＷＬ１との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【００５８】
＜２−２．電源線ＷＬ２への割り付け＞
複数の電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設されているとして説明したが、さらに言うと、電源線ＷＬ２は電源バンプＢＰ１およびＢＰ２が縦方向に交互に配設されて構成される配列（以後、電源バンプの交互配列と呼称する場合あり）の間に２本ずつ対になって配設されている。
【００５９】
そして、図２に示すように、電源電圧Ｖ１およびＧ１が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列と、電源電圧Ｖ２およびＧ２が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列との間の２本の電源線ＷＬ２には、電源電圧Ｖ１およびＧ１が割り付けられている。また、電源電圧Ｖ２およびＧ２が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列と、電源電圧Ｖ３およびＧ３が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列との間２本の電源線ＷＬ２には、電源電圧Ｖ２およびＧ２が割り付けられている。以後、電源電圧ＶｎおよびＧｎが割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列と、電源電圧Ｖ１およびＧ１が割り付けられる電源バンプＢＰ１およびＢＰ２の交互配列との間の２本の電源線ＷＬ２まで、この規則（第３の規則）に従って割り付けが行われる。
【００６０】
なお、電源線ＷＬ１とＷＬ２とは、両者の間を電気的に絶縁する層間絶縁膜を貫通するようにエッチング等で設けられたビアホールに導電性の材質を埋め込むことによって得られるビアコンタクトＶＨにより電気的に接続される。
【００６１】
例えば、電源電圧Ｖ３が割り付けられる電源線ＷＬ１は、電源電圧Ｖ３が割り付けられる電源線ＷＬ２とビアコンタクトＶＨを介して電気的に接続される。図２においては、電源電圧Ｖ３が割り付けられる電源線ＷＬ１は２本が示されているので、電源電圧Ｖ３が割り付けられる電源線ＷＬ２は、この２本の電源線ＷＬ１と平面視的に直交する部分においてビアコンタクトＶＨを介して電気的に接続されている。
【００６２】
＜３．電源バンプと電源線との接続方法＞
図１９を用いて説明した従来の手法では、電源線ＷＬ１には電源バンプＢＰを直接に接続する構成を採っていたが、本発明においては、電源バンプＢＰ１およびＢＰ２は電源線ＷＬ１に挟まれる位置に配設されるので、電源バンプＢＰ１およびＢＰ２に接続のためのブランチを設け、当該ブランチを介して電源線ＷＬ１との接続を行うようにする。以下、電源バンプと電源線との接続のバリエーションについて図３〜図７を用いて説明する。
【００６３】
図３は、電源バンプＢＰ１の最も基本的な構成を示しており、バンプ本体ＢＢから互いに反対の方向に２本のブランチＢＲが延在する構成を示している。ブランチＢＲは、バンプ本体ＢＢと同じ材質の導体で構成され、また、電源線ＷＬ１と同じレイヤに配設されている。
【００６４】
図４は、図３に示す基本構成の電源バンプＢＰ１（ＢＰ２においても同じ）を用いて、電源線ＷＬ１との接続を行う場合の一例を示している。
【００６５】
図４に示す電源バンプＢＰ１は、電源電圧Ｖ１が割り付けられるバンプであり、その２つのブランチＢＲは、ブランチＢＲより下層に設けられた中継導体層ＲＬ１およびＲＬ２にビアコンタクトＶＨ１を介して接続されている。
【００６６】
中継導体層ＲＬ１およびＲＬ２は、電源バンプＢＰ１を挟むように平行して配設された電源線ＷＬ１に平面視的に直交する方向に延在する導体層であり、中継導体層ＲＬ１は、ブランチＢＲの下部から、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ２はブランチＢＲの下部から、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の下部まで延在している。
【００６７】
そして、中継導体層ＲＬ１は、電源電圧Ｖ１が割り付けられる電源線ＷＬ１に電気的にビアコンタクトＶＨ１を介して接続されるが、中継導体層ＲＬ２は電源電圧Ｖ２が割り付けられる電源線ＷＬ１とは電気的に接続されない構成となっている。これにより、電源バンプＢＰ１に与えられた電源電圧Ｖ１を、所定の電源線ＷＬ１に供給することができる。
【００６８】
電源電圧の種類がさらに増えた場合はブランチＢＲの本数を増やすことで対応でき、例えば、図５においてはバンプ本体ＢＢから相異なる３方向にブランチＢＲが延在した構成を示している。
【００６９】
すなわち、図５に示す電源バンプＢＰ１は、電源電圧Ｖ２が割り付けられるバンプであり、その３つのブランチＢＲは、中継導体層ＲＬ１、ＲＬ２およびＲＬ３にビアコンタクトＶＨ１を介して接続されている。
【００７０】
中継導体層ＲＬ１は、ブランチＢＲの下部から、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ２はブランチＢＲの下部から、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ３はブランチＢＲの下部から、電源電圧Ｖ３が割り付けられる電源線ＷＬ１の下部まで延在している。
【００７１】
そして、中継導体層ＲＬ２のみが、電源電圧Ｖ２が割り付けられる電源線ＷＬ１にビアコンタクトＶＨ１を介して電気的に接続される構成となっている。
【００７２】
また、図６に示す電源バンプＢＰ１は、電源電圧Ｖ３が割り付けられるバンプであり、バンプ本体ＢＢから相異なる４方向に延在する４つのブランチＢＲを有し、それぞれ、中継導体層ＲＬ１、ＲＬ２、ＲＬ３およびＲＬ４にビアコンタクトＶＨ１を介して接続されている。
【００７３】
中継導体層ＲＬ１は、ブランチＢＲの下部から、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ２はブランチＢＲの下部から、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ３はブランチＢＲの下部から、電源電圧Ｖ３が割り付けられる電源線ＷＬ１の下部まで延在し、中継導体層ＲＬ４はブランチＢＲの下部から、電源電圧Ｖ４が割り付けられる電源線ＷＬ１の下部まで延在している。
【００７４】
そして、中継導体層ＲＬ３のみが、電源電圧Ｖ３が割り付けられる電源線ＷＬ１に電気的にビアコンタクトＶＨ１を介して接続される構成となっている。
【００７５】
ここで、図６に示すＡ−Ｂ線での矢視方向の断面構成を図７に示す。図７に示すように、層間絶縁膜ＺＬ１およびＺＬ２が下から順に積層された構成において、層間絶縁膜ＺＬ２上に、電源線ＷＬ１およびブランチＢＲが配設される構成となっている。
【００７６】
電源バンプＢＰ１のバンプ本体ＢＢは、層間絶縁膜ＺＬ１上に配設された第１本体ＢＢ１と、第１本体ＢＢ１上に配設された第２本体ＢＢ２とで構成され、第１本体ＢＢ１は、電源線ＷＬ１およびブランチＢＲと同じ材質で、同じ工程により形成される。そして、バンプ本体ＢＢの上部にはバンプ頭部ＢＰＨが配設され、このバンプ頭部ＢＰＨが、外部の配線等と電気的に接続される。
【００７７】
ブランチＢＲは層間絶縁膜ＺＬ２を貫通するビアコンタクトＶＨ１を介して中継導体層ＲＬ３に電気的に接続され、中継導体層ＲＬ３は、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の下方を通って電源電圧Ｖ３が割り付けられる電源線ＷＬ１の下部まで延在し、ビアコンタクトＶＨ１を介して電源線ＷＬ１に電気的に接続される。
【００７８】
なお、層間絶縁膜ＺＬ２上には絶縁性の保護膜ＰＶが配設されて電源線ＷＬ１およびブランチＢＲが覆われ、バンプ本体ＢＢは保護膜ＰＶを貫通して突出している。
【００７９】
このように、電源バンプＢＰ１およびＢＰ２は、電源線ＷＬ１との接続のためのブランチを有し、当該ブランチを介して電源線ＷＬ１との接続を行うようにするので、電源バンプＢＰ１およびＢＰ２の配設の自由度が大きくなり、図１を用いて説明したように、電源バンプの配設位置を、予め定めた所定の規則に従って一義的に決定しても、電源線ＷＬ１との電気的な接続に支障はきたさない。
【００８０】
また、電源の供給源となる電源バンプＢＰ１およびＢＰ２と、電源供給の幹線となる電源線ＷＬ１とを、同一レイヤの配線層で形成することにより、効率的な形成が可能となる。
【００８１】
＜４．電源割り付けの具体例＞
以上説明した基本動作を踏まえて、電源電圧の割り付け方法の具体例について、図９〜図１２を用いて説明する。
【００８２】
＜４−１．フロアプラン決定＞
まず、図８に示すように、ロジック領域のフロアプランを決定する。フロアプランは、供給されるクロックの種類に合わせてロジック領域を区分する作業であり、例えば、図８では半導体基板上のロジック領域ＬＲを、ドメインＤ１、Ｄ２およびＤ３の３つに区分するフロアプランを示している。
【００８３】
ここで、ドメインＤ１およびＤ２は、それぞれクロックＣＫ１およびＣＫ２が供給される領域であり、ドメインＤ３は、クロックＣＫ１およびＣＫ２の両方が供給される領域である。
【００８４】
このように、複数のクロックが１つのドメインに供給されることは多々あり、その場合には、複数のクロックが供給されるドメインを別個のドメインとして定義することで、電源電圧の割り付けを単純化することができる。
【００８５】
なお、図８に示す具体例では、クロックＣＫ１およびＣＫ２の２種類であるので、電源電圧はＶ１およびＶ２と、それに対応するＧ１およびＧ２だけである。そして、クロックＣＫ１が与えられるドメインＤ１に対応する電源電圧はＶ１およびＧ１であり、クロックＣＫ２が与えられるドメインＤ２に対応する電源電圧はＶ２およびＧ２であり、クロックＣＫ１の周波数の方がクロックＣＫ２よりも高い。
【００８６】
＜４−２．電源バンプの配設および割り付けの変更＞
フロアプランを決定した後、電源バンプの配設および電源電圧の割り付けを行うが、電源バンプへの電源電圧の割り付けは図１を用いて説明した規則に従って行う。
【００８７】
すなわち、図９に示すようにロジック領域ＬＲの全域に渡って、マトリックス状に電源バンプを配設し、そのうち、図に向かって横方向最上段のバンプ配列に、左側から順に電圧Ｖ１およびＶ２を交互に繰り返して割り付け、次の段のバンプ配列に、左側から順に電圧Ｇ１およびＧ２を交互に繰り返して割り付ける。これを縦方向に繰り返すことで、電圧Ｖ１およびＶ２が与えられる複数の電源バンプＢＰ１の横方向の配列と、電圧Ｇ１およびＧ２が与えられる複数の電源バンプＢＰ２の横方向の配列とが、縦方向に交互に繰り返す構成となる。
【００８８】
なお、電源バンプの配設は、ドメイン間の境界上に電源バンプが位置しないようにフロアプランを参照して行うので、全ての電源バンプが必ずしも等間隔になるとは限らない。
【００８９】
電源バンプＢＰ１およびＢＰ２に電源電圧を割り付けた後、フロアプランを参照して割り付けの変更を行う。図９においては、割り付けの変更についても併せて示しており、図９に従って説明すると、ドメインＤ１においては、当初、電源電圧Ｖ２が割り付けられていた電源バンプＢＰ１は、電源電圧Ｖ１に割り付けを変更し、電源電圧Ｇ２が割り付けられていた電源バンプＢＰ２は、電源電圧Ｇ１に割り付けを変更する。
【００９０】
一方、ドメインＤ２においては、当初、電源電圧Ｖ１が割り付けられていた電源バンプＢＰ１は、電源電圧Ｖ２に割り付けを変更し、電源電圧Ｇ１が割り付けられていた電源バンプＢＰ２は、電源電圧Ｇ２に割り付けを変更する。
【００９１】
そして、クロックＣＫ１およびＣＫ２の両方が供給されるドメインＤ３においては、当初の割り付けを維持することで、電源電圧Ｖ１およびＶ２が割り付けられた電源バンプＢＰ１と、電源電圧Ｇ１およびＧ２が割り付けられた電源バンプＢＰ２とが存在することになる。
【００９２】
＜４−３．電源線の配設および割り付けの変更＞
電源バンプの電源電圧の割り付けの変更を行った後、電源線の配設および割り付け行うが、電源線へ電源電圧の割り付けは、図２を用いて説明した規則に従って行う。
【００９３】
すなわち、図１０に示すように、電源バンプＢＰ１およびＢＰ２に電気的に接続される電源線ＷＬ１を、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して複数配設し、電源線ＷＬ１に電気的に接続される下層の電源線ＷＬ２を、電源線ＷＬ１に平面視的に直交するように互いに平行して複数配設する。
【００９４】
そして、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２を割り付け、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２を割り付ける。このパターンを繰り返すことで、ロジック領域ＬＲ上の全ての電源線ＷＬ１への電源電圧の割り付けを行う。
【００９５】
また、電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設する。このとき、電源バンプＢＰ１およびＢＰ２の交互配列の間に２本ずつ対になるように配設する。なお、対となった電源線ＷＬ２は、半導体基板上に形成されたゲートアレイに電源を供給する最下層の電源線に電気的に接続され、ゲートアレイのソース・ドレイン層に、電源線ＷＬ２から電源電圧が供給される。
【００９６】
そして、左端の電源線ＷＬ２の対には、それぞれ電源電圧Ｖ１およびＧ１を割り付け、その次の電源線ＷＬ２の対には、それぞれ電源電圧Ｖ２およびＧ２を割り付け、このパターンを繰り返すことで、ロジック領域ＬＲ上の全ての電源線ＷＬ２への電源電圧の割り付けを行う。
【００９７】
電源線ＷＬ１およびＷＬ２に電源電圧を割り付けた後、フロアプランを参照して、電源線ＷＬ１およびＷＬ２の切断と、電源電圧の割り付けの変更を行う。図１０においては、電源線ＷＬ１およびＷＬ２の切断と、割り付けの変更についても併せて示している。
【００９８】
図１０に従って一例を説明すると、図中の最上段の電源電圧Ｖ２が割り付けられていた電源線ＷＬ１は、当該電源線ＷＬ１全体がドメインＤ１上に位置しているので、電源電圧Ｖ１に割り付けを変更する。また、最上段から３番目の電源電圧Ｇ２が割り付けられていた電源線ＷＬ１は、当該電源線ＷＬ１全体がドメインＤ１上に位置しているので、電源電圧Ｇ１に割り付けを変更する。
【００９９】
最上段から５番目の電源電圧Ｖ２が割り付けられていた電源線ＷＬ１は、ドメインＤ１およびＤ３上に跨って配設されているので、ドメインＤ１とドメインＤ３との境界上で切断し、ドメインＤ１上に位置する部分は電源電圧Ｖ１に割り付けを変更し、ドメインＤ３上に位置する部分は当初の割り付けを維持する。同様に、最上段から７番目の電源電圧Ｇ２が割り付けられていた電源線ＷＬ１は、ドメインＤ１とドメインＤ３との境界上で切断し、ドメインＤ１上に位置する部分は電源電圧Ｇ１に割り付けを変更し、ドメインＤ３上に位置する部分は当初の割り付けを維持する。
【０１００】
なお、最上段から６番目の電源電圧Ｖ１が割り付けられている電源線ＷＬ１は、ドメインＤ１およびＤ３上に跨って配設されているが、ドメインＤ３では電源電圧Ｖ１も使用するので、切断の必要はなく、電源電圧の割り付けも変更しない。
【０１０１】
また、最上段から９番目の電源電圧Ｖ２が割り付けられていた電源線ＷＬ１は、ドメインＤ１およびＤ２上に跨って配設されているので、ドメインＤ１とドメインＤ２との境界上で切断し、ドメインＤ１上に位置する部分は電源電圧Ｖ１に割り付けを変更し、ドメインＤ２上に位置する部分は当初の割り付けを維持する。このような処置を全ての電源線ＷＬ１に対して行う。
【０１０２】
また、電源線ＷＬ２についても同様の処置を行う。すなわち、図中の左端から３番目および４番目の電源電圧Ｖ２およびＧ２が割り付けられていた２本の電源線ＷＬ２は、当該２本の電源線ＷＬ２全体がドメインＤ１上に位置しているので、電源電圧Ｖ１およびＧ１に割り付けを変更する。
【０１０３】
また、左端から５番目および６番目の電源電圧Ｖ１およびＧ１が割り付けられていた２本の電源線ＷＬ２は、ドメインＤ１、Ｄ３およびＤ２上に跨って配設されているが、ドメインＤ３では電源電圧Ｖ１も使用するので、ドメインＤ１とドメインＤ３との境界上での切断は不要であり、ドメインＤ３とドメインＤ２との境界上でのみ切断する。そして、ドメインＤ１およびＤ３上に位置する部分は当初の割り付けを維持し、ドメインＤ２上に位置する部分は電源電圧Ｖ２およびＧ２に割り付けを変更する。このような処置を全ての電源線ＷＬ２に対して行う。
【０１０４】
なお、以上の処置が終了した後、互いに電源電圧が対応する電源線ＷＬ１およびＷＬ２においては、両者が平面視的に直交する部分で、電気的に接続されるように、ビアコンタクトＶＨを配設する。
【０１０５】
電源バンプＢＰ１およびＢＰ２と、電源線ＷＬ１との電気的接続は、図３を用いて説明した基本構成の電源バンプＢＰ１（ＢＰ２においても同じ）を用いて行えば良い。
【０１０６】
ここで、図１１に、クロックＣＫ１だけを使用するドメインＤ１における電源バンプＢＰ１およびＢＰ２の電源線ＷＬ１との電気的接続の例を示し、図１２にはクロックＣＫ１およびＣＫ２を使用するドメインＤ３における電源バンプＢＰ１およびＢＰ２の電源線ＷＬ１との電気的接続の例を示す。
【０１０７】
図１１においては、電源バンプＢＰ１は全て電源電圧Ｖ１が割り付けられるバンプであり、その２つのブランチＢＲは、ブランチＢＲより下層に設けられた中継導体層ＲＬ１およびＲＬ２にビアコンタクトＶＨ１を介して接続されている。
【０１０８】
なお、電源バンプＢＰ１の配列を挟む２本の電源線ＷＬ１は、共に電源電圧Ｖ１が割り付けられており、中継導体層ＲＬ１およびＲＬ２は、ブランチＢＲの下部から、上記２本の電源線ＷＬ１の下部までそれぞれ延在し、ビアコンタクトＶＨ１を介して電気的に接続されている。
【０１０９】
同様に、電源バンプＢＰ２は全て電源電圧Ｇ１が割り付けられるバンプであり、その２つのブランチＢＲは、ブランチＢＲより下層に設けられた中継導体層ＲＬ１およびＲＬ２にビアコンタクトＶＨ１を介して接続されている。
【０１１０】
なお、電源バンプＢＰ２の配列を挟む２本の電源線ＷＬ１は、共に電源電圧Ｇ１が割り付けられており、中継導体層ＲＬ１およびＲＬ２は、ブランチＢＲの下部から、上記２本の電源線ＷＬ１の下部までそれぞれ延在し、ビアコンタクトＶＨ１を介して電気的に接続されている。
【０１１１】
また、図１２においては、電源バンプＢＰ１の配列においては、電源電圧Ｖ１が割り付けられたバンプと、電源電圧Ｖ２が割り付けられたバンプとが交互に存在しており、電源電圧Ｖ１が割り付けられた電源バンプＢＰ１においては、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ２は、当該電源線ＷＬ１にビアコンタクトＶＨ１を介して電気的に接続されるが、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ１は、電源電圧Ｖ２が割り付けられる電源線ＷＬ１とは電気的に接続されない構成となっている。
【０１１２】
電源電圧Ｖ２が割り付けられた電源バンプＢＰ１においては、電源電圧Ｖ２が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ１は、当該電源線ＷＬ１にビアコンタクトＶＨ１を介して電気的に接続されるが、電源電圧Ｖ１が割り付けられる電源線ＷＬ１の方向に延在する中継導体層ＲＬ２は、電源電圧Ｖ１が割り付けられる電源線ＷＬ１とは電気的に接続されない構成となっている。なお、電源バンプＢＰ２においても同様であり、電源電圧Ｇ１が割り付けられるバンプと、電源電圧Ｇ２が割り付けられるバンプとでは、中継導体層ＲＬ１およびＲＬ２と電源線ＷＬ１との接続関係が異なっている。
【０１１３】
これらにより、電源バンプＢＰ１に与えられた電源電圧Ｖ１およびＶ２を、所定の電源線ＷＬ１に、電源バンプＢＰ２に与えられた電源電圧Ｇ１およびＧ２を、所定の電源線ＷＬ１に供給することができる。
【０１１４】
＜５．作用効果＞
以上説明したように、電源バンプへの電源電圧の割り付けを、予め設定した簡単な規則に従って行い、その後、フロアプランに基づいて各ドメインで使用される電源電圧に対応するように割り付けを変更する。
【０１１５】
そして、電源線を予め設定した簡単な規則に従って配設するとともに、電源電圧の割り付けを行い、その後、フロアプランに基づいて、複数のドメイン上に跨っている電源線であって、かつ、当該電源線に割り付けられた電源電圧が、複数のドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、ドメインとドメインとの境界上で電源線を切断して、それぞれのドメインに固有の電源線となるように複数に分割する。
【０１１６】
そして、必要に応じて、分割後の電源線の電源電圧の割り付けを変更することで、複数のクロックを使用するドメインには、各クロックに対応した電源電圧が過不足なく割り付けられ、また、単一のクロックを使用するドメインには、そのクロックに対応した電源電圧のみが供給されることになる。この結果、クロックの種類に対応した電源供給が可能になるとともに、各ドメインにおいて電源バンプの有効利用が可能となり、電圧供給能力が強化される。
【０１１７】
また、異なるドメインのそれぞれに、独立して電源電圧を供給することが可能となるので、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を得ることができる。
【０１１８】
また、電源バンプに電気的に接続される電源線については、高い周波数のクロックが与えられるドメインに対応する電源電圧を供給する電源線ほど電源バンプに近く配設するように配設規則を定めるので、電源バンプから電源線までの距離が短く、電源バンプと電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１１９】
また、クロックごとに電源を完全に分離することで、クロックが非同期で動作することに起因する電源ノイズやクロックジッタの発生を抑制することができ、回路の誤動作や転送におけるタイミングのマージンを確保することができる。
【０１２０】
＜６．変形例＞
なお、以上説明した実施の形態においては、各ドメインのロジックの規模Ｎ（Ｖ１）、Ｎ（Ｖ２）・・・Ｎ（Ｖｎ）がほぼ等しいとして説明したが、ロジックの規模大きな差があるときは、各ドメインの消費電力Ｐ（Ｖ１）、Ｐ（Ｖ２）・・・Ｐ（Ｖｎ）は、そのクロック周波数に関係なく、そのロジック規模に比例することになる。
【０１２１】
その場合は、ロジック規模の大小関係Ｎ（Ｖ１）＞Ｎ（Ｖ２）＞・・・＞Ｎ（Ｖｎ）を満たすように、電源バンプおよび電源線への電源電圧の割り付けの変更処置を行っても良い。
【０１２２】
この結果、電源バンプに電気的に接続される電源線は、ロジック規模（消費電力）が大きいドメインに電源電圧を供給する電源線ほど、電源バンプに近く配設されるので、電源バンプから電源線までの距離が短く、電源バンプと電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１２３】
また、以上説明した実施の形態においては、電源線ＷＬ１を電源線ＷＬ２よりも上層に配設した例を示したが、電源線ＷＬ１およびＷＬ２の上下関係を逆転させた構成としても良い。この場合、電源線ＷＬ２から最下層の電源線ＷＬ３までの距離が長くなることを除けば、発明の作用効果に変わりはない。
【０１２４】
＜７．活性領域の電気的分離＞
電源線ＷＬ１およびＷＬ２の電源電圧の割り付けの変更については、図１０を用いて要点を説明したが、半導体基板上に形成されたゲートアレイに電源を供給する最下層の電源線についても同様に電源電圧の割り付けの変更を行う。
【０１２５】
これに際して、例えば、図１０に示したドメインＤ１とＤ２のように、異なるクロックが使用されるドメインにおいては、使用する電源電圧が異なるので、半導体基板を介して電源どうしが干渉することを防ぐため、半導体基板の表面内に形成されるドメインＤ１とＤ２との活性領域間を電気的に分離する。
【０１２６】
このためには、ドメインＤ１とＤ２との境界に対応する部分に絶縁層を設けても良いが、先に説明したように、半導体基板上にはゲートアレイが配設されるので、ゲートアレイ構造を利用しても良い。
【０１２７】
＜７−１．ドメイン境界部の平面構成＞
図１３は、ドメインＤ１とＤ２の電気的な分離を、ゲートアレイレベルで説明する平面図であり、ドメインＤ１におけるゲートアレイ構造を図１３に向かって左側に示し、ドメインＤ２におけるゲートアレイ構造を図１３に向かって右側に示している。
【０１２８】
図１３のドメインＤ１およびＤ２においては、並列して配設された複数の電源線ＷＬ３の間の半導体基板の表面内に、ｐ型不純物を有するウエル領域ＰＷおよびｎ型不純物を有するウエル領域ＮＷとで構成される活性領域ＡＲ１あるいはＡＲ２を有している。ウエル領域ＰＷにはＮチャネルＭＯＳトランジスタが形成され、ウエル領域ＮＷにはＰチャネルＭＯＳトランジスタが形成される。
【０１２９】
なお、ゲートアレイ構造とは、正確には活性領域ＡＲ１あるいはＡＲ２上に、ゲート電極がアレイ状に複数配列されたものを言うが、その構造は周知であるので、説明は省略し、活性領域ＡＲ１およびＡＲ２と、電源線ＷＬ３の交互配列をゲートアレイ構造として説明する。
【０１３０】
ドメインＤ１において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ１、Ｇ１、Ｖ１、Ｇ１およびＶ１に割り付けられている。これは、ドメインＤ１が電源電圧Ｖ１およびＧ１だけを使用するからであり、最上段から３番目の電源線ＷＬ３は、電源電圧Ｖ２からＶ１に割り付けを変更されており、最上段から４番目の電源線ＷＬ３は、電源電圧Ｇ２からＧ１に割り付けを変更されている。
【０１３１】
また、最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１（電源電圧Ｖが割り付けられた電源線が上側で、電源電圧Ｇが割り付けられた電源線が下側にある活性領域）が配設されており、最上段から２番目と３番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＰＷおよびＮＷによって構成される活性領域ＡＲ２（電源電圧Ｇが割り付けられた電源線が上側で、電源電圧Ｖが割り付けられた電源線が下側にある活性領域）が配設されている。なお、活性領域ＡＲ１およびＡＲ２は交互に配設されている。
【０１３２】
ここで、電源電圧Ｖおよび電圧Ｇとしては、電源電圧Ｖ１、Ｖ２および電源電圧Ｇ１、Ｇ２に相当し、より具体的には、例えばＭＯＳトランジスタのドレイン電源電圧ＶDDおよびソース電源電圧ＶSSに対応する。
【０１３３】
同様に、ドメインＤ２において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ２、Ｇ２、Ｖ２、Ｇ２およびＶ２に割り付けられている。これは、ドメインＤ２が電源電圧Ｖ２およびＧ２だけを使用するからであり、最上段の電源線ＷＬ３は、電源電圧Ｖ１からＶ２に割り付けを変更されており、最上段から２番目の電源線ＷＬ３は、電源電圧Ｇ１からＧ２に割り付けを変更されている。
【０１３４】
また、最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１が配設されており、最上段から２番目と３番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＰＷおよびＮＷによって構成される活性領域ＡＲ２が配設されている。なお、活性領域ＡＲ１およびＡＲ２は交互に配設されている。ここで、図中のｎおよびｐの表記は、それぞれｎ型不純物およびｐ型不純物を含む領域であることを示している。
【０１３５】
そして、隣り合うドメインＤ１とＤ２との間に、両者を電気的に分離する分離セルＴ１およびＴ２が交互に複数配設されている。ここがドメインＤ１とＤ２との境界部となる。
【０１３６】
分離セルＴ１は、図中の上側から順にウエル領域ＰＷおよびＮＷが配設されて構成され、分離セルＴ２は、図中の上側から順にウエル領域ＮＷおよびＰＷが配設されて構成されている。なお、図中において分離セルＴ１およびＴ２の角部には斜線を記しているが、これは分離セルＴ１およびＴ２のウエル領域の配列の違いを明示するための便宜的なものである。
【０１３７】
図１３において、分離セルＴ１は活性領域ＡＲ１に対応して設けられ、分離セルＴ１のウエル領域の配列と活性領域ＡＲ１のウエル領域の配列とは順序が逆転しているので、ｐｎジャンクションによって、ドメインＤ１およびＤ２の活性領域ＡＲ１間は電気的に分離されることになる。
【０１３８】
分離セルＴ２は活性領域ＡＲ２に対応して設けられ、分離セルＴ２のウエル領域の配列と活性領域ＡＲ２のウエル領域の配列とは順序が逆転しているので、ｐｎジャンクションによって、ドメインＤ１およびＤ２の活性領域ＡＲ２間は電気的に分離されることになる。
【０１３９】
なお、分離セルＴ１およびＴ２は電源線を有さないので、分離セルＴ１およびＴ２を配設することで、ドメインＤ１とＤ２との境界部では、電源線ＷＬ３が切断されることになる。
【０１４０】
また、図１０に示したドメインＤ３のように、複数のクロックを使用するドメインと、ドメインＤ１のように、単一のクロックを使用するドメインの境界においては、もう少し複雑な構造の分離セルを用いて電気的な分離を行うことになる。
【０１４１】
図１４は、ドメインＤ１とＤ３の電気的な分離を、ゲートアレイレベルで説明する平面図であり、ドメインＤ１におけるゲートアレイ構造を図１４に向かって左側に示し、ドメインＤ３におけるゲートアレイ構造を図１４に向かって右側に示している。
【０１４２】
図１４のドメインＤ１およびＤ３においては、並列して配設された複数の電源線ＷＬ３の間に、ｐ型不純物を有するウエル領域ＰＷおよびｎ型不純物を有するウエル領域ＮＷとで構成される活性領域ＡＲ１あるいはＡＲ２を有している。
【０１４３】
ドメインＤ１において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ１、Ｇ１、Ｖ１、Ｇ１およびＶ１に割り付けられている。これは、ドメインＤ１が電源電圧Ｖ１およびＧ１だけを使用するからであり、最上段から３番目の電源線ＷＬ３は、電源電圧Ｖ２からＶ１に割り付けを変更されており、最上段から４番目の電源線ＷＬ３は、電源電圧Ｇ２からＧ１に割り付けを変更されている。
【０１４４】
また、最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１が配設されており、最上段から２番目と３番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＰＷおよびＮＷによって構成される活性領域ＡＲ２が配設されている。なお、活性領域ＡＲ１およびＡＲ２は交互に配設されている。
【０１４５】
ドメインＤ３において、複数の電源線ＷＬ３は最上段から順に、電源電圧Ｖ１、Ｇ１、Ｖ２、Ｇ２およびＶ１に割り付けられている。これは、ドメインＤ３が電源電圧Ｖ１およびＧ１、電源電圧Ｖ２およびＧ２を使用するからである。
【０１４６】
なお、ドメインＤ３の最上段、最上段から２番目および５番目の電源線ＷＬ３は、ドメインＤ１の電源線ＷＬ３と電気的に接続されている。
【０１４７】
また、ドメインＤ３の最上段の電源線ＷＬ３と次の段の電源線ＷＬ３との間、および最上段から３番目と４番目の電源線ＷＬ３の間には、図中の上側から順に配設されたウエル領域ＮＷおよびＰＷで構成される活性領域ＡＲ１が配設されている。
【０１４８】
そして、隣り合うドメインＤ１とＤ３との間に、両者を電気的に分離する分離セルＴ１１、Ｔ１２、Ｔ１３およびＴ１４が配列されている。ここがドメインＤ１とＤ３との境界部となる。
【０１４９】
また、最上段から２番目と３番目の電源線ＷＬ３の間には複数の分離セルＴ１３が配列され、最上段から４番目と５番目の電源線ＷＬ３の間には複数の分離セルＴ１２が配列されている。
【０１５０】
ここで、図１５(Ａ)〜図１５(Ｄ)を用いて、分離セルＴ１１〜Ｔ１４の平面構成について説明する。
【０１５１】
図１５(Ａ)に示すように、分離セルＴ１１は、図中の上側から順にウエル領域ＰＷおよびＮＷが配設されて構成され、ウエル領域ＰＷの外側には電圧Ｖが割り付けられる電源線ＷＬ３１を有し、ウエル領域ＮＷの外側には電圧Ｇが割り付けられる電源線ＷＬ３１を有している。なお、以下においては分離セルＴ１１をＶＧ付き分離セルと呼称する場合もある。
【０１５２】
図１５(Ｂ)に示す分離セルＴ１２は、図中の上側から順にウエル領域ＮＷおよびＰＷが配設されて構成され、ウエル領域ＰＷの外側には電圧Ｖが割り付けられる電源線ＷＬ３１を有している。なお、以下においては分離セルＴ１２をＶ付き分離セルと呼称する場合もある。
【０１５３】
図１５(Ｃ)に示す分離セルＴ１３は、図中の上側から順にウエル領域ＮＷおよびＰＷが配設されて構成され、ウエル領域ＮＷの外側には電圧Ｇが割り付けられる電源線ＷＬ３１を有している。なお、以下においては分離セルＴ１３をＧ付き分離セルと呼称する場合もある。
【０１５４】
図１５(Ｄ)に示す分離セルＴ１４は、図中の上側から順にウエル領域ＰＷおよびＮＷが配設されて構成されている。なお、以下においては分離セルＴ１４をＶＧなし分離セルと呼称する場合もある。
【０１５５】
なお、図中において分離セルＴ１１〜Ｔ１４の角部には斜線を記しているが、これは分離セルＴ１１〜Ｔ１４のウエル領域の配列の違いを明示するための便宜的なものである。
【０１５６】
再び、図１４の説明に戻ると、ドメインＤ１とＤ３との境界部には、上から順に、分離セルＴ１１、Ｔ１３、Ｔ１４およびＴ１２が配設されている。
【０１５７】
図１５を用いて説明したように、分離セルＴ１１はウエル領域ＮＷおよびＰＷの外側（現実には外側上方）に、電源線ＷＬ３１を有しているので、最上段の活性領域ＡＲ１の間に配設することで、ドメインＤ１およびＤ３の活性領域ＡＲ１間が電気的に分離されるとともに、最上段の電源線ＷＬ３および次の段の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１５８】
分離セルＴ１３はウエル領域ＮＷの外側（現実には外側上方）に、電源線ＷＬ３１を有しているので、ドメインＤ１の最上段から２番目の活性領域ＡＲ２の隣に配設することで、ドメインＤ１の活性領域ＡＲ２が電気的に分離される。
【０１５９】
また、最上段から２番目と３番目の電源線ＷＬ３の間に複数の分離セルＴ１３を連続して配列することで、最上段から２番目の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１６０】
分離セルＴ１４は、電源線ＷＬ３１を有さないので、最上段から３番目の活性領域ＡＲ１の間に配設することで、ドメインＤ１およびＤ３の活性領域ＡＲ１間が電気的に分離されることになる。
【０１６１】
分離セルＴ１２は、ウエル領域ＰＷの外側（現実には外側上方）に、電源線ＷＬ３１を有しているので、ドメインＤ１の最上段から４番目の活性領域ＡＲ２の隣に配設することで、ドメインＤ１の活性領域ＡＲ２が電気的に分離されるとともに、最上段から５番目の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１６２】
また、最上段から４番目と５番目の電源線ＷＬ３の間に複数の分離セルＴ１２を連続して配列することで、最上段から５番目の電源線ＷＬ３が電源線ＷＬ３１によって、ドメインＤ１とＤ３に実質的に跨るようになる。
【０１６３】
＜７−２．活性領域の電気的分離処理のフロー＞
次に、以上説明した活性領域の電気的分離処理のフローについて、図１６〜図１８に示すフローチャートを用いて説明する。なお、図１６〜図１８において、記号▲１▼、▲２▼で示す部分は互いに接続関係にあることを示している。
【０１６４】
まず、図１６に示すステップＳ１１において、フロアプランを参照してドメイン間の境界部を特定する。
【０１６５】
次に、ドメイン間の境界部上に位置する、最下層の電源線を切断する（ステップＳ１２）。
【０１６６】
次に、切断した最下層の電源線について、電源電圧の割り付けを変更する（ステップＳ１３）。なお、割り付けの変更については、図１０を用いて説明した電源線ＷＬ１およびＷＬ２への割り付けの変更の手法を用いる。
【０１６７】
次に、最下層の電源線で挟まれた活性領域がタイプ１であるか、あるいはタイプ２であるかについて判断する（ステップＳ１４）。タイプ１の活性領域とは、先に説明した活性領域ＡＲ１、すなわち電源電圧Ｖが割り付けられた電源線が上側で、電源電圧Ｇが割り付けられた電源線が下側にある活性領域であり、タイプ２の活性領域とは、先に説明した活性領域ＡＲ２、すなわち電源電圧Ｇが割り付けられた電源線が上側で、電源電圧Ｖが割り付けられた電源線が下側にある活性領域である。
【０１６８】
ステップＳ１４において、タイプ１であると判断された場合は、タイプ１の電気的に分離に対応する分離セル、例えば、図１４に示す分離セルＴ１１を準備する（ステップＳ１５）。
【０１６９】
なお、ステップＳ１４において、タイプ２であると判断された場合は、タイプ２の電気的に分離に対応する分離セル、例えば、図１４に示す分離セルＴ１２を準備する（ステップＳ１６）。なお、図１３においては、分離セルＴ１およびＴ２のみを使用して分離する例を示しており、ステップＳ１１〜Ｓ１６の動作で、配置を完了するが、図１４に示す場合に対応するには、以下のステップを実行することになる。
【０１７０】
すなわち、ステップＳ１７において、分離セルの配置位置が境界部か否かについて判断を行い、境界部である場合は、図１７に示すステップＳ１８以降の場合分けに従って、配置するセルを選択する。また、分離セルの配置位置が境界部でない場合、すなわち、複数のクロックを使用し、複数の電源電圧が必要となるドメインにおいて、電源電圧が異なる活性領域間に分離セルを配設する場合には、図１８に示すステップＳ２６以降の場合分けに従って、配置するセルを選択する。
【０１７１】
すなわち、分離セルの配置位置が境界部である場合、図１７に示すステップＳ１８において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係にあり（Ｖ／Ｇが対応関係にあり）、かつ、２つのドメインにおいて、比較対象となる活性領域を挟む２つの電源線への電源電圧の割り付けに変更が加えられていない（Ｖ／Ｇの変更なし）と判断された場合は、図１５に示す分離セルＴ１１（ＶＧ付き分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ１９）。これは、図１４に示す分離セルＴ１１の配設に対応する。
【０１７２】
また、ステップＳ２０において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係にあり（Ｖ／Ｇが対応関係にあり）、かつ、２つのドメインの何れかにおいて、比較対象となる活性領域を挟む２つの電源線への電源電圧の割り付けに変更が加えられている（Ｖ／Ｇともに変更あり）と判断された場合は、図１５に示す分離セルＴ１４（ＶＧなし分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ２１）。これは、図１４に示す分離セルＴ１４の配設に対応する。
【０１７３】
また、ステップＳ２２において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、２つのドメインの何れかにおいて、比較対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｖを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｖのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１３（Ｇ付き分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ２３）。これは、図１４に示す分離セルＴ１３の配設に対応する。
【０１７４】
また、ステップＳ２４において、境界部を挟む２つのドメインの比較対象となるそれぞれの活性領域において、当該活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、２つのドメインの何れかにおいて、比較対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｇを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｇのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１２（Ｖ付き分離セル）を、比較対象となる２つの活性領域の境界部に配設する（ステップＳ２５）。これは、図１４に示す分離セルＴ１２の配設に対応する。
【０１７５】
なお、以上の説明において、Ｖ／Ｇが対応関係にあるとは、例えば、一方の電源線には電源電圧Ｖ１が割り付けられ、他方には電源電圧Ｇ１が割り付けられている状態であり、Ｖ／Ｇが対応関係にないとは、例えば、一方の電源線には電源電圧Ｇ１が割り付けられ、他方には電源電圧Ｖ２が割り付けられている状態である。
【０１７６】
分離セルの配置位置が境界部でない場合、すなわち分離セルをドメイン内の活性領域間の電気的分離に用いる場合、図１８に示すステップＳ２６において、処理対象となる活性領域を挟む電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が、対応関係にある（Ｖ／Ｇが対応関係にある）と判断された場合は、当該活性領域に通常のゲートアレイを配設する（ステップＳ２７）。
【０１７７】
また、ステップＳ２８において、処理対象となる活性領域を挟む、電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、処理対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｖを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｖのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１３（Ｇ付き分離セル）を、処理対象となる活性領域の代わりに配設する（ステップＳ２９）。これは、図１４に示す分離セルＴ１３の連続配設に対応する。
【０１７８】
また、ステップＳ３０において、処理対象となる活性領域を挟む、電源電圧Ｖが割り付けられた電源線と電源電圧Ｇが割り付けられた電源線が対応関係になく（Ｖ／Ｇが対応関係になく）、かつ、処理対象となる活性領域を挟む２つの電源線のうち、電源電圧Ｇを割り付ける方において、電源電圧の割り付けに変更が加えられている（Ｇのみ変更あり）と判断された場合は、図１５に示す分離セルＴ１２（Ｖ付き分離セル）を、処理対象となる活性領域の代わりに配設する（ステップＳ３１）。これは、図１４に示す分離セルＴ１２の連続配設に対応する。
【０１７９】
以上のステップＳ１１〜Ｓ３１を実行することで、図１４に示すように、複数のクロックを使用するドメインＤ３と、単一のクロックを使用するドメインＤ１との電気的分離が達成されるとともに、ドメインＤ３における活性領域間の電気的分離も達成される。
【０１８０】
【発明の効果】
本発明に係る請求項１記載の半導体装置の設計方法によれば、電源電圧を第１、第２および第３の規則に従って、電源バンプ、第１および第２の電源線に一義的に割り付けた後、複数の電源電圧のドメインごとの分類に従って、ドメインごとに変更するので、クロックの種類に対応した電源供給が可能になるとともに、各ドメインにおいて電源バンプの有効利用が可能となり、電圧供給能力が強化された半導体装置を得ることができる。また、異なるドメインのそれぞれに、独立して電源電圧を供給することが可能となるので、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を得ることができる。
【０１８１】
本発明に係る請求項２記載の半導体装置の設計方法によれば、複数の電源電圧のそれぞれの電圧を、電源バンプの第１の配列方向に順に割り付けて、周期性を持たせるので、極めて単純に電源バンプへの電源電圧の割り付けが達成できる。
【０１８２】
本発明に係る請求項３記載の半導体装置の設計方法によれば、複数の電源電圧のそれぞれの電圧を、電源バンプの配列の両側に最近傍の２つの第１の電源線から各側交互に順に割り付けるので、極めて単純に第１の電源線への電源電圧の割り付けが達成できる。
【０１８３】
本発明に係る請求項４記載の半導体装置の設計方法によれば、複数の電源電圧のそれぞれの電圧を、第２の電源線の配列方向に順に割り付けて、周期性を持たせるので、極めて単純に第２の電源線への電源電圧の割り付けが達成できる。
【０１８４】
本発明に係る請求項５記載の半導体装置の設計方法によれば、第１および第２の電源線を分割後に、それぞれに一義的に割り付けられていた電源電圧を、分類に基づいてそれぞれのドメイン対応する値に変更するので、ドメインに固有の第１および第２の電源線を得ることができ、複数のクロックを使用するドメインには、各クロックに対応した電源電圧が過不足なく割り付けられ、また、単一のクロックを使用するドメインには、そのクロックに対応した電源電圧のみが割り付けられることになる。
【０１８５】
本発明に係る請求項６記載の半導体装置の設計方法によれば、複数のクロックのうち、少なくとも２つ以上のクロックを使用するドメインについては、該ドメインを１つのドメインとして扱うので、電源電圧の割り付けを単純化できる。
【０１８６】
本発明に係る請求項７記載の半導体装置の設計方法によれば、複数のクロックのうち、最も高い周波数のクロックを使用するドメインに対応する電源電圧を供給する第１の電源線が、第１の配列方向の電源バンプの配列に最も近く配設されるので、電源バンプから第１の電源線までの距離が短くなり、電源バンプと第１の電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１８７】
本発明に係る請求項８記載の半導体装置の設計方法によれば、複数のドメインのうち、最もロジック規模が大きなドメインに対応する前記電源電圧を供給する第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設されるので、電源バンプから第１の電源線までの距離が短くなり、電源バンプと第１の電源線との間に電流が流れることで生じる電源電圧の降下を最小限に抑えることができる。
【０１８８】
本発明に係る請求項９記載の半導体装置の設計方法によれば、ドメイン間の電気的分離を簡単に行うことができ、また、第３の電源線の切断のための判断を容易に行うことができる。
【０１８９】
本発明に係る請求項１０記載の半導体装置の設計方法によれば、単純で、電気的分離を効果的に行うことができる分離セルを得ることができる。
【０１９０】
本発明に係る請求項１１記載の半導体装置の設計方法によれば、少なくとも２つ以上のクロックを使用するドメインについて、電源電圧が異なる活性領域を電気的に分離することができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態の、電源バンプの配設例を示す図である。
【図２】 本発明に係る実施の形態の、電源バンプおよび電源線の配設例を示す図である。
【図３】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図４】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図５】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図６】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図７】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する断面図である。
【図８】 本発明に係る実施の形態の、電源電圧の割り付け方法の具体例を説明する図である。
【図９】 本発明に係る実施の形態の、電源電圧の割り付け方法の具体例を説明する図である。
【図１０】本発明に係る実施の形態の、電源電圧の割り付け方法の具体例を説明する図である。
【図１１】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図１２】 本発明に係る実施の形態の、電源バンプと電源線との接続方法を説明する図である。
【図１３】 本発明に係る実施の形態の、ドメイン間の電気的な分離方法を説明する図である。
【図１４】 本発明に係る実施の形態の、ドメイン間の電気的な分離方法を説明する図である。
【図１５】 本発明に係る実施の形態の、分離セルの構成を説明する図である。
【図１６】 本発明に係る実施の形態の、活性領域の電気的分離処理を説明するフローチャートである。
【図１７】 本発明に係る実施の形態の、活性領域の電気的分離処理を説明するフローチャートである。
【図１８】 本発明に係る実施の形態の、活性領域の電気的分離処理を説明するフローチャートである。
【図１９】 従来の半導体装置の設計方法による電源バンプおよび電源線の配設例を示す図である。
【図２０】 従来の半導体装置の問題点を説明するタイミングチャートである。
【符号の説明】
ＡＲ１，ＡＲ２ 活性領域、ＢＰ１，ＢＰ２ 電源バンプ、ＢＢ バンプ本体、ＢＲ ブランチ、Ｄ１，Ｄ２，Ｄ３ ドメイン、ＲＬ１，ＲＬ２ 中継導体層、ＷＬ１，ＷＬ２，ＷＬ３ 電源線。
Claims (11)
- ロジック領域に周波数の異なる複数のクロックが与えられる場合の半導体装置の設計方法であって、
(ａ)前記ロジック領域を、特定のクロックで動作するロジックの配設領域ごとに区分して、複数のドメインを設定するステップと、
(ｂ)前記ロジック領域上に、電源バンプをマトリックス状に複数配設し、予め定めた第１の規則に従って、前記電源バンプのそれぞれに前記複数のクロックに対応する複数の電源電圧を一義的に割り付けるステップと、
(ｃ)第１のレイヤに、第１の電源線を平行に複数配設し、予め定めた第２の規則に従って、前記第１の電源線のそれぞれに前記複数の電源電圧を一義的に割り付けるステップと、
(ｄ)前記第１のレイヤとは異なる第２のレイヤに、第２の電源線を、前記第１の電源線とは平面視的に直交するように平行に複数配設し、予め定めた第３の規則に従って、前記第２の電源線のそれぞれに前記複数の電源電圧を一義的に割り付けるステップと、
(ｅ)前記複数の電源電圧を前記複数のドメインのそれぞれで使用される電源電圧に分類し、前記電源バンプ、前記第１および第２の電源線に一義的に割り付けられた前記電源電圧を、前記分類に基づいて前記複数のドメインごとにそれぞれのドメインに対応する値に変更するステップと、を備える、半導体装置の設計方法。 - 前記ステップ(ｂ)は、
前記複数の電源電圧のそれぞれの電圧を、前記電源バンプの第１の配列方向に順に割り付けて、周期性を持たせることを前記第１の規則とする、請求項１記載の半導体装置の設計方法。 - 前記ステップ(ｃ)は、
前記第１の配列方向の前記電源バンプの配列に平行するように前記第１の電源線を配設するステップを含み、
前記複数の電源電圧のそれぞれの電圧を、前記電源バンプの前記配列の両側に最近傍の２つの前記第１の電源線から各側交互に順に割り付けることを前記第２の規則とする、請求項２記載の半導体装置の設計方法。 - 前記ステップ(ｄ)は、
前記第１の配列方向とは直交する、第２の配列方向の前記電源バンプの配列に平行するように前記第２の電源線を配設するステップを含み、
前記複数の電源電圧のそれぞれの電圧を、前記第２の電源線の配列方向に順に割り付けて、周期性を持たせることを前記第３の規則とする、請求項１記載の半導体装置の設計方法。 - 前記ステップ(ｅ)は、
前記第１および第２の電源線が、前記複数のドメイン上に跨って配置される電源線であって、かつ、該電源線に割り付けられた前記電源電圧が、前記複数のドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、前記第１および第２の電源線を前記複数のドメインの境界部上で切断し、それぞれのドメイン上のみに位置するように複数に分割するステップと、
前記第１および第２の電源線の分割後に、それぞれに一義的に割り付けられていた前記電源電圧を、前記分類に基づいて前記それぞれのドメインに対応する値に変更するステップと、を含む、請求項１記載の半導体装置の設計方法。 - 前記ステップ(ｅ)は、
前記複数のクロックのうち、少なくとも２つ以上のクロックを前記特定のクロックとして使用するドメインについては、該ドメインを１つのドメインとして実行される、請求項１記載の半導体装置の設計方法。 - 前記第１の電源線は前記電源バンプに電気的に接続され、
前記第１の規則は、
前記複数のクロックのうち、最も高い周波数のクロックを使用するドメインに対応する前記電源電圧を供給する前記第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設される規則を含む、請求項３記載の半導体装置の設計方法。 - 前記第１の電源線は前記電源バンプに電気的に接続され、
前記第１の規則は、
前記複数のドメインのうち、最もロジック規模が大きなドメインに対応する前記電源電圧を供給する前記第１の電源線が、前記第１の配列方向の前記電源バンプの配列に最も近く配設される規則を含む、請求項３記載の半導体装置の設計方法。 - 前記ロジック領域は、ゲートアレイが形成される活性領域を複数有して構成され、
前記活性領域は、最下層のレイヤに互いに平行して複数配設された第３の電源線に平面視的に挟まれるように配設され、
(ｆ)前記複数のドメインにおいて、ドメインが隣り合う部分の前記活性領域の間に、電気的分離のための分離セルを配置してドメイン境界部とするステップと、
(ｇ)前記第３の電源線が、前記隣り合うドメイン上に跨って配置される電源線であって、かつ、該電源線に割り付けられた前記電源電圧が、前記隣り合うドメインのそれぞれで使用される電源電圧に共通する電圧でない場合は、前記第３の電源線を前記ドメイン境界部上で切断するステップと、をさらに備える、請求項１記載の半導体装置の設計方法。 - 前記活性領域は、導電型の異なる第１および第２の不純物領域を有し、
前記第１および第２の不純物領域は、前記第３の電源線の延在方向に平行するように、隣り合って配設され、
前記ステップ(ｆ)は、
前記分離セルとして、
導電型の異なる第３および第４の不純物領域が隣り合って配設されるとともに、前記第３および第４の不純物領域が、前記活性領域の前記第１および第２の不純物領域の配列順序とは逆の配列を有する構成を準備するステップを含む、請求項９記載の半導体装置の設計方法。 - (ｈ)前記複数のクロックのうち、少なくとも２つ以上のクロックを使用するドメインについては、該ドメイン内の前記活性領域のうち異なるクロックを使用するものの間に前記分離セルを配設して、互いに電気的に分離するステップをさらに備える、請求項９記載の半導体装置の設計方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353061A JP3768433B2 (ja) | 2001-11-19 | 2001-11-19 | 半導体装置の設計方法 |
| TW091112704A TW554486B (en) | 2001-11-19 | 2002-06-11 | Method of designing semiconductor device and semiconductor device |
| US10/175,001 US6928632B2 (en) | 2001-11-19 | 2002-06-20 | Method of designing semiconductor device using power supply bump connections |
| DE10247536A DE10247536A1 (de) | 2001-11-19 | 2002-10-11 | Verfahren zur Auslegung einer Halbleitervorrichtung und Halbleitervorrichtung |
| KR10-2002-0064422A KR100463946B1 (ko) | 2001-11-19 | 2002-10-22 | 반도체 장치의 설계 방법 및 반도체 장치 |
| CNB021480451A CN1310313C (zh) | 2001-11-19 | 2002-10-23 | 半导体装置的设计方法和半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353061A JP3768433B2 (ja) | 2001-11-19 | 2001-11-19 | 半導体装置の設計方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005304525A Division JP2006128670A (ja) | 2005-10-19 | 2005-10-19 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003152081A JP2003152081A (ja) | 2003-05-23 |
| JP2003152081A5 JP2003152081A5 (ja) | 2005-07-07 |
| JP3768433B2 true JP3768433B2 (ja) | 2006-04-19 |
Family
ID=19165139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001353061A Expired - Fee Related JP3768433B2 (ja) | 2001-11-19 | 2001-11-19 | 半導体装置の設計方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6928632B2 (ja) |
| JP (1) | JP3768433B2 (ja) |
| KR (1) | KR100463946B1 (ja) |
| CN (1) | CN1310313C (ja) |
| DE (1) | DE10247536A1 (ja) |
| TW (1) | TW554486B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4535311B2 (ja) * | 2003-02-27 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の配線構造 |
| JP2005175415A (ja) * | 2003-12-05 | 2005-06-30 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路デバイスとその製造方法 |
| JP4164056B2 (ja) * | 2004-09-15 | 2008-10-08 | 松下電器産業株式会社 | 半導体装置の設計方法及び半導体装置 |
| JP4539916B2 (ja) * | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
| US7400213B2 (en) | 2005-05-25 | 2008-07-15 | Kabushiki Kaisha Toshiba | System and method for configuring conductors within an integrated circuit to reduce impedance variation caused by connection bumps |
| US7574683B2 (en) * | 2005-08-05 | 2009-08-11 | John Wilson | Automating power domains in electronic design automation |
| JP4829645B2 (ja) * | 2006-03-08 | 2011-12-07 | パナソニック株式会社 | 半導体集積回路装置 |
| US20090032941A1 (en) * | 2007-08-01 | 2009-02-05 | Mclellan Neil | Under Bump Routing Layer Method and Apparatus |
| JP2009283673A (ja) | 2008-05-22 | 2009-12-03 | Elpida Memory Inc | 半導体装置 |
| JP5765694B2 (ja) * | 2009-04-24 | 2015-08-19 | 北陽電機株式会社 | 測距方法及び車載測距装置 |
| KR101137934B1 (ko) | 2010-05-27 | 2012-05-11 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| JP5132719B2 (ja) * | 2010-06-11 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6215645B2 (ja) * | 2012-11-28 | 2017-10-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP6401842B2 (ja) * | 2012-11-28 | 2018-10-10 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US9958918B2 (en) * | 2016-05-23 | 2018-05-01 | Qualcomm Incorporated | Systems and methods to separate power domains in a processing device |
| US10394299B2 (en) | 2016-05-23 | 2019-08-27 | Qualcomm Incorporated | Systems and methods to separate power domains in a processing device |
| CN112928096B (zh) * | 2018-09-07 | 2023-05-09 | 上海兆芯集成电路有限公司 | 电源网络及其布线方法 |
| CN116868337A (zh) * | 2021-02-15 | 2023-10-10 | 索尼半导体解决方案公司 | 半导体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095356A (en) * | 1977-05-31 | 1992-03-10 | Fujitsu Limited | Cellular integrated circuit and hierarchical method |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| JPH0262062A (ja) * | 1988-08-26 | 1990-03-01 | Nec Corp | マスタースライス型半導体装置 |
| JP2976357B2 (ja) * | 1991-08-20 | 1999-11-10 | 富士通株式会社 | 半導体集積回路装置 |
| US5898636A (en) * | 1993-06-21 | 1999-04-27 | Hitachi, Ltd. | Semiconductor integrated circuit device with interleaved memory and logic blocks |
| JP3353397B2 (ja) * | 1993-07-14 | 2002-12-03 | セイコーエプソン株式会社 | 半導体集積回路 |
| JP3354231B2 (ja) * | 1993-09-29 | 2002-12-09 | 三菱電機エンジニアリング株式会社 | 半導体装置 |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3520659B2 (ja) * | 1995-03-30 | 2004-04-19 | セイコーエプソン株式会社 | 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 |
| JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH1074843A (ja) * | 1996-06-28 | 1998-03-17 | Toshiba Corp | 多電源集積回路および多電源集積回路システム |
| US6246121B1 (en) * | 1999-04-12 | 2001-06-12 | Vlsi Technology, Inc. | High performance flip-chip semiconductor device |
| US6653563B2 (en) * | 2001-03-30 | 2003-11-25 | Intel Corporation | Alternate bump metallurgy bars for power and ground routing |
-
2001
- 2001-11-19 JP JP2001353061A patent/JP3768433B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-11 TW TW091112704A patent/TW554486B/zh not_active IP Right Cessation
- 2002-06-20 US US10/175,001 patent/US6928632B2/en not_active Expired - Fee Related
- 2002-10-11 DE DE10247536A patent/DE10247536A1/de not_active Withdrawn
- 2002-10-22 KR KR10-2002-0064422A patent/KR100463946B1/ko not_active IP Right Cessation
- 2002-10-23 CN CNB021480451A patent/CN1310313C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10247536A1 (de) | 2003-05-28 |
| JP2003152081A (ja) | 2003-05-23 |
| US20030097641A1 (en) | 2003-05-22 |
| CN1310313C (zh) | 2007-04-11 |
| KR20030041771A (ko) | 2003-05-27 |
| KR100463946B1 (ko) | 2004-12-30 |
| CN1420545A (zh) | 2003-05-28 |
| TW554486B (en) | 2003-09-21 |
| US6928632B2 (en) | 2005-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3768433B2 (ja) | 半導体装置の設計方法 | |
| US11056477B2 (en) | Semiconductor device having a first cell row and a second cell row | |
| USRE45988E1 (en) | Semiconductor integrated circuit | |
| US5661329A (en) | Semiconductor integrated circuit device including an improved separating groove arrangement | |
| US4884118A (en) | Double metal HCMOS compacted array | |
| EP0641025A1 (en) | Integrated circuit gate arrays | |
| JP2004022877A (ja) | 複数電源用スタンダードセル、自動配置配線用スタンダードセルライブラリ、電源配線方法及び半導体集積装置 | |
| US5671397A (en) | Sea-of-cells array of transistors | |
| JP2014528649A (ja) | 複数のプログラマブル領域を有するゲートアレイ構造 | |
| US20020153574A1 (en) | Sea-of-cells array of transistors | |
| US6306745B1 (en) | Chip-area-efficient pattern and method of hierarchal power routing | |
| US9373611B2 (en) | Semiconductor integrated circuit device | |
| US4356504A (en) | MOS Integrated circuit structure for discretionary interconnection | |
| US20220336499A1 (en) | Semiconductor integrated circuit device | |
| US5404034A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps | |
| US5434436A (en) | Master-slice type semiconductor integrated circuit device having multi-power supply voltage | |
| JP5132719B2 (ja) | 半導体装置 | |
| TW202349251A (zh) | 積體電路系統及積體電路的設計方法 | |
| KR20060072872A (ko) | 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 | |
| JP2006128670A (ja) | 半導体装置 | |
| JP2000058545A (ja) | 半導体装置およびクロック信号分配方法 | |
| JPWO2013018589A1 (ja) | 半導体集積回路装置 | |
| JP2679034B2 (ja) | 半導体集積装置 | |
| JP2001168209A (ja) | Ｃｍｏｓ集積回路及びその自動設計法 | |
| JP3019764B2 (ja) | 半導体集積回路装置およびその回路セルの多段接続構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041109 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |