JP6215645B2 - 半導体集積回路 - Google Patents

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Description

本発明は半導体集積回路に関し、例えば、ワイドＩ／Ｏ（Ｉｎ／Ｏｕｔ：入出力）やＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ：広帯域幅メモリ）などの、アレイ状に配置された複数のＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：シリコン貫通電極）バンプの技術を用いたレイアウトを有する半導体集積回路に好適に利用出来るものである。
近年、スマートフォンや、ストレート型またはタブレット型のＰＣなど向けとして、消費電力がより低く、かつ、より高いデータ転送速度を可能とするモバイルＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダムアスセスメモリ）が要求されている。一般的には、メモリのデータ転送速度を上げるためには、入出力バスの動作周波数を高めるか、入出力バスのビット幅を広げるしか方法が無い。しかし、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：低電力ダブルデータレート）型メモリのように、動作周波数を上げることでデータ転送速度を高める従来技術では、消費電力の増大が懸念されている。
ＬＰＤＤＲに対して、ワイドＩ／Ｏと呼ばれる技術が知られている。ワイドＩ／Ｏでは、入出力ピンの総数を増やして、入出力バス幅を広くすることで、動作周波数を落としてもデータ転送速度を高く保ち、かつ、消費電力を低くすることが可能となる。
ワイドＩ／Ｏの技術を実現するためには、積層した半導体の基板を貫通して電気的に接続するシリコンチップの積層接続が前提条件として求められる。そのため、ＤＲＡＭ側と、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：システムオンチップ）側とで入出力パッドの位置を揃える必要がある。この入出力パッドの配置は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ：電子機器技術評議会）によってワイドＩ／Ｏの領域として規格化されている。
図１Ａは、積層接続された複数のシリコンチップの構成の一例を示す断面図である。図１Ａに示した構成例では、それぞれがデバイス素子３５１および配線層３５２を有する複数のＤＲＡＭシリコンチップが積層されており、これらのシリコンチップはマイクロバンプ３６１およびＴＳＶ３５６を介して接続されている。これらのシリコンチップは、さらに、ＳｏＣのデバイス素子３５３を貫通するビアを介して、ＳｏＣの配線層３５４に接続されている。ＳｏＣは、バンプ３６３を有するパッケージ基盤３５５に実装されている。
非特許文献１（ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ， Ｗｉｄｅ Ｉ／Ｏ Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ， ＪＥＳＤ２２９， Ｄｅｃｅｍｂｅｒ ２０１１）では、ＳＯＣおよびＤＲＡＭを接続するワイドＩ／Ｏの領域の入出力パッドにおける、配置の座標や端子の定義などが規格化されている。図１Ｂは、ＴＳＶアレイ領域内におけるバンプの下にＩ／Ｏバッファを配置した構成の一例を示す平面図である。図１Ｂには、ＴＳＶバンプおよびバッファ（９０１）が縦横方向の格子状に配置されている領域の他に、ＥＳＤ保護回路部９０２およびＰＬＬ回路部９０３が配置されている領域も示されている。
ＪＥＤＥＣで規格化された入出力パッドにおける、ＴＳＶバンプおよびＩ／Ｏバッファの配置関係は、２０１１年６月２４日に韓国で開催されたＭｏｂｉｌｅ Ｍｅｍｏｒｙ ＦｏｒｕｍにおけるワイドＩ／ＯのＳＯＣフロアプランで、非特許文献２（Ｍｏｂｉｌｅ Ｍｅｍｏｒｙ Ｆｏｒｕｍ：ＬＰＤＤＲ３ ａｎｄ ＷｉｄｅＩＯ，２０１１／０６／２４）に示されるように公開されている。
非特許文献１および非特許文献２に関連して、Ｐチャネル型ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電放電）保護素子を介してＴＳＶバンプにＶＤＤ電源幹線を接続し、かつ、Ｎチャネル型ＥＳＤ保護素子を介してＴＳＶバンプにＶＳＳ電源幹線を接続する構成が知られている。
特許文献１（特開２０１０−１３５３９１号公報）には、Ｐチャネル型ＥＳＤ保護素子およびＮチャネル型ＥＳＤ保護素子をＴＳＶバンプの隣り合う２辺に配置し、Ｐチャネル型ＥＳＤ保護素子およびＮチャネル型ＥＳＤ保護素子の間にＩ／Ｏバッファのプリアンプ回路部を配置する構成が開示されている。
特開２０１０−１３５３９１号公報
ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ， Ｗｉｄｅ Ｉ／Ｏ Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ， ＪＥＳＤ２２９， Ｄｅｃｅｍｂｅｒ ２０１１ （ｈｔｔｐ：／／ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ／ｓｔａｎｄａｒｄｓ−ｄｏｃｕｍｅｎｔｓ／ｒｅｓｕｌｔｓ／ｊｅｓｄ２２９） Ｍｏｂｉｌｅ Ｍｅｍｏｒｙ Ｆｏｒｕｍ：ＬＰＤＤＲ３ ａｎｄ ＷｉｄｅＩＯ，２０１１／０６／２４（ｈｔｔｐ：／／ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ／ｓｉｔｅｓ／ｄｅｆａｕｌｔ／ｆｉｌｅｓ／Ｓｏｐｈｉｅ＿Ｄｕｍａｓ＿１１％２００６％２０Ｍｏｂｉｌｅ％２０Ｍｅｍｏｒｙ％２０Ｆｏｒｕｍ．ｐｄｆ，２６頁）
アレイ状に配置された複数のＴＳＶバンプを有する半導体集積回路において、ワイドＩ／Ｏ領域の消費電力を削減する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
一実施の形態によれば、連続して並ぶ２つのＴＳＶバンプ（４０３Ａ、４０３Ｂなど）にそれぞれ接続される２つのＥＳＤ保護素子（４２１Ａ、４２１Ｄなど）を、これら２つのＴＳＶバンプ（４０３Ａ、４０３Ｂなど）の間に配置する。
前記一実施の形態によれば、ワイドＩ／Ｏ領域の消費電力を節約し、さらにチップサイズを縮小することも出来る。
図１Ａは、積層接続された複数のシリコンチップの構成の一例を示す断面図である。 図１Ｂは、ＴＳＶアレイ領域内におけるバンプの下にＩ／Ｏバッファを配置した構成の一例を示す平面図である。 図１Ｃは、従来技術による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図２Ａは、従来技術による半導体集積回路のレイアウト構造の構成例をより詳細に示す部分平面図である。 図２Ｂは、従来技術による半導体集積回路の、マルチフィンガーゲート化されたレイアウト構造の構成例を詳細に示す部分平面図である。 図３Ａは、従来技術による半導体集積回路のレイアウト構造の構成例を示す、図２Ａに示した断面線Ａ−Ａによる断面図である。 図３Ｂは、ＥＳＤ保護素子兼ドライバの構成を出力バッファに設けた場合の放電経路を指し示す等価回路図である。 図３Ｃは、ＥＳＤ保護素子を入力バッファに設けた場合の放電経路を指し示す等価回路図である。 図４は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図５Ａは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。 図５Ｂは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 図６は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す、図５Ｂに示した断面線Ｂ−Ｂによる断面図である。 図７は、第２の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図８Ａは、第３の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図８Ｂは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。 図８Ｃは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 図９Ａは、第４の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図９Ｂは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。 図９Ｃは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 図１０Ａは、第５の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図１０Ｂは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。 図１０Ｃは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。 図１１Ａは、第６の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。 図１１Ｂは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。 図１１Ｃは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
添付図面を参照して、本発明による半導体集積回路を実施するための形態を以下に説明する。本発明の課題についてより詳細に説明するために、先に従来技術による半導体集積回路について説明する。
図１Ｃは、従来技術による半導体集積回路のレイアウト構造の構成例を示す平面図である。図１Ｃに示したレイアウト構造の構成要素について説明する。このレイアウト構造は、複数の構成単位１０と、ＶＳＳ電源幹線１０１と、ＶＤＤ電源幹線１０２とを含んでいる。これら複数の構成単位１０のそれぞれは、ＥＳＤ保護回路部１と、任意回路部２と、ＴＳＶバンプ３と、ＴＳＶ配線４とを含んでいる。これらの構成単位１０は、縦横に格子状に配置されている。そのうち、縦横に連続して２つずつ並ぶ合計４つの構成単位１０をまとめた集合を、以降、構成単位群３０１と呼ぶ。
図２Ａは、従来技術による半導体集積回路のレイアウト構造の構成例をより詳細に示す部分平面図である。図２Ａは、図１に示したレイアウト構造の一部分、すなわち１つの構成単位群３０１の構成を示している。図２Ａに示した構成単位群３０１の構成要素について説明する。この構成単位群３０１は、上述したとおり、４つの構成単位１０を含んでいる。これら４つの構成単位１０のそれぞれは、上述したとおり、ＥＳＤ保護回路部１と、任意回路部２と、ＴＳＶバンプ３と、ＴＳＶ配線４とを含んでいる。ＥＳＤ保護回路部１は、Ｐチャネル型ＥＳＤ保護素子２１と、Ｎチャネル型ＥＳＤ保護素子３１とを含んでいる。Ｐチャネル型ＥＳＤ保護素子２１は、Ｐチャネル型ＥＳＤ保護素子ドレイン配線２２と、Ｐチャネル型ＥＳＤ保護素子ソース配線２３と、白く図示したコンタクトスルーホール２５と、黒く図示したビアスルーホール２６とを含んでいる。Ｎチャネル型ＥＳＤ保護素子３１は、Ｎチャネル型ＥＳＤ保護素子ドレイン配線３２と、Ｎチャネル型ＥＳＤ保護素子ソース配線３３と、白く図示したコンタクトスルーホール３５と、黒く図示したビアスルーホール３６とを含んでいる。
図２Ａに示した構成要素の接続関係について説明する。Ｐチャネル型ＥＳＤ保護素子ドレイン配線２２は、ＴＳＶバンプ３に接続されている。Ｎチャネル型ＥＳＤ保護素子ドレイン配線３２は、ＴＳＶバンプ３に接続されている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３は、ビアスルーホール２６を介してＶＤＤ電源幹線１０２に接続されている。Ｎチャネル型ＥＳＤ保護素子ソース配線３３は、ビアスルーホール３６を介してＶＳＳ電源幹線１０１に接続されている。
図２Ｂは、従来技術による半導体集積回路の、マルチフィンガーゲート化されたレイアウト構造の構成例を詳細に示す部分平面図である。図２Ｂに示した構成例は、図２Ａに示した構成例とほぼ同じであるが、Ｐチャネル型ＥＳＤ保護素子２１およびＮチャネル型ＥＳＤ保護素子３１のそれぞれをマルチフィンガーゲート化している点で異なる。図２Ｂのその他の構成については、図２Ａの場合と同様であるので、さらなる詳細な説明を省略する。
図３Ａは、従来技術による半導体集積回路のレイアウト構造の構成例を示す、図２Ａに示した断面線Ａ−Ａによる断面図である。図３Ａに示した断面図は、Ｎウェル１０４と、ＴＳＶバンプ３と、ＴＳＶ配線４と、Ｐチャネル型ＥＳＤ保護素子２１と、コンタクトスルーホール２５と、Ｐチャネル型ＥＳＤ保護素子ソース配線２３と、ビアスルーホール２６と、ＶＤＤ電源幹線１０２と、ＶＳＳ電源幹線１０１とを含んでいる。
なお、ここでは、Ｐチャネル型ＥＳＤ保護素子２１について述べるが、Ｎチャネル型ＥＳＤ保護素子３１についても同様である。
図３Ａにおいて、Ｐチャネル型ＥＳＤ保護素子２１は、第１部分２０２と、第２部分２０３とに分けて考えることが出来る。ここで、第１部分２０２は、Ｐチャネル型ＥＳＤ保護素子２１のうち、ＶＤＤ電源幹線１０２の直下領域に配置された部分である。同様に、第２部分２０３は、Ｐチャネル型ＥＳＤ保護素子２１のうち、ＶＳＳ電源幹線１０１の直下領域に配置された部分である。なお、Ｐチャネル型ＥＳＤ保護素子２１には、後述するように第３部分２０４が追加されている。
図３Ａに示した構成要素の接続関係について説明する。ＴＳＶバンプ３は、Ｎウェル１０４を貫通して、ＴＳＶ配線４に接続されている。Ｐチャネル型ＥＳＤ保護素子２１は、Ｎウェル１０４の上に形成されている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３は、Ｐチャネル型ＥＳＤ保護素子２１の上の層に形成されている。Ｐチャネル型ＥＳＤ保護素子２１と、Ｐチャネル型ＥＳＤ保護素子ソース配線２３は、その間に形成された複数のコンタクトスルーホール２５を介して接続されている。ＶＤＤ電源幹線１０２は、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の上の層に形成されている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３と、ＶＤＤ電源幹線１０２とは、その間に形成された複数のビアスルーホール２６を介して接続されている。
図３Ａに示した２つの矢印は、Ｐチャネル型ＥＳＤ保護素子２１からＶＤＤ電源幹線１０２に到達する第１のＥＳＤ放電経路２００および第２のＥＳＤ放電経路２０１を例示している。
第１のＥＳＤ放電経路２００は、Ｐチャネル型ＥＳＤ保護素子２１のうち、第１部分２０２の直上に位置するコンタクトスルーホール２５を通り、Ｐチャネル型ＥＳＤ保護素子ソース配線２３を貫通して、ビアスルーホール２６を介して上層のＶＤＤ電源幹線１０２に到達する。
第２のＥＳＤ放電経路２０１は、Ｐチャネル型ＥＳＤ保護素子２１のうち、第２部分２０３の直上に位置するコンタクトスルーホール２５を通り、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の配線ラインを水平方向に経由して、ビアスルーホール２６を介して上層のＶＤＤ電源幹線１０２に到達する。
図３Ｂは、ＥＳＤ保護素子兼ドライバの構成を出力バッファに設けた場合の放電経路を指し示す等価回路図である。図３Ｂに示した等価回路図は、ＴＳＶバンプ２５０と、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１と、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１と、ＶＤＤ電源２６１と、ＶＳＳ電源２６２と、プリドライバ回路素子２５３１とを含んでいる。ここで、ＶＤＤ電源２６１は、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のソースに接続されている。Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のドレインと、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のドレインとは、ＴＳＶバンプ２５０に共通接続されている。プリドライバ回路素子２５３１が有する２つの端子は、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のゲートと、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のゲートとに、それぞれ接続されている。ＶＳＳ電源２６２は、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のソースに接続されている。図３Ｂに示した等価回路図には２つの放電経路２７１、２７２がある。第１の放電経路２７１は、ＴＳＶバンプ２５０から、Ｐチャネル型ＥＳＤ保護素子兼ドライバの構成２５１１のドレインおよびソースを介して、ＶＤＤ電源２６１に流れる。第２の放電経路２７２は、ＴＳＶバンプ２５０から、Ｎチャネル型ＥＳＤ保護素子兼ドライバの構成２５２１のドレインおよびソースを介して、ＶＳＳ電源２６２に流れる。
図３Ｃは、ＥＳＤ保護素子を入力バッファに設けた場合の放電経路を指し示す等価回路図である。図３Ｃに示した等価回路図は、ＴＳＶバンプ２５０と、Ｐチャネル型ＥＳＤ保護素子２５１と、Ｎチャネル型ＥＳＤ保護素子２５２と、ＶＤＤ電源２６１と、ＶＳＳ電源２６２と、入力部回路素子２５３とを含んでいる。ここで、ＶＤＤ電源２６１は、Ｐチャネル型ＥＳＤ保護素子２５１のソースおよびゲートに共通接続されている。ＴＳＶバンプ２５０は、Ｐチャネル型ＥＳＤ保護素子２５１のドレインと、Ｎチャネル型ＥＳＤ保護素子２５２のドレインと、入力部回路素子２５３の端子とに共通接続されている。ＶＳＳ電源２６２は、Ｎチャネル型ＥＳＤ保護素子２５２のソースおよびゲートに共通接続されている。図３Ｃに示した等価回路図には２つの放電経路２７１、２７２がある。第１の放電経路２７１は、ＴＳＶバンプ２５０から、Ｐチャネル型ＥＳＤ保護素子２５１のドレインおよびソースを介して、ＶＤＤ電源２６１に流れる。第２の放電経路２７２は、ＴＳＶバンプ２５０から、Ｎチャネル型ＥＳＤ保護素子２５２のドレインおよびソースを介して、ＶＳＳ電源２６２に流れる。
ここで、図３Ａに示した第１のＥＳＤ放電経路２００と、第２のＥＳＤ放電経路２０１とでは、抵抗値が異なる。第１のＥＳＤ放電経路２００の合成抵抗値には、コンタクトスルーホール２５の抵抗値と、ビアスルーホール２６の抵抗値とが主な成分として含まれている。ここで、コンタクトスルーホール２５も、ビアスルーホール２６も、Ｐチャネル型ＥＳＤ保護素子２１またはＰチャネル型ＥＳＤ保護素子ソース配線２３の上に多数打たれる。したがって、コンタクトスルーホール２５およびビアスルーホール２６の抵抗値は、一般的には０．１〜０．２Ω程度である。
しかし、第２のＥＳＤ放電経路２０１の合成抵抗値には、第１のＥＳＤ放電経路２００の合成抵抗値に加えて、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の抵抗値も含まれている。Ｐチャネル型ＥＳＤ保護素子ソース配線２３の抵抗値は、半導体集積回路のレイアウトや製造プロセスなどにも依存するが、０．１〜１．０Ω程度である。
ここでは、第１のＥＳＤ放電経路２００と、第２のＥＳＤ放電経路２０１とで、抵抗値の比が１：２であり、Ｐチャネル型ＥＳＤ保護素子２１の第１部分２０２および第２部分２０３の面積が同一である場合について考える。さらに、ＥＳＤ耐圧を満たすために必要なＥＳＤ放電電流と、Ｐチャネル型ＥＳＤ保護素子２１の最大ＥＳＤ放電能力とをそれぞれ３Ｉアンペアと置く。ここで、Ｉは任意の電流値を表す。
このような場合、上述した抵抗値の比に応じて、第１のＥＳＤ放電経路２００には２Ｉアンペアまでの電流が流れ、第２のＥＳＤ放電経路２０１には１Ｉアンペアまでの電流が流れる。しかし、Ｐチャネル型ＥＳＤ保護素子２１の最大ＥＳＤ放電能力は、第１部分２０２および第２部分２０３でそれぞれ１．５Ｉアンペアずつである。したがって、第１のＥＳＤ放電経路２００のＥＳＤ放電能力は、第１部分２０２の１．５Ｉアンペアに制限される。同様に、第２のＥＳＤ放電経路２０１のＥＳＤ放電能力は、Ｐチャネル型ＥＳＤ保護素子ソース配線２３の１Ｉアンペアに制限される。合計すると、Ｐチャネル型ＥＳＤ保護素子２１のＥＳＤ放電能力は、２．５Ｉアンペアに制限されてしまう。
Ｐチャネル型ＥＳＤ保護素子２１に、本来のＥＳＤ耐圧である３Ｉアンペアを流すためには、Ｐチャネル型ＥＳＤ保護素子２１のうち、第１のＥＳＤ放電経路２００に接続される第１部分２０２について、２Ｉアンペアまで流せるようにそのサイズを増加させる必要がある。図３Ａの例では、Ｐチャネル型ＥＳＤ保護素子２１に、第３部分２０４を追加している。
しかし、Ｐチャネル型ＥＳＤ保護素子２１のサイズを増加させると、そのソース配線２３およびドレイン配線２２と、シリコン基板との間に存在する寄生容量も増加する。また、サブスレッショルド・リーク電流の増加により、ＴＳＶワイドＩ／Ｏ領域の消費電力が増加してしまう。
また、ワイドＩ／Ｏ領域のように規格化された狭い領域には、配置可能なＥＳＤ保護素子のサイズが限られている。したがって、ＥＳＤ保護素子の限られたサイズで放電能力を最大限に発揮できるように、効率の良いレイアウト構成を用意する必要がある。
次に、上記の問題を解決する第１の実施形態による半導体集積回路について説明する。
（第１の実施形態）
図４は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図４に示したレイアウト構造の構成要素について説明する。このレイアウト構造は、ＴＳＶアレイ領域５００の内側に形成されており、複数の構成単位群４０２と、第１の電源幹線であるＶＳＳ電源幹線４１１と、第２の電源幹線であるＶＤＤ電源幹線４１２とを具備する。ここで、第１および第２の電源幹線の極性は逆であっても構わない。このレイアウト構造には、図１に示した従来技術の場合と比較して、ＴＳＶアレイ領域５００の内側に、構成単位群４０２が形成されていないまとまった領域５０１が存在する。
図５Ａは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図５Ａに示した構成単位群４０２の構成要素について説明する。この構成単位群４０２は、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄと、第１〜第４のＴＳＶ配線４０４Ａ〜４０４Ｄと、第１〜第４のＰチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、第１〜第４のＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄと、第１〜第４の任意回路部４２０Ａ〜４２０Ｄとを含んでいる。
また、この構成単位群４０２は、４つの構成単位を含んでいるとも言える。すなわち、第１の構成単位４００Ａは、第１のＴＳＶバンプ４０３Ａと、第１のＴＳＶ配線４０４Ａと、第１のＰチャネル型ＥＳＤ保護素子４２１Ａと、第１のＮチャネル型ＥＳＤ保護素子４３１Ａと、第１の任意回路部４２０Ａとを含んでいる。第２〜第４の構成単位が含む構成要素についても同様である。
図５Ａに示した構成単位群４０２の接続関係について説明する。構成単位群４０２に含まれる第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄは、規格化された正方形の四隅にそれぞれ配置されている。第１〜第４のＴＳＶ配線４０４Ａ〜４０４Ｄは、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄの周囲にそれぞれ形成されている。
第１のＴＳＶバンプ４０３Ａと、第４のＴＳＶバンプ４０３Ｄとは、第１の方向、すなわち図５Ａにおける左右方向に連続して並んで配置されている。同様に、第２のＴＳＶバンプ４０３Ｂと、第３のＴＳＶバンプ４０３Ｃとも、第１の方向に連続して並んで配置されている。その一方で、第１のＴＳＶバンプ４０３Ａと、第２のＴＳＶバンプ４０３Ｂとは、第１の方向に直交する第２の方向、すなわち図５Ａにおける上下方向に連続して並んで配置されている。同様に、第３のＴＳＶバンプ４０３Ｃと、第４のＴＳＶバンプ４０３Ｄとも、第２の方向に連続して並んで配置されている。
第１のＰチャネル型ＥＳＤ保護素子４２１Ａと、第２のＰチャネル型ＥＳＤ保護素子４２１Ｂとは、第１のＴＳＶバンプ４０３Ａと、第２のＴＳＶバンプ４０３Ｂとの間に配置されている。第１のＰチャネル型ＥＳＤ保護素子４２１Ａのドレイン配線４２７Ａは、第１のＴＳＶ配線４０４Ａを介して第１のＴＳＶバンプ４０３Ａに接続されている。ここで、ドレイン配線４２７Ａと、第１のＴＳＶ配線４０４Ａとの接続部分を、後述する配線部と捉えても良い。第２のＰチャネル型ＥＳＤ保護素子４２１Ｂのドレイン配線４２７Ｂは、第２のＴＳＶ配線４０４Ｂを介して第２のＴＳＶバンプ４０３Ｂに接続されている。ここで、ドレイン配線４２７Ｂと、第２のＴＳＶ配線４０４Ｂとの接続部分を、後述する配線部と捉えても良い。
第３のＰチャネル型ＥＳＤ保護素子４２１Ｃと、第４のＰチャネル型ＥＳＤ保護素子４２１Ｄとは、第３のＴＳＶバンプ４０３Ｃと、第４のＴＳＶバンプ４０３Ｄとの間に配置されている。第３のＰチャネル型ＥＳＤ保護素子４２１Ｃのドレイン配線４２７Ｃは、第３のＴＳＶ配線４０４Ｃを介して第３のＴＳＶバンプ４０３Ｃに接続されている。ここで、ドレイン配線４２７Ｃと、第３のＴＳＶ配線４０４Ｃとの接続部分を、後述する配線部と捉えても良い。第４のＰチャネル型ＥＳＤ保護素子４２１Ｄのドレイン配線４２７Ｄは、第４のＴＳＶ配線４０４Ｄを介して第４のＴＳＶバンプ４０３Ｄに接続されている。ここで、ドレイン配線４２７Ｄと、第４のＴＳＶ配線４０４Ｄとの接続部分を、後述する配線部と捉えても良い。
第１のＮチャネル型ＥＳＤ保護素子４３１Ａと、第４のＮチャネル型ＥＳＤ保護素子４３１Ｄとは、第１のＴＳＶバンプ４０３Ａと、第４のＴＳＶバンプ４０３Ｄとの間に配置されている。第１のＮチャネル型ＥＳＤ保護素子４３１Ａのドレイン配線４３７Ａは、第１のＴＳＶ配線４０４Ａを介して第１のＴＳＶバンプ４０３Ａに接続されている。ここで、ドレイン配線４３７Ａと、第１のＴＳＶ配線４０４Ａとの接続部分を、後述する配線部と捉えても良い。第４のＮチャネル型ＥＳＤ保護素子４３１Ｄのドレイン配線４３７Ｄは、第４のＴＳＶ配線４０４Ｄを介して第４のＴＳＶバンプ４０３Ｄに接続されている。ここで、ドレイン配線４３７Ｄと、第４のＴＳＶ配線４０４Ｄとの接続部分を、後述する配線部と捉えても良い。
第２のＮチャネル型ＥＳＤ保護素子４３１Ｂと、第３のＮチャネル型ＥＳＤ保護素子４３１Ｃとは、第２のＴＳＶバンプ４０３Ｂと、第３のＴＳＶバンプ４０３Ｃとの間に配置されている。第２のＮチャネル型ＥＳＤ保護素子４３１Ｂのドレイン配線４３７Ｂは、第２のＴＳＶ配線４０４Ｂを介して第２のＴＳＶバンプ４０３Ｂに接続されている。ここで、ドレイン配線４３７Ｂと、第２のＴＳＶ配線４０４Ｂとの接続部分を、後述する配線部と捉えても良い。第３のＮチャネル型ＥＳＤ保護素子４３１Ｃのドレイン配線４３７Ｃは、第３のＴＳＶ配線４０４Ｃを介して第３のＴＳＶバンプ４０３Ｃに接続されている。ここで、ドレイン配線４３７Ｃと、第３のＴＳＶ配線４０４Ｃとの接続部分を、後述する配線部と捉えても良い。
構成単位群４０２の中央部分には、第１〜第４の任意回路部４２０Ａ〜４２０Ｄが配置されている。言い換えれば、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄ、第１〜第４のＴＳＶ配線４０４Ａ〜４０４Ｄ、第１〜第４のＰチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄおよび第１〜第４のＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄに囲まれた領域に、第１〜第４の任意回路部４２０Ａ〜４２０Ｄが配置されている。この領域を４等分した第１〜第４の任意回路部４２０Ａ〜４２０Ｄには、例えば、第１〜第４のＴＳＶバンプ４０３Ａ〜４０３Ｄにそれぞれ接続された４つのＩ／Ｏバッファ回路を配置しても良い。
なお、図５Ａに示した構成単位群４０２に含まれる４つの構成単位は、回路設計し易いなどの理由から、対称的に配置されているが、これはあくまでも一例であって、他の配置も可能である。より具体的には、例えば、第１のＰチャネル型ＥＳＤ保護素子４２１Ａは、連続して並んで配置されている第２のＰチャネル型ＥＳＤ保護素子４２１Ｂと、その配置を交換しても構わない。同様に、第１のＮチャネル型ＥＳＤ保護素子４３１Ａは、連続して並んで配置されている第４のＮチャネル型ＥＳＤ保護素子４３１Ｄと、その配置を交換しても構わない。その他のＰチャネル型ＥＳＤ保護素子同士およびＮチャネル型ＥＳＤ保護素子同士についても、連続して並んで配置されている配置を交換可能である。各ＴＳＶバンプに両チャネル型のＥＳＤ保護素子を接続することと、ＥＳＤ保護素子の極性に応じた電源幹線に接続出来る位置に配置することと、これら２つの条件が満たされる範囲内で、ＥＳＤ保護素子の配置は自由に交換可能である。
さらに、図５Ａに示した第１〜第４の任意回路部４２０Ａ〜４２０Ｄについても配置の交換は可能であり、より本質的には形状や面積の比なども自由に変更可能である。
図５Ｂは、第１の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。図５Ｂは、図５Ａに示した構成単位群４０２に含まれる４つの構成単位から第１の構成単位４００Ａを抜き出したものであり、第１のＰチャネル型ＥＳＤ保護素子４２１Ａおよび第１のＮチャネル型ＥＳＤ保護素子４３１Ａのより詳細な構成を示している。
図５Ｂに示した構成単位４００Ａの構成要素について説明する。構成単位４００Ａは、ＴＳＶバンプ４０３Ａと、ＴＳＶ配線４０４Ａと、Ｐチャネル型ＥＳＤ保護素子４２１Ａと、Ｎチャネル型ＥＳＤ保護素子４３１Ａと、任意回路部４２０Ａとを含んでいる。
Ｐチャネル型ＥＳＤ保護素子４２１Ａは、Ｐチャネル型ＥＳＤ保護素子ソース配線４２３Ａと、白く図示したコンタクトスルーホール群４２５Ａと、黒く図示したビアスルーホール群４２６Ａとを含んでいる。Ｎチャネル型ＥＳＤ保護素子４３１Ａは、Ｎチャネル型ＥＳＤ保護素子ソース配線４３３Ａと、白く図示したコンタクトスルーホール群４３５Ａと、黒く図示したビアスルーホール群４３６Ａとを含んでいる。
図６は、第１の実施形態による半導体集積回路のレイアウト構造の構成例を示す、図５Ｂに示した断面線Ｂ−Ｂによる断面図である。図６に示した断面図に含まれる構成要素について説明する。図６に示した断面図には、第１のＴＳＶバンプ４０３Ａと、第１のＴＳＶ配線４０４Ａと、Ｎウェル４１４と、第１のＰチャネル型ＥＳＤ保護素子４２１Ａと、コンタクトスルーホール群４２５１Ａと、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａと、ビアスルーホール群４２６Ａと、ＶＤＤ電源幹線４１２とが示されている。また、図６には、第１のＥＳＤ放電経路４０５と、第２のＥＳＤ放電経路４０６とが示されている。
図６に示した断面図に含まれる構成要素の接続関係について説明する。第１のＴＳＶバンプ４０３Ａは、一方ではＮウェル４１４を貫通しており、他方では第１のＴＳＶ配線４０４Ａに接続されている。Ｎウェル４１４の表面には、第１のＰチャネル型ＥＳＤ保護素子４２１Ａが形成されている。第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａは、第１のＰチャネル型ＥＳＤ保護素子４２１Ａの上層に形成されており、コンタクトスルーホール群４２５１Ａを介して第１のＰチャネル型ＥＳＤ保護素子４２１Ａに接続されている。ＶＤＤ電源幹線４１２は、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａの上層に形成されており、ビアスルーホール群４２６Ａを介して第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａに接続されている。ここで、コンタクトスルーホール群４２５１Ａは、ビアスルーホール群４２６Ａの下に形成されている。
なお、第１のＮチャネル型ＥＳＤ保護素子４３１Ａの構成も、ウェルや電源幹線の極性を反対とする以外は、第１のＰチャネル型ＥＳＤ保護素子４２１Ａの場合と同様である。
第１のＥＳＤ放電経路４０５と、第２のＥＳＤ放電経路４０６とについて説明する。図６に示したとおり、第１および第２のＥＳＤ放電経路４０５および４０６のそれぞれは、第１のＰチャネル型ＥＳＤ保護素子４２１Ａから、コンタクトスルーホール群４２５Ａ、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３Ａおよびビアスルーホール群４２６Ａを直上方向に経由して、ＶＤＤ電源幹線４１２に到達する。このとき、図３Ａに示した従来技術の場合とは異なり、第１および第２のＥＳＤ放電経路４０５および４０６のいずれも、その抵抗値は均一であり、第１のＰチャネル型ＥＳＤ保護素子ソース配線４２３の配線ラインを水平方向に経由する必要が無い。
したがって、図３Ａに示した従来技術では必要とされていた第３部分２０４に対応する部分が、図６に示した第１実施形態では必要とされない。その結果、第１の実施形態では、ＥＳＤ保護素子のサイズを小さく抑えて、ＥＳＤ保護素子のソースおよびドレインと、シリコン基板との間に生じる寄生容量を少なく抑えて、リーク電流を減らし、ワイドＩ／Ｏ領域の消費電力を節約することが可能となる。
また、第１の実施形態では、図５Ａに示した４つの任意回路部４２０Ａ〜４２０Ｄに、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄにそれぞれ接続される４つの論理回路素子を配置することが可能である。その結果、Ｉ／Ｏバッファに含まれるＥＳＤ保護素子および論理回路素子の間における配線性を犠牲にすることなく、領域５０１の分だけ回路面積を節約することが可能となる。したがって、第１の実施形態によれば、チップサイズを縮小出来る効果が得られる。
以上、第１の実施形態として、寄生バイポーラ動作を利用したスナップバック式のＥＳＤ保護素子を用いる場合を念頭に説明したが、その他の、例えばダイオードタイプのＥＳＤ保護素子を用いた場合にも、同様の作用効果が得られる。
（第２の実施形態）
図７は、第２の実施形態による半導体集積回路のレイアウト構造の構成例を示す部分平面図である。図７に示したレイアウト構造は、図４に示した第１の実施形態によるレイアウト構造に、第１の任意回路部４１５、第２の任意回路部４１６および第３の任意回路部４１７を追加したものに等しい。なお、第１〜第３の任意回路部４１５〜４１７は、半導体基板上の、複数の構成単位群の間に形成されている。
第１〜第３の任意回路部４１５〜４１７の一部または全ては、例えば、容量素子として形成されて、上層のＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１に接続されても良い。この場合、ＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１において、電源電圧の揺れを防いだり、ノイズ耐性を向上させたりすることが可能となる。
また、第１〜第３の任意回路部４１５〜４１７の一部または全ては、例えば、電源間ＥＳＤ保護素子として形成されて、上層のＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１に接続されても良い。この場合、ＶＤＤ電源幹線４１２およびＶＳＳ電源幹線４１１において、ＥＳＤ耐圧を向上させることが可能となる。
さらに、ＴＳＶアレイ領域５００の周囲に配置されていた容量素子や電源間ＥＳＤ保護回路などの任意回路部を、ＴＳＶアレイ領域５００の内側に第１〜第３の任意回路部４１５〜４１７として配置することで、半導体集積回路装置全体のチップサイズを縮小する効果も得られる。
（第３の実施形態）
図８Ａは、第３の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図８Ｂは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図８Ｃは、第３の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図８Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図４に示した第１の実施形態によるレイアウト構造とほぼ同じであるが、ただし後述する構成単位群ごとの構成が異なる。
図８Ｂに示した構成単位群の構成について説明する。この構成単位群の構成は、図５Ａに示した第１の実施形態による構成単位群の構成に、以下の変更を加えたものである。まず、第１のＰチャネル型ＥＳＤ保護素子４２１Ａ〜第４のＰチャネル型ＥＳＤ保護素子４２１Ｄのそれぞれにおける面積が、第３の実施形態では第１の実施形態の場合よりも広い。同様に、第１のＮチャネル型ＥＳＤ保護素子４３１Ａ〜第４のＮチャネル型ＥＳＤ保護素子４３１Ｄのそれぞれにおける面積も、第３の実施形態では第１の実施形態の場合よりも広い。その分だけ、第１の任意回路部４２０Ａ〜第４の任意回路部４２０Ｄのそれぞれにおける面積が、第３の実施形態では第１の実施形態の場合よりも狭い。
なお、図８Ｂに示した構成例では、構成単位４００Ａ〜４００Ｄは互いに９０度、１８０度、２７０度の回転対称性を満たしている。
図８Ｃに示した構成単位の構成について説明する。この構成単位の構成は、図５Ｂに示した第１の実施形態による構成単位の構成に、以下の変更を加えたものである。すなわち、本実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａと、Ｎチャネル型ＥＳＤ保護素子４３１Ａとのそれぞれにおいて、ＭＯＳトランジスタがマルチフィンガーゲート化されており、すなわち複数のフィンガーゲートを有している。
なお、図８Ｃに示した構成例では、マルチフィンガーゲート化されたＭＯＳトランジスタのドレイン拡散領域における複数のドレインが、ＴＳＶ配線に対し第１の方向または第２の方向に延伸するように配置されている。ここで、各ＭＯＳトランジスタのドレイン拡散領域は、ドレイン配線を介してＴＳＶ配線およびＴＳＶバンプに接続されている。この結果、マルチフィンガーゲート化された場合においても十分なＥＳＤ放電能力を持たせることが可能となり、第１の実施形態と同様な効果を得ることが可能となる。
図８Ａ〜図８Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図４、図５Ａおよび図５Ｂに示した第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
また、本実施形態による半導体集積回路の動作および作用効果についても、各ＥＳＤ保護素子のマルチフィンガーゲート化に伴う保護機能強化の他は、第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第４の実施形態）
図９Ａは、第４の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図９Ｂは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図９Ｃは、第４の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図９Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図８Ａに示した第３の実施形態によるレイアウト構造とほぼ同じであるが、ただし後述する構成単位群の面積の増加に伴って、領域５０１の面積が減少している。
図９Ｂに示した構成単位群の構成について説明する。この構成単位群の構成は、図８Ｂに示した第３の実施形態による構成単位群の構成に、以下の変更を加えたものである。まず、第１の実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄと、任意回路部４２０Ａ〜４２０Ｄとが、全て、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域に収まっていた。しかしながら、本実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄと、任意回路部４２０Ａ〜４２０Ｄとのうちの一部が、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域の外に食み出ている。その原因は、後述する構成単位の面積増加にある。ただし、食み出ている部分は、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域から見て、第１の方向にのみ配置されていることに注目されたい。言い換えれば、４つのＴＳＶバンプ４０３Ａ〜４０３Ｄに囲まれた領域から見て、第２の方向には構成単位群の構成要素が食み出しておらず、第１の方向に長いまとまった領域は確保出来ている。
図９Ｂに示した構成単位の構成について説明する。この構成単位の構成は、図８Ｂに示した第３の実施形態による単位構成の構成に、以下の変更を加えたものである。すなわち、Ｎチャネル型ＥＳＤ保護素子４３１Ａのサイズが、第３の実施形態の場合よりもさらに増加している。なお、付け加えると、その結果として、上述した構成要素の食み出しが発生しているのみならず、同じ構成単位群に含まれる４つの構成単位の形状から対称性が失われている。もっとも、この形状の対称性は、回路としての機能には直接影響しない。
図９Ａ〜図９Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図８Ａ〜図８Ｃに示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
また、本実施形態による半導体集積回路の動作および作用効果についても、Ｎチャネル型ＥＳＤ保護素子４３１Ａのサイズ増大に伴う保護機能強化の他は、第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
なお、図９ＣではＮチャネル型ＥＳＤ保護素子４３１Ａのサイズを増大させた場合を示したが、これはあくまでも一例にすぎず、代わりにＰチャネル型ＥＳＤ保護素子４２１Ａのサイズを増大させても良い。
（第５の実施形態）
図１０Ａは、第５の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図１０Ｂは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図１０Ｃは、第５の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図１０Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図８Ａに示した第３の実施形態によるレイアウト構造とほぼ同じであるが、ただし後述する構成単位群ごとの構成が異なる。
図１０Ｂに示した構成単位群の構成について説明する。この構成単位群の構成は、図８Ｂに示した第３の実施形態による構成単位群の構成に、以下の変更を加えたものである。すなわち、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１ＤおよびＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄが、その長手方向がそれぞれの接続先であるＴＳＶバンプ４０３Ａ〜４０３Ｄに沿うように配置されている。言い換えれば、図５Ｂ、図８Ｃ、図９Ｃなどに示した第１〜第４の実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄが、特にそのドレイン配線４２７Ａ〜４２７Ｄが、ＴＳＶバンプ４０３Ａ〜４０３Ｄの内側から外側に向けて延伸する方向に配置されている。同様に、第１〜第４の実施形態では、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄも、特にそのドレイン配線４３７Ａ〜４３７Ｄも、ＴＳＶバンプ４０３Ａ〜４０３Ｄの内側から外側に向けて延伸する方向に配置されている。その一方で、図１０Ｂなどに示した第５の実施形態では、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄおよびそのドレイン配線４２７Ａ〜４２７Ｄも、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄおよびそのドレイン配線４３７Ａ〜４３７Ｄも、ＴＳＶバンプ４０３Ａ〜４０３Ｄの内側から外側に向けて延伸する方向とは直交する方向に配置されている。
なお、図１０Ｂに示した構成例では、構成単位４００Ａ〜４００Ｄは互いに９０度、１８０度、２７０度の回転対称性を満たしている。
図１０Ｃに示した構成単位の構成について説明する。この構成単位の構成は、図８Ｃに示した第３の実施形態による構成単位の構成に、以下の変更を加えたものである。まず、前述のとおり、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１ＤおよびＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄが、その長手方向がそれぞれの接続先であるＴＳＶバンプ４０３Ａ〜４０３Ｄに沿うように配置されている。次に、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄのそれぞれがマルチゲートフィンガーを有する場合は、それぞれのＰチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄが有する複数のドレインを、配線部４２８Ａ〜４２８Ｄを介してＴＳＶバンプ４０３Ａ〜４０３Ｄに並列接続している。同様に、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄのそれぞれがマルチゲートフィンガーを有する場合は、それぞれのＮチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄが有する複数のドレインを、配線部４３８Ａ〜４３８Ｄを介してＴＳＶバンプ４０３Ａ〜４０３Ｄに並列接続している。
なお、図１０Ｃに示した構成例では、同一の配線部を介してＴＳＶバンプに接続されている複数のドレインのそれぞれに流れる電流が均一になるためにさらなる工夫が必要となる場合も考えられる。
図１０Ａ〜図１０Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図８Ａ〜図８Ｃに示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
また、本実施形態による半導体集積回路の動作および作用効果についても、第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第６の実施形態）
図１１Ａは、第６の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図１１Ｂは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図１１Ｃは、第６の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図１１Ａに示したレイアウト構造の構成について説明する。このレイアウト構造の構成は、図１０Ａに示した第５の実施形態によるレイアウト構造の構成に、以下の変更を加えたものである。まず、第１の電源幹線４１１と、第２の電源幹線４１２とのそれぞれにおいて、各ＥＳＤ保護素子に重なる部分の幅が半分程度になっている。次に、第１の方向と、第２の方向との両方において、第１の電源幹線４１１と、第２の電源幹線４１２との両方が並走し、かつ、各ＥＳＤ保護素子に重なるように配置されている。さらに、後述する単位構成群の形状が異なる。
図１１Ｂに示した構成単位群の構成について説明する。この構成単位群は、図１０Ｂに示した第５の実施形態による構成単位群の構成に、以下の変更を加えたものである。すなわち、ＴＳＶバンプ４０３Ａ〜４０３Ｄのそれぞれに接続される、Ｐチャネル型ＥＳＤ保護素子４２１Ａ〜４２１Ｄと、Ｎチャネル型ＥＳＤ保護素子４３１Ａ〜４３１Ｄとが、接続先のＴＳＶバンプ４０３Ａ〜４０３Ｄの同じ側に沿って、かつ、並んで配置されている。
なお、図１１Ｂに示した構成例では、構成単位４００Ａ〜４００Ｄは互いに９０度、１８０度、２７０度の回転対称性を満たしている。
図１１Ｃに示した構成単位の構成について説明する。この構成単位４００Ａは、図１０Ｃに示した第５の実施形態による構成単位４００Ａの構成に、以下の変更を加えたものである。まず、上述したとおり、ＴＳＶバンプ４０３Ａに接続される、Ｐチャネル型ＥＳＤ保護素子４２１ＡおよびＮチャネル型ＥＳＤ保護素子４３１Ａが、接続先のＴＳＶバンプ４０３Ａの同じ側に沿って、かつ、並んで配置されている。次に、Ｐチャネル型ＥＳＤ保護素子４２１ＡをＴＳＶバンプ４０３Ａに接続する配線部４２８Ａと、Ｎチャネル型ＥＳＤ保護素子４３１ＡをＴＳＶバンプ４０３Ａに接続する配線部４３８Ａとが互いに接続さている。さらに、これも前述したとおり、第１の電源幹線４１１および第２の電源幹線４１２の幅を半分程度として並走している。その結果、Ｐチャネル型ＥＳＤ保護素子４２１Ａは第１の電源幹線４１１に接続されており、Ｎチャネル型ＥＳＤ保護素子４３１Ａは第２の電源幹線４１２に接続されている。
なお、図１１Ｃに示した構成例では、同一の配線部を介してＴＳＶバンプに接続されている複数のドレインのそれぞれに流れる電流が均一になるためにさらなる工夫が必要となる場合も考えられる。
図１１Ａ〜図１１Ｃに示した本実施形態による半導体集積回路におけるその他の構成については、図１０Ａ〜図１０Ｃに示した第５の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
また、本実施形態による半導体集積回路の動作および作用効果についても、各ＥＳＤ保護素子のマルチフィンガーゲート化に伴う保護機能強化の他は、第５の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
１ ＥＳＤ保護回路部
２ 任意回路部
３ ＴＳＶバンプ
４ ＴＳＶ配線
５ 容量素子
６ 電源間ＥＳＤ保護素子
１０ 構成単位
２１ Ｐチャネル型ＥＳＤ保護素子
２２ Ｐチャネル型ＥＳＤ保護素子ドレイン配線
２３ Ｐチャネル型ＥＳＤ保護素子ソース配線
２４、３４、５２、６２ ゲートポリ
２５ コンタクトスルーホール
２６ ビアスルーホール
３１ Ｎチャネル型ＥＳＤ保護素子
３２ Ｎチャネル型ＥＳＤ保護素子ドレイン配線
３３ Ｎチャネル型ＥＳＤ保護素子ソース配線
３５ コンタクトスルーホール
３６ ビアスルーホール
５１ Ｐチャネル型回路素子
６１ Ｎチャネル型回路素子
１００ サイズ縮小可能な領域
１０１ ＶＳＳ電源幹線
１０２ ＶＤＤ電源幹線
１０３ Ｐウェル
１０４ Ｎウェル
２００ 第１のＥＳＤ放電経路
２０１ 第２のＥＳＤ放電経路
２０２ 第１部分／保護素子
２０３ 第２部分／保護素子
２０４ 第３部分／ＥＳＤ保護素子
２５１ Ｐチャネル型ＥＳＤ保護素子
２５１１ Ｐチャネル型ＥＳＤ保護素子兼ドライバ
２５２ Ｎチャネル型ＥＳＤ保護素子
２５２１ Ｎチャネル型ＥＳＤ保護素子兼ドライバ
２５３ 入力部回路素子
２５３１ プリドライバ回路素子
２６０ ＴＳＶバンプ
２６１ ＶＤＤ電源
２６２ ＶＳＳ電源
２７１ Ｐチャネル型ＥＳＤ放電経路
２７２ Ｎチャネル型ＥＳＤ放電経路
３００ Ｉ／Ｏバッファ
３０１ 構成単位群
３５０ ＴＳＶ
３５１ ＤＲＡＭデバイス素子
３５２ ＤＲＡＭ配線層
３５３ ＳｏＣデバイス素子
３５４ ＳｏＣ配線層
３５５ パッケージ基盤
３５６ ＴＳＶ
３６１ マイクロバンプ
３６２ フリップチップバンプ
３６３ パッケージボール
４００ Ｉ／Ｏバッファ
４００Ａ （第１の）構成単位
４０１ Ｉ／Ｏバッファ
４０２ 構成単位群
４０３ ＴＳＶバンプ
４０３Ａ〜４０３Ｄ ＴＳＶバンプ
４０４Ａ〜４０４Ｄ ＴＳＶ配線
４０５ 第１のＰチャネル型ＥＳＤ放電経路
４０６ 第２のＰチャネル型ＥＳＤ放電経路
４１１ ＶＳＳ電源幹線
４１２ ＶＤＤ電源幹線
４１４ Ｎウェル
４１５ 容量素子
４１６ ＥＳＤ保護素子
４２０Ａ〜４２０Ｄ 任意回路部
４２１ Ｐチャネル型ＥＳＤ保護素子
４２１Ａ〜４２１Ｄ Ｐチャネル型ＥＳＤ保護素子
４２３ Ｐチャネル型ＥＳＤ保護素子ソース配線
４２５ コンタクトスルーホール
４２５Ａ コンタクトスルーホール群
４２６ ビアスルーホール
４２６Ａ ビアスルーホール群
４２７Ａ〜４２７Ｄ ドレイン
４３１ Ｎチャネル型ＥＳＤ保護素子
４３１Ａ〜４３１Ｄ Ｎチャネル型ＥＳＤ保護素子
４３５Ａ コンタクトスルーホール群
４３６Ａ ビアスルーホール群
４３７Ａ〜４３７Ｄ ドレイン
４４５、４４６ Ｐチャネル型ＥＳＤ保護素子
５００ ＴＳＶアレイ領域
５０１ 領域
６００、６０１ 断面

Claims (15)

  1. 複数のシリコン貫通電極バンプと、
    前記複数のシリコン貫通電極バンプに接続された複数の入出力バッファと
    を具備し、
    前記複数の入出力バッファは、
    複数の静電放電保護回路部
    を具備し、
    前記複数の静電放電保護回路部のそれぞれは、
    Ｐチャネル型静電放電保護回路部と、
    Ｎチャネル型静電放電保護回路部と
    を具備し、
    複数の前記Ｐチャネル型静電放電保護回路部に第１電圧を供給する第１電源線と、
    複数の前記Ｎチャネル型静電放電保護回路部に第２電圧を供給する第２電源線と
    をさらに具備し、
    前記複数のシリコン貫通電極バンプは、第１方向および第２方向に基づいて格子状に、かつ、前記第１方向および前記第２方向のそれぞれにおいて所定の間隔を空けて配置されており、
    前記複数の静電放電保護回路部のそれぞれは、前記複数のシリコン貫通電極バンプのうち、前記第１方向または前記第２方向に沿って連続的に配置されたいずれか２つのシリコン貫通電極バンプの間に配置されており、
    前記第１電源線は前記複数のＰチャネル型静電放電保護回路部に重ねて配置され、
    前記第２電源線は前記複数のＮチャネル型静電放電保護回路部に重ねて配置され、
    前記第１電源線および前記第２電源線は直交して配置されている
    半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    前記Ｐチャネル型静電放電保護回路部は、前記シリコン貫通電極バンプから見て、前記第１方向または前記第２方向の一方の側に配置されており、
    前記Ｎチャネル型静電放電保護回路部は、前記シリコン貫通電極バンプから見て、前記第１方向または前記第２方向の他方の側に配置されている
    半導体集積回路。
  3. 請求項２に記載の半導体集積回路において、
    前記第１方向および前記第２方向に基づいて格子状に、かつ、前記第１方向に所定の間隔を空けて配置された複数の構成単位群
    をさらに具備し、
    前記複数の構成単位群のそれぞれは、
    前記複数のシリコン貫通電極バンプのうち、４つのシリコン貫通電極バンプと、
    前記複数のＰチャネル型保護回路部のうち、前記４つのシリコン貫通電極バンプにそれぞれ接続された４つのＰチャネル型保護回路部と、
    前記複数のＮチャネル型保護回路部のうち、前記４つのシリコン貫通電極バンプにそれぞれ接続された４つのＮチャネル型保護回路部と、
    前記４つのＰチャネル型保護回路部および前記４つのＮチャネル型保護回路部を前記４つのシリコン貫通電極バンプに接続する４つのシリコン貫通電極配線と
    を具備し、
    前記それぞれの構成単位群に含まれる４つのシリコン貫通電極バンプのうち、
    第１のシリコン貫通電極バンプと、第２のシリコン貫通電極バンプとは、前記第１方向に連続的に配置されており、
    第３のシリコン貫通電極バンプと、第４のシリコン貫通電極バンプとは、前記第１方向に連続的に配置されており、
    第１のシリコン貫通電極バンプと、第３のシリコン貫通電極バンプとは、前記第２方向に連続的に配置されており、
    第２のシリコン貫通電極バンプと、第４のシリコン貫通電極バンプとは、前記第２方向に連続的に配置されている
    半導体集積回路。
  4. 請求項３に記載の半導体集積回路において、
    前記複数の構成単位群は、前記第２方向にも所定の間隔を空けて配置されており、
    前記４つのＰチャネル型保護回路部と、前記４つのＮチャネル型保護回路部と、前記４つのシリコン貫通電極配線とは、いずれも前記４つのシリコン貫通電極バンプに囲まれた領域に配置されている
    半導体集積回路。
  5. 請求項３に記載の半導体集積回路において、
    前記４つのＰチャネル型保護回路部と、前記４つのＮチャネル型保護回路部と、前記４つのシリコン貫通電極配線とは、いずれも前記４つのシリコン貫通電極バンプに囲まれた領域および前記領域から前記第１方向側の前記所定の間隔の範囲内に配置されている
    半導体集積回路。
  6. 請求項４に記載の半導体集積回路において、
    前記複数の構成単位群は、
    ４つの構成単位
    を具備し、
    前記４つの構成単位のそれぞれは、
    前記４つのシリコン貫通電極バンプのうち、１つのシリコン貫通電極バンプと、
    前記４つのＰチャネル型静電放電保護回路部のうち、前記１つのシリコン貫通電極バンプに接続された１つのＰチャネル型静電放電保護回路部と、
    前記４つのＮチャネル型静電放電保護回路部のうち、前記１つのシリコン貫通電極バンプに接続された１つのＮチャネル型静電放電保護回路部と、
    前記４つのシリコン貫通電極配線のうち、前記１つのシリコン貫通電極バンプ、前記１つのＰチャネル型静電放電保護回路部および前記１つのＮチャネル型静電放電保護回路部を接続する１つのシリコン貫通電極配線と
    を具備し、
    前記４つの構成単位のそれぞれは、互いに、９０度、１８０度または２７０度の軸回転による対称性を有する
    半導体集積回路。
  7. 請求項５に記載の半導体集積回路において、
    前記複数の構成単位群は、
    ４つの構成単位
    を具備し、
    前記４つの構成単位のそれぞれは、
    前記４つのシリコン貫通電極バンプのうち、１つのシリコン貫通電極バンプと、
    前記４つのＰチャネル型静電放電保護回路部のうち、前記１つのシリコン貫通電極バンプに接続された１つのＰチャネル型静電放電保護回路部と、
    前記４つのＮチャネル型静電放電保護回路部のうち、前記１つのシリコン貫通電極バンプに接続された１つのＮチャネル型静電放電保護回路部と、
    前記４つのシリコン貫通電極配線のうち、前記１つのシリコン貫通電極バンプ、前記１つのＰチャネル型静電放電保護回路部および前記１つのＮチャネル型静電放電保護回路部を接続する１つのシリコン貫通電極配線と
    を具備する
    半導体集積回路。
  8. 請求項１〜７のいずれかに記載の半導体集積回路において、
    前記複数のＰチャネル型静電放電保護回路部のそれぞれは、ドレインが前記複数のシリコン貫通電極バンプのいずれかに接続されて、かつ、ソース部が前記第１電源線に接続されているＰチャネル型ＭＯＳトランジスタを具備し、
    前記複数のＮチャネル型静電放電保護回路部のそれぞれは、ドレインが前記複数のシリコン貫通電極バンプのいずれかに接続されて、かつ、ソース部が前記第２電源線に接続されているＮチャネル型ＭＯＳトランジスタを具備する
    半導体集積回路。
  9. 請求項８に記載の半導体集積回路において、
    前記Ｐチャネル型ＭＯＳトランジスタのゲート部は、
    複数のフィンガーゲートを有するマルチフィンガーゲート
    を具備する
    半導体集積回路。
  10. 請求項９に記載の半導体集積回路において、
    前記Ｐチャネル型ＭＯＳトランジスタのＰ型ドレイン拡散領域を前記シリコン貫通電極配線に接続する第１ドレイン配線および第２ドレイン配線のそれぞれは、前記シリコン貫通電極バンプの内側から外側に向けて延伸して配置されている
    半導体集積回路。
  11. 請求項８〜１０のいずれかに記載の半導体集積回路において、
    前記Ｎチャネル型ＭＯＳトランジスタのゲート部は、
    複数のフィンガーゲートを有するマルチフィンガーゲート
    を具備する
    半導体集積回路。
  12. 請求項１１に記載の半導体集積回路において、
    前記Ｎチャネル型ＭＯＳトランジスタのＮ型ドレイン拡散領域を前記シリコン貫通電極配線に接続する第３ドレイン配線および第４ドレイン配線のそれぞれは、前記シリコン貫通電極バンプの内側から外側に向けて延伸して配置されている
    半導体集積回路。
  13. 格子状に配置された複数のシリコン貫通電極バンプと、
    前記複数のシリコン貫通電極バンプに接続された複数の入出力バッファと
    を具備し、
    前記複数の入出力バッファは、
    複数の静電放電保護回路部と、
    前記複数の静電放電保護回路部を前記複数のシリコン貫通電極バンプに接続する複数のシリコン貫通電極配線とを具備し、
    前記複数の静電放電保護回路部は、
    複数のＰチャネル型静電放電保護回路部と、
    複数のＮチャネル型静電放電保護回路部と
    を具備し、
    前記複数のＰチャネル型静電放電保護回路部は、
    複数のＰチャネル型ＭＯＳトランジスタと、
    前記複数のＰチャネル型ＭＯＳトランジスタの複数のＰ型ソース拡散領域に第１電圧を供給する第１電源線と、
    前記Ｐ型ソース拡散領域に設けられた複数の第１コンタクトスルーホール群と
    を具備し、
    前記複数のＮチャネル型静電放電保護回路部は、
    複数のＮチャネル型ＭＯＳトランジスタと、
    前記複数のＮチャネル型ＭＯＳトランジスタの複数のＮ型ソース拡散領域に第２電圧を供給する第２電源線と、
    前記Ｎ型ソース拡散領域に設けられた複数の第２コンタクトスルーホール群と
    を具備し、
    前記第１電源線と、前記第２電源線とは、直交して配置され、
    前記複数の第１コンタクトスルーホール群は、全て前記第１電源線に覆われており、
    前記複数の第２コンタクトスルーホール群は、全て前記第２電源線に覆われている
    半導体集積回路。
  14. 請求項１３に記載の半導体集積回路において、
    前記複数のＰチャネル型ＭＯＳトランジスタの複数のＰ型ドレイン拡散領域は、複数の第１ドレイン配線を介して、前記シリコン貫通電極バンプに接続されており、
    前記複数のＮチャネル型ＭＯＳトランジスタの複数のＮ型ドレイン拡散領域は、複数の第２ドレイン配線を介して、前記シリコン貫通電極バンプに接続されており、
    前記複数の第１ドレイン配線は、前記シリコン貫通電極バンプの内側から外側に向けて延伸する方向に配置されており、
    前記複数の第２ドレイン配線は、前記シリコン貫通電極バンプの内側から外側に向けて延伸する方向に配置されている
    半導体集積回路。
  15. 請求項１４に記載の半導体集積回路において、
    前記第１ドレイン配線が配置される方向と、前記第２ドレイン配線が配置される方向とは、直交している
    半導体集積回路。
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