JP6826292B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、半導体集積回路装置における電源遮断技術に関する。
半導体集積回路装置の低消費電力化を実現するための技術の一つに、電源遮断技術がある。電源遮断技術とは、半導体集積回路装置の内部を複数の回路ブロックに分割し、動作していない回路ブロックの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術である。特許文献１では、電源遮断領域において、電源を供給／遮断するためのスイッチを各スタンダードセル行に配置し、電源供給制御を実現する構成が開示されている。各スタンダードセルには、ストラップ電源配線からスイッチおよびスタンダードセル電源配線を経由して、電源が供給される。
特開２００８−２７７７８８号公報
特許文献１の構成では、電源遮断を行う回路ブロックにおいて、各スタンダードセル電源配線に対してそれぞれ、電源を供給／遮断するためのスイッチを設ける必要がある。すなわち、多数のスイッチを回路ブロック内に配置する必要がある。このため、スイッチの面積分、回路ブロックの面積が増加することになり、また多数のスイッチの存在により、スタンダードセルの配置の自由度が下がることになる。すなわち、多数のスイッチの存在に起因した面積の増加や、スタンダードセル配置の自由度低下によるタイミング収束性の悪化に起因した設計工数の増大、という問題が生じるおそれがある。
また特許文献１では、電源供給を強化したい箇所にスイッチを追加することが開示されている。ところが、スイッチを追加したい箇所にすでにスタンダードセルが高密度で配置されている場合には、スタンダードセルの移動によってスイッチのスペースを空ける必要が生じる。このことは、スイッチ挿入によるスタンダードセル配置の変化に伴って、配線収束性の悪化や、電流消費分布の変化に起因した新たなスイッチ挿入の必要性等を引き起こすことになり、設計工数が増大する可能性がある。さらに、スイッチを追加しても、電源供給が強化されるのは当該スイッチが設けられたスタンダードセル電源配線のみであり、電源供給を強化したいスタンダードセル電源配線が複数ある場合には、それぞれにスイッチを設ける必要がある。
本開示は、半導体集積回路装置において、面積の増加や設計工数の増大を招くことなく、電源遮断技術を用いた消費電力の抑制を実現可能にすることを目的とする。
本開示の態様では、半導体集積回路装置は、第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第１方向と平面視で垂直をなす方向である第２方向に並べて配置された複数のスタンダードセル行と、前記第１方向に延びるようにそれぞれ配置されており、前記スタンダードセルに電源を供給する複数の電源配線と、前記複数の電源配線の上層に設けられており、前記第２方向に延びるように配置されたストラップ電源配線と、前記複数の電源配線のいずれかに対して設けられており、制御信号に応じて、当該電源配線と前記ストラップ電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチセルと、前記複数の電源配線の上層に設けられており、前記第２方向に延びるように配置された副ストラップ電源配線とを備え、前記副ストラップ電源配線は、前記スイッチセルが設けられた前記電源配線を含む、少なくとも２本の前記電源配線と接続されている。
この態様によると、第１方向に延びるように配置された複数の電源配線の上層に、第１方向と平面視で垂直をなす第２方向に延びるストラップ電源配線が設けられている。制御信号に応じて、電源配線とストラップ電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチセルが、複数の電源配線のいずれかに対して設けられている。そして、複数の電源配線の上層に、第２方向に延びるように配置された副ストラップ電源配線が設けられており、この副ストラップ電源配線は、スイッチセルが設けられた電源配線を含む、少なくとも２本の電源配線と接続されている。このため、ストラップ電源配線からスイッチセルを介して供給された電源は、当該スイッチセルが設けられた電源配線だけでなく、副ストラップ電源配線を経由して、他の電源配線にも供給される。すなわち、副ストラップ電源配線と接続された電源配線から電源が供給されるスタンダードセルは、他の電源配線に設けられたスイッチセルを経由して電源供給を受けることができる。これにより、各電源配線にスイッチセルを設ける必要がなくなり、また、スイッチセルを増やすことなく電源供給を強化することが可能になる。したがって、半導体集積回路装置において、多数のスイッチの存在に起因した面積の増加や、スタンダードセル配置の自由度低下によるタイミング収束性の悪化に起因した設計工数の増大を招くことなく、電源遮断技術を用いた消費電力の抑制を実現することができる。
本開示によると、半導体集積回路装置について、面積の増加や設計工数の増大を招くことなく、電源遮断技術を用いた消費電力の抑制を実現することができる。
第１実施形態に係る半導体集積回路装置の構成を示す平面図 スイッチセルの構成例を示す模式図 図１のIII−III断面図 図１のIV−IV断面図 第２実施形態に係る半導体集積回路装置の構成を示す平面図 第３実施形態に係る半導体集積回路装置の構成を示す平面図 第３実施形態に係る半導体集積回路装置の他の構成を示す平面図 第４実施形態に係る半導体集積回路装置の構成を示す平面図
以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置の構成を示す平面図であり、電源遮断を行う回路ブロックにおけるレイアウトパターンを簡略化して図示している（以降の平面図も同様）。図１に示す半導体集積回路装置は、基板に、複数のスタンダードセル１が配置されている。図面横方向（第１方向）に並べて配置された複数のスタンダードセル１を備えたスタンダードセル行２が、図面縦方向（第１方向と平面視で垂直をなす方向である第２方向）に複数行配置されている。スタンダードセル１は、例えばインバータや論理回路等の機能を有する基本回路素子であり、スタンダードセル１を組み合わせて配置配線することによって、所定の機能を実現する半導体集積回路装置を設計・製造することができる。スタンダードセル１は、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳ）が形成されるＮ型領域とＮ型ＭＯＳトランジスタ（ＮＭＯＳ）が形成されるＰ型領域とをそれぞれ有している。本開示では、スタンダードセル１は、Ｎ型領域とＰ型領域とが図面縦方向に並べて配置されており、かつ、スタンダードセル行２は、１行おきに、Ｎ型領域とＰ型領域との並びが反転しているものとする。なお、スタンダードセル１の内部構造については図示を省略している。
スタンダードセル行２同士の間に、スタンダードセル１に電源電位を供給するスタンダードセル電源配線３（右横にＶＶＤＤと記す）と、スタンダードセル１に接地電位を供給する接地電源配線４（右横にＧＮＤと記す）とが、交互に、配置されている。スタンダードセル電源配線３および接地電源配線４はともに、図面横方向に延びるように配置されている。本開示における電源配線としてのスタンダードセル電源配線３は、その上下のスタンダードセル行２に電源電位を供給する。また接地電源配線４は、その上下のスタンダードセル行２に接地電位を供給する。そして、各スタンダードセル電源配線３に対して、スイッチセル２０（ハッチを付している）が設けられている。すなわち、図１の構成は、隣接配置されており、かつ、スイッチセル２０がそれぞれ設けられた２本のスタンダードセル電源配線３を含む。スイッチセル２０は、スタンダードセル１に対する電源供給を遮断するか否かを制御するものであり、制御信号に応じて、スタンダード電源配線３と、後述するストラップ電源配線１１とを電気的に接続するか否かを切替可能に構成されている。制御信号は例えば、電源遮断を制御する制御ブロックから送られる。
図２はスイッチセル２０の構成例を示す模式図である。なお図２では、構成を回路記号によって図示しているが、実際には、拡散領域やゲート配線、メタル配線等からなるレイアウトが形成される。図２に示すスイッチセル２０は、ダブルハイトセルであり、ストラップ電源配線１１と接続される入力端子２１と、制御信号を受ける制御端子２２と、ＰＭＯＳ２３と、制御端子２２に与えられた制御信号を受けるバッファ２４とを備えている。ＰＭＯＳ２３は、ソースが入力端子２１と接続され、ドレインがスタンダードセル電源配線３と接続され、ゲートにバッファ２４の出力を受ける。制御信号がハイレベルのとき、ＰＭＯＳ２３は導通せず、入力端子２１とスタンダードセル電源配線３とは電気的に遮断される。一方、制御信号がローレベルのとき、ＰＭＯＳ２３は導通し、入力端子２１とスタンダードセル電源配線３とは電気的に接続される。なお、図２では図示を省略しているが、バッファ２４には入力端子２１を介して電源が供給される。
図１に戻り、スタンダードセル行２やスタンダードセル電源配線３の上層に、図面縦方向に延びるように配置されたストラップ電源配線１１が設けられている。ストラップ電源配線１１は、その下方に配置されているスイッチセル２０の入力端子２１と接続されている。また、スタンダードセル行２やスタンダードセル電源配線３の上層に、図面縦方向に延びるように配置された副ストラップ電源配線１２が設けられている。副ストラップ電源配線１２は、ビア構造１３を介して、その下方を通過するスタンダードセル電源配線３と接続されている。図１の構成では、ストラップ電源配線１１は、平面視において、スイッチセル２０と重なりを有している。また、副ストラップ電源配線１２も、平面視において、スイッチセル２０と重なりを有している。なお本願明細書では、「ストラップ電源配線」は、スタンダードセル行２の方向と直交する方向に延びる電源配線という意味で用いている。また、図１では図示を省略しているが、接地電位を供給するためのストラップ電源配線も、スタンダードセル行２やスタンダードセル電源配線３の上層に、図面縦方向に延びるように配置されている。
なお、図１では、電源供給元からスイッチセル２０までの電源配線、すなわちストラップ電源配線１１には「ＶＤＤ」と記しており、スイッチセル２０を経由した後の電源配線、すなわち副ストラップ電源配線１２およびスタンダードセル電源配線３には「ＶＶＤＤ」と記している。以降の図でも同様である、ただし、スイッチセル２０におけるＰＭＯＳ２３の導通時に供給される電源電位は、「ＶＤＤ」と記された電源配線と「ＶＶＤＤ」と記された電源配線とで共通である。
図３は図１のIII−III断面図、図４は図１のIV−IV断面図であり、いずれもスイッチセル２０が配置された箇所における断面構造を示している。図１の半導体集積回路装置は、基板上に５層以上の配線層を有している。図３および図４に示すように、基板側から順に積層するように、第１〜第５配線層（Ｍ１〜Ｍ５）が形成されている。ストラップ電源配線１１は第５配線層（Ｍ５）に形成されており、副ストラップ電源配線１２は第３配線層（Ｍ３）に形成されている。すなわち、ここでは、副ストラップ電源配線１２は、ストラップ電源配線１１よりも下層に設けられている。またスタンダードセル電源配線３は、第１配線層（Ｍ１）に形成されている。また図示はしていないが、接地電源配線４は第１配線層に形成されており、スタンダードセル１の信号配線は主に第１配線層に形成されている。なお図１において、第１、第２および第４配線層の優先配線方向は図面横方向であり、第３および第５配線層の優先配線方向は図面縦方向である。
ここで、スタンダードセル１Ａへの電源供給に着目する。スタンダードセル１Ａに直接電源電位を供給するスタンダードセル電源配線３に対して、スイッチセル２０が設けられており、このスイッチセル２０から電源が直接供給される（経路（１））。さらに、スタンダードセル１Ａに接続されていない他のスタンダードセル電源配線３から、副ストラップ電源配線１２を介して電源が供給される（経路（２））。すなわち、スタンダードセル１Ａは、自己に直接接続されたスタンダード電源配線３に設けられたスイッチセル２０から電源供給を受ける。スタンダードセル１Ａはさらに、自己に直接接続されたスタンダード電源配線３とは別のスタンダード電源配線３に設けられたスイッチセル２０から、副ストラップ電源配線１２を経由して、電源供給を受ける。
以上のように本実施形態によると、第１方向に延びるように配置された複数のスタンダードセル電源配線３の上層に、第１方向と平面視で垂直をなす第２方向に延びるストラップ電源配線１１が設けられている。制御信号に応じて、スタンダードセル電源配線３とストラップ電源配線１１とを電気的に接続するか否かを切替可能に構成されたスイッチセル２０は、複数のスタンダードセル電源配線３に対してそれぞれ設けられている。そして、複数のスタンダードセル電源配線３の上層に、第２方向に延びるように配置された副ストラップ電源配線１２が設けられており、この副ストラップ電源配線１２は、各スタンダードセル電源配線３と接続されている。このため、ストラップ電源配線１１からスイッチセル２０を介して供給された電源は、当該スイッチセル２０が設けられたスタンダードセル電源配線３に直接供給されるだけでなく、副ストラップ電源配線１２を経由して、他のスタンダードセル電源配線３にも供給される。すなわち、スタンダードセル１は、他のスタンダードセル電源配線３に設けられたスイッチセル２０を経由して電源供給を受けることができる。したがって、スイッチセル２０を増やすことなく、電源供給を強化することが可能になる。
なお、図１の構成では、副ストラップ電源配線１２は、ストラップ電源配線１１の隣りにそれぞれ並べて配置しているが、これに限られるものではない。例えば、副ストラップ電源配線１２を、ストラップ電源配線１１から間隔を空けて配置し、スイッチセル２０と平面視で重ならないようにしてもかまわない。また、一部のストラップ電源配線１１には、副ストラップ電源配線１２を隣りに並べないようにしてもよい。
また、図１の構成では、スイッチセル２０は、ストラップ電源配線１１の下方に配置されており、ストラップ電源配線１１は平面視においてスイッチセル２０と重なりを有しているものとしたが、これに限られるものではない。ただし、スイッチセル２０をストラップ電源配線１１の下方に配置した場合、スイッチセル２０の入力端子２１とストラップ電源配線１１との間の配線やビア等の経路における抵抗値が小さくなるため、電源電圧の電圧降下が抑制される。また、図１の構成では、副ストラップ電源配線１２は平面視においてスイッチセル２０と重なりを有しているものとしたが、これに限られるものではない。
また、図１の構成では、副ストラップ電源配線１２は、下方を通過する全てのスタンダードセル電源配線３と電気的に接続しているが、これに限られるものではない。例えば、下方を通過するスタンダードセル電源配線３の一部のみと電気的に接続するものとしてもよい。
すなわち、副ストラップ電源配線１２は、スイッチセル２０が設けられているスタンダードセル電源配線３を含む、少なくとも２本のスタンダードセル電源配線３と接続されていればよい。これにより、副ストラップ電源配線１２と接続されたスタンダードセル電源配線３から電源が直接供給されるスタンダードセル１は、他のスタンダードセル電源配線３に設けられたスイッチセル２０を経由して電源供給を受けることができる。したがって、スイッチセル２０を増やさなくても、電源供給を強化することが可能になる。
（第２実施形態）
図５は第２実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル１の配置や、スタンダードセル電源配線３、接地電源配線４、ストラップ電源配線１１および副ストラップ電源配線１２の配置に関しては、図１とほぼ同様であり、ここではその詳細な説明を省略する場合がある。
図５では、図１と対比すると、スイッチセル２０の個数が減っており、一部のスタンダードセル電源配線３ａにはスイッチセル２０が設けられていない。すなわち、図５の構成は、隣接配置されており、かつ、スイッチセル２０が一方に設けられ、他方に設けられていない２本のスタンダードセル電源配線３，３ａを含む。例えば、スタンダードセル１Ａに電源を直接供給するスタンダードセル電源配線３にはスイッチセル２０が設けられているが、スタンダードセル１Ｂに電源を直接供給するスタンダードセル電源配線３ａにはスイッチセル２０が設けられていない。ところが、スタンダードセル１Ｂには、スイッチセル２０が設けられた他のスタンダードセル電源配線３から、副ストラップ電源配線１２を介して電源が供給される（経路（３））。
すなわち、副ストラップ電源配線１２の存在によって、各スタンダード電源配線３にスイッチセル２０を設ける必要がなくなるため、スイッチセル２０の個数を減らすことができる。また、スイッチセル２０の間隔を任意に設定できるので、スタンダードセル１の配置自由度を向上させることができ、タイミング収束性を向上させることが可能になる。
（第３実施形態）
図６は第３実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル１の配置や、スタンダードセル電源配線３、接地電源配線４およびストラップ電源配線１１の配置に関しては、図１とほぼ同様であり、ここではその詳細な説明を省略する場合がある。
図６では、図１と対比すると、副ストラップ電源配線１２の本数が増えている。例えば、図面左と図面中央にあるストラップ電源配線１１同士の間に、副ストラップ電源配線１２が２本配置されている。また、図面中央と図面右にあるストラップ電源配線１１同士の間に、副ストラップ電源配線１２が２本配置され、さらに、第５配線層（Ｍ５）に形成された副ストラップ電源配線１５も配置されている。
また、図７は第３実施形態に係る半導体集積回路装置の他の構成を示す平面図である。図７は、第２実施形態で示した図５の構成において、図６と同様に、副ストラップ電源配線１２，１５の本数を増やしたものである。すなわち、図６および図７の構成は、その間に副ストラップ電源配線１２，１５が２本以上配置された、２本のストラップ電源配線１１を含む。また、図６および図７の構成は、設けられた配線層が互いに異なる、２本の副ストラップ電源配線１２，１５を含む。
このように、副ストラップ電源配線１２，１５の本数を増やすことによって、スイッチセル２０の個数を増やすことなく、電源供給の強化ができるので、半導体集積回路装置の面積増加を抑制することができる。
（第４実施形態）
図８は第４実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル１の配置や、スタンダードセル電源配線３、接地電源配線４、ストラップ電源配線１１および副ストラップ電源配線１２の配置に関しては、図１とほぼ同様であり、ここではその詳細な説明を省略する場合がある。
図８の構成では、標準の駆動能力を有するスイッチセル２０ａと、高い駆動能力を有するスイッチセル２０ｂとが配置されている。スイッチセル２０ａとスイッチセル２０ｂとは、トランジスタサイズが互いに異なっている。ここで、破線で囲んだ領域Ｘは電源供給を強化したい領域である。ところが、領域Ｘにはスタンダードセル１が高密度で配置されているため、スイッチセル２０ａをこれ以上追加できない。そこで、領域Ｘの周囲に、スイッチセル２０ａよりも駆動能力が高いスイッチセル２０ｂを配置している。これにより、領域Ｘ内に、駆動能力が高いスイッチセル２０ｂから副ストラップ電源配線１２を介して、電源を供給することができる。
（その他の実施形態）
上の説明では、ストラップ電源配線１１は第５配線層に設けられ、副ストラップ電源配線１２，１５は第３配線層および第５配線層に設けられるものとしたが、ストラップ電源配線や副ストラップ電源配線が形成される配線層はこれらに限られるものではない。ただし、副ストラップ電源配線は、スタンダードセル電源配線にできるだけ近い配線層に形成することが好ましい。これにより、副ストラップ電源配線とスタンダードセル電源配線との間の配線やビア等の経路における抵抗値が小さくなり、電源電位の低下を抑制することができる。また、上の説明では、スタンダードセル電源配線３は第１配線層に設けられるものとしたが、これに限られるものではなく、例えば複数の配線層に設けてもかまわない。
また、図２に示したスイッチセル２０の構成はあくまでも一例であり、スイッチセル２０は、制御信号に応じて、スタンダードセル電源配線３とストラップ電源配線１１とを電気的に接続するか否かを切替可能に構成されていればよい。例えば図２において、バッファ２４に代えてインバータを用いてもよい。この場合は、制御信号の論理と接続／遮断との関係が上で説明したものと逆になる。あるいは、図２に示した回路構成を２組設けてもかまわない。また、図２の構成例では、スイッチセル２０はダブルハイトセルとしたが、シングルハイトセルとしてもよい。
また、上の説明では、電源電位を供給するスタンダードセル電源配線３に対してスイッチセル２０を設けるものとしたが、これに代えて、接地電位を供給する接地電源配線４にスイッチセルを設けて、上で説明したものと同様の構成を適用してもよい。この場合には、副ストラップ電源配線は、スイッチセルが設けられた接地電源配線を含む、少なくとも２本の接地電源配線と接続されるようにすればよい。
本開示では、電源遮断技術を用いた半導体集積回路装置について、スイッチセルを増やすことなく、電源供給の強化が可能になるので、例えば、ＬＳＩの消費電力削減や面積削減に有効である。
１，１Ａ，１Ｂ スタンダードセル
２ スタンダードセル行
３，３ａ スタンダードセル電源配線（電源配線）
４ 接地電源配線
１１ ストラップ電源配線
１２，１５ 副ストラップ電源配線
２０，２０ａ，２０ｂ スイッチセル

Claims (18)

  1. 第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第１方向と平面視で垂直をなす方向である第２方向に並べて配置された複数のスタンダードセル行と、
    前記第１方向に延びるようにそれぞれ配置されており、前記スタンダードセルに電源を供給する複数の電源配線と、
    前記複数の電源配線の上層に設けられており、前記第２方向に延びるように配置されたストラップ電源配線と、
    前記複数の電源配線のいずれかに対して設けられており、制御信号に応じて、当該電源配線と前記ストラップ電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチセルと、
    前記複数の電源配線の上層に設けられており、前記第２方向に延びるように配置された副ストラップ電源配線とを備え、
    前記副ストラップ電源配線は、前記スイッチセルが設けられた前記電源配線を含む、少なくとも２本の前記電源配線と接続されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記副ストラップ電源配線は、前記ストラップ電源配線よりも下層に設けられている
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記ストラップ電源配線は、平面視において、前記スイッチセルと重なりを有している
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記副ストラップ電源配線は、平面視において、前記スイッチセルと重なりを有している
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記複数の電源配線は、隣接配置されており、かつ、前記スイッチセルがそれぞれ設けられた２本の電源配線を含む
    ことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記複数の電源配線は、隣接配置されており、かつ、一方に前記スイッチセルが設けられており、他方に前記スイッチセルが設けられていない２本の電源配線を含む
    ことを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記ストラップ電源配線は、その間に前記副ストラップ電源配線が２本以上配置された、２本のストラップ電源配線を含む
    ことを特徴とする半導体集積回路装置。
  8. 請求項１記載の半導体集積回路装置において、
    前記副ストラップ電源配線は、配置された層が互いに異なる、２本の副ストラップ電源配線を含む
    ことを特徴とする半導体集積回路装置。
  9. 請求項１記載の半導体集積回路装置において、
    前記スイッチセルは、トランジスタサイズが互いに異なる、２個のスイッチセルを含む
    ことを特徴とする半導体集積回路装置。
  10. 第１方向に並べて配置された複数のスタンダードセルをそれぞれ備え、前記第１方向と平面視で垂直をなす方向である第２方向に並べて配置された複数のスタンダードセル行と、
    前記第１方向に延びるようにそれぞれ配置されており、前記スタンダードセルに電源を供給する複数の電源配線と、
    前記複数の電源配線の上層に設けられており、前記第２方向に延びるように配置されたストラップ電源配線と、
    前記複数の電源配線のいずれかに対して設けられており、制御信号に応じて、当該電源配線と前記ストラップ電源配線とを電気的に接続するか否かを切替可能に構成されたスイッチセルと、
    前記複数の電源配線の上層に設けられており、前記第２方向に延びるように配置された副ストラップ電源配線とを備え、
    前記副ストラップ電源配線は、前記スイッチセルが設けられた前記電源配線を含む、少なくとも２本の前記電源配線と接続されており、
    前記複数の電源配線は、隣接配置された第１および第２電源配線を含み、前記ストラップ電源配線のうちの１本は、前記第１電源配線との交点に前記スイッチセルが配置されている一方、前記第２電源配線との交点に前記スイッチセルが配置されていない
    ことを特徴とする半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置において、
    前記副ストラップ電源配線は、前記ストラップ電源配線よりも下層に設けられている
    ことを特徴とする半導体集積回路装置。
  12. 請求項１０記載の半導体集積回路装置において、
    前記ストラップ電源配線は、平面視において、前記スイッチセルと重なりを有している
    ことを特徴とする半導体集積回路装置。
  13. 請求項１０記載の半導体集積回路装置において、
    前記副ストラップ電源配線は、平面視において、前記スイッチセルと重なりを有している
    ことを特徴とする半導体集積回路装置。
  14. 請求項１０記載の半導体集積回路装置において、
    前記複数の電源配線は、隣接配置されており、かつ、前記スイッチセルがそれぞれ設けられた２本の電源配線を含む
    ことを特徴とする半導体集積回路装置。
  15. 請求項１０記載の半導体集積回路装置において、
    前記複数の電源配線は、隣接配置されており、かつ、一方に前記スイッチセルが設けられており、他方に前記スイッチセルが設けられていない２本の電源配線を含む
    ことを特徴とする半導体集積回路装置。
  16. 請求項１０記載の半導体集積回路装置において、
    前記ストラップ電源配線は、その間に前記副ストラップ電源配線が２本以上配置された、２本のストラップ電源配線を含む
    ことを特徴とする半導体集積回路装置。
  17. 請求項１０記載の半導体集積回路装置において、
    前記副ストラップ電源配線は、配置された層が互いに異なる、２本の副ストラップ電源配線を含む
    ことを特徴とする半導体集積回路装置。
  18. 請求項１０記載の半導体集積回路装置において、
    前記スイッチセルは、トランジスタサイズが互いに異なる、２個のスイッチセルを含む
    ことを特徴とする半導体集積回路装置。
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