JP2000058545A

JP2000058545A - 半導体装置およびクロック信号分配方法

Info

Publication number: JP2000058545A
Application number: JP10219420A
Authority: JP
Inventors: Hideo Kosaka; 英生小坂
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-08-03
Filing date: 1998-08-03
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】クロックスキュー、クロック遅延、配線の煩雑
化、面積増大等を伴わずにクロック信号を最適に分配す
る。【解決手段】半導体集積回路の各機能回路ブロックにク
ロック信号を供給するクロック信号配線層４４を有す
る。このクロック信号配線層４４が、半導体集積回路の
うち少なくともクロック信号を供給すべき機能回路ブロ
ック４ａ〜４ｇのほぼ全面を覆い、半導体基板２上に層
間絶縁層を介して積層されている。クロック信号配線層
４４を、プレート形状を有し最上層の配線層から構成さ
せてもよいし、また、下層側と上層側との接続を達成す
るための開口部４４ａを有する略プレート形状とし、最
上層より下層の配線層から構成させてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
各機能回路ブロックにクロック信号を供給するクロック
信号配線層を有する半導体装置およびクロック信号分配
方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路（ＩＣ）の各機能
回路ブロックにクロック信号を分配する方法（以下、ク
ロック信号分配方法という）は、種々あり、例えばＨツ
リー、Ｘツリー、ＭＭＭ(Method of Means and Median
s) 、ＰＬＢ(Path Length Balancing method)、ＲＣバ
ランスツリー、メッシュ／ループ配線、一括分配、ツリ
ー分配と称された各種方法が良く知られている。

【０００３】

【発明が解決しようとする課題】ところが、これら従来
のクロック信号分配方法は、以下に述べるように、それ
ぞれ課題があった。図６〜図１３は、従来のクロック信
号分配方法の概要をそれぞれ説明するための図である。

【０００４】図６に示す“Ｈツリー”と称されるクロッ
ク信号分配構造、図７に示す“Ｘツリー”と称されるク
ロック信号分配構造では、全てのサブブロックへの配線
長を等しくする“Ｈ”型または“Ｘ”型の配線を再帰的
に繰り返すことにより、全てのサブブロックにクロック
信号が到達する間に、同じだけクロック信号を遅延させ
てクロック信号の印加タイミングずれ（クロックスキュ
ー）を低減している。しかし、このＨツリーおよびＸツ
リーでは、その構造上、クロック信号の端子が同じ位置
にある同サイズのサブブロックで機能回路ブロック全体
が構成された場合への適用が容易であるが、クロック信
号端子が不均一な分布をしている場合に適さないという
課題がある。また、特にＸツリーでは、枝分かれする部
分でインダクタンスが４倍になることから、枝分かれが
多いとクロック信号を生成するクロック信号のジェネレ
ータに高い能力が要求されることも、この方法の課題で
ある。

【０００５】図８に示す“ＭＭＭ”と称されるクロック
信号分配方法では、クロック信号供給が要求されるエリ
ア内で全てのクロック入力端子の分布中心Ｓを求め、当
該エリアを上下または左右に分割し、分割後の各エリア
についてクロック入力端子の分布中心Ｐ１〜Ｐ４を求
め、求めた分布中心同士を結ぶ。さらに、必要に応じ
て、このエリア分割、およびクロック入力端子の分布中
心の確定と結線を再帰的に繰り返す。この繰り返し回数
が多ければ、各端子に印加されるクロック信号間のスキ
ューも低減されるが、この方法は、スキュー最小化を配
線長均等化で達成する近似的な解決方法でしかなく、ク
ロック入力端子の配置によってはクロックスキューが生
じ得る。

【０００６】図９に示す“ＰＬＢ”と称されるクロック
信号分配方法では、エリア内のクロック入力端子（図９
中の黒丸）のペアを選んで結成し、その中間点にノード
（図９中の白丸）を設定する。つぎに、２組のペアを選
んで結線し、結線内で４つのクロック入力端子からの距
離が等しい点に新たなノードを設定する。図９（ａ）〜
（ｄ）に示すように、この手順を再帰的に繰り返すこと
によって、クロック信号の供給点となる単一な最終ノー
ドを設定する。この方法は、配線が一部交叉したり入り
乱れることがあり、これを回避するため多層配線構造内
で複数の層にわたってクロック配線を行うと、実際に
は、クロック遅延バランスが崩れ、クロックスキューが
生じ得る。

【０００７】図１０（ａ）に配線例を示す“ＲＣバラン
スツリー”と称されるクロック信号分配構造は、基本的
には、クロック入力端子２つを結線し、その結線同士を
更に結線していくバイナリーツリー方式（図１０（ｂ）
参照）であるが、この構造では、ＲＣディレイを均等化
するように配線分岐点を設定する。したがって、このク
ロック信号分配構造では、ＲＣディレイの均等化がうま
くできればクロックスキューをほぼゼロにできる。しか
し、このクロック信号分配構造では、配線層の容量値と
抵抗値をもとにＲＣディレイを全ての配線層について見
積もるのが大変であり、また寄生容量の影響やプロセス
によってＲＣディレイの見積り誤差が生じると、これに
よるクロックスキューの発生は避けられない。

【０００８】図１１に示す“メッシュ／ループ配線法”
と称されるクロック信号分配方法では、クロックツリー
の配線抵抗が最小になるようにツリーの枝の等距離にあ
る点同士を接続してメッシュ状、或いはループ状の配線
とする。しかし、この方法では細かい配線（ツリーの
枝）が沢山できてしまい、配線構造の設計が厄介であ
る。また、配線容量が大きく、低消費電力化が図り難
い。

【０００９】以上は配線構造によるクロック信号の適正
分配法についてであるが、クロック信号のドライバの配
置によってもクロック信号の適正分配は可能であり、そ
の方法は大きく分けると２種類ある。

【００１０】図１２に示す“一括分配法”とは、１つの
大きなバッファで全体を駆動する方法である。この方法
では、クロック入力端子の分布を考慮しないため、クロ
ックスキューの見積り誤差が大きく、低クロックスキュ
ーを実現するため過剰の配線を必要とする。また、１つ
のバッファによる駆動であることから、チップの規模が
大きくなれば、それだけクロックのスキューや遅延が増
大する。

【００１１】図１３に示す“ツリー分配法”は、同一の
バッファを複数、クロックネットワーク上にツリー状に
配置するもので、バッファの特性を揃えることにより上
記一括分配法の課題をほぼ解消できる。しかし、このツ
リー分配法では、バッファ数に応じ面積が増大するう
え、バッファ特性のバラツキにより、或いはバッファの
向きを同一方向に並べて配置しないと、プロセス変動が
方向性を持つ場合に、その影響でバッファ特性が更にば
らつくことがあり、これによりクロックスキューが発生
する。

【００１２】このように、従来のクロック信号分配方法
では、各方法に一長一短があり、各方法を組み合わせて
もクロック信号を理想に近い状態で分配することは難し
いというのが現状であった。

【００１３】本発明は、このような実情に鑑みてなさ
れ、上記した配線構造による各種クロック信号分配方法
の欠点を全て解決し、また、面積増大がない一括分配法
に適しながらも上記した一括分配法の欠点を解消した配
線構造の半導体装置およびクロック信号分配方法を提供
することを目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体装置で
は、半導体集積回路の各機能回路ブロックにクロック信
号を供給するクロック信号配線層を有する半導体装置で
あって、前記クロック信号配線層が、前記半導体集積回
路のうち少なくともクロック信号を供給すべき機能回路
ブロックのほぼ全面を覆い、半導体基板上に層間絶縁層
を介して積層されている。前記クロック信号配線層を、
プレート形状を有し最上層の配線層から構成させてもよ
いし、また、下層側と上層側との接続を達成するための
開口部を有する略プレート形状とし、最上層より下層の
配線層から構成させてもよい。

【００１５】本発明に係るクロック信号分配方法は、半
導体集積回路の各機能回路ブロックにクロック信号を分
配するクロック信号分配方法であって、クロック信号生
成部により生成したクロック信号を、上層に設けたほぼ
プレート状のクロック信号配線層を経由して各機能回路
ブロックに分配する。

【００１６】このような構成の半導体装置およびクロッ
ク信号分配方法では、クロック信号配線層がプレート
状、或いは上下層間接続用の開口部が設けられた略プレ
ート状の形状を有する。このため、クロックスキューが
ほぼ解消され、また、この配線層内でクロック信号が最
短距離を伝達されるためクロック遅延も小さい。この半
導体装置においては、配線構造が多層間に及ばず、また
極めて簡素であることからレイアウト設計も容易で作り
易く、ＲＣバランスも考慮しないでよい。クロック信号
配線層をプレート状にすることは、基本的にはチップの
面積増大要因とならない。また、クロック信号のドライ
バの配置に関しても、チップ面積増大の抑制に有利な一
括分配法に適しながらも、従来の一括分配法についての
課題が全て解決される。すなわち、クロックスキューの
見積り誤差が小さく、低クロックスキューを保証するた
めの過剰な配線も必要なく、さらにチップ規模に応じて
クロック信号のスキューや遅延が極端に増大することが
ない。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体装置お
よびクロック信号分配方法の実施形態を、図面を参照し
ながら詳細に説明する。

【００１８】第１実施形態図１は、本発明の第１実施形態に係る半導体装置の上面
図である。また、図２は半導体装置の配線の階層化構造
例を示す斜視図、図３は半導体装置の構造例を示す概略
断面図である。

【００１９】この半導体装置１は、図２に示すように、
シリコンウエハ等の半導体基板２に、複数の機能回路ブ
ロック４ａ〜４ｇにエリア分割された集積回路が形成さ
れている。各機能回路ブロック４ａ〜４ｇは、例えば、
ＡＳＩＣの場合、ＲＡＭ、ＲＯＭ、ＡＬＵ、レジスタ
群、制御回路、Ｉ／Ｏ等である。これらの機能回路ブロ
ック４ａ〜４ｇは、図３の構造例では、ＣＭＯＳ構成と
なっており、半導体基板２内の表面側にｐウエル６およ
びｎウエル８が形成されている。ｐウエル６およびｎウ
エル８の表面に、例えばＬＯＣＯＳ等の素子分離領域１
０が形成され、素子分離領域１０周囲のウエル表面部
分、即ち能動領域に、ｐチャネル型ＭＯＳトランジスタ
（ＰＭＯＳ）と、ｎチャネル型ＭＯＳトランジスタ（Ｎ
ＭＯＳ）がそれぞれ形成されている。ＰＭＯＳおよびＮ
ＭＯＳにおいて、能動領域上にゲート絶縁膜１２を介し
てゲート電極１４が形成され、ゲート電極１４の両側の
能動領域に、ｐ型またはｎ型の不純物が高濃度に添加さ
れたソース・ドレイン不純物領域１６が形成されてい
る。

【００２０】このように形成されたＰＭＯＳおよびＮＭ
ＯＳ上には、層間絶縁層１８，２２，２６，３０，３４
を介して、第１層目の配線層２０，第２層目の配線層２
４，第３層目の配線層２８，第４層目の配線層３２，第
５層目の配線層３６が順に積層されている。各層間絶縁
層１８，２２，２６，３０，３４には、それぞれ接続プ
ラグ１９，２３，２７，３１，３５が埋め込まれてい
る。そして、接続プラグ１９，２３，２７，３１によっ
て、それぞれＰＭＯＳまたはＮＭＯＳと第１層目の配線
層間２０、第１層目の配線層２０と第２層目の配線層２
４間、第２層目の配線層２４と第３層目の配線層２８
間、第３層目の配線層２８と第４層目の配線層３２間が
電気的に接続されている。

【００２１】本例の第５層目の配線層３６は、クロック
信号用の配線層であり、以下、クロック信号配線層とい
う。本実施形態におけるクロック信号配線層は、最上層
の配線層から構成され、かつ、少なくともクロック信号
を供給する必要があるチップエリアの全面を覆うプレー
ト状に形成される。図１に示す例では、クロック信号配
線層３６が、チップ周縁部のボンディングパッド１ａを
除く殆どのチップエリアを覆っている。このため、クロ
ック信号配線層３６により覆われるチップエリアには、
上記した全ての機能回路ブロック４ａ〜４ｇが含まれ
る。そして、このクロック信号配線層３６は、例えば図
３に示す構造例では、各層の接続プラグ１９，２３，２
７，３１，３５を介してＰＭＯＳおよびＮＭＯＳのゲー
ト電極１４に電気的に接続されている。

【００２２】このような構成の半導体装置１では、ある
機能回路ブロック内のクロックジェネレータで生成され
た、或いはボンディングパッド１ａを介して外部から入
力されたクロック信号が、最上層でプレート形状を有す
るクロック信号配線層３６を介して各機能回路ブロック
４ａ〜４ｇに分配される。このため、各機能回路ブロッ
ク４ａ〜４ｇに到達したクロック信号同士の印加タイミ
ングが時間的にずれることなく、即ちクロックスキュー
がほぼ解消される。これは、主に、クロック信号配線３
６がプレート状であることから、この配線層内における
信号伝達経路の抵抗値や容量値について、各機能回路ブ
ロック４ａ〜４ｇに伝達されるクロック信号間でバラン
スがとれている、即ちＲＣバランスが良好なためであ
る。また、この配線層３６内でクロック信号が最短距離
を伝達されるため、配線層内のクロック遅延も小さい。
この半導体装置１においては、クロック信号配線層３６
は最上層の配線層のみから構成され多層間に及ばず、ま
た構造が極めて簡素である。また、プレート状のクロッ
ク信号配線層は、クロック信号のドライバの配置に関し
て、チップ面積増大の抑制に有利な一括分配法に適して
いる。しかも、従来の一括分配法についての課題が全て
解消されたものとなる。すなわち、プレート状のクロッ
ク信号配線層３６では、クロックスキューの見積り誤差
が小さく、低クロックスキューを保証するための過剰な
配線も必要なく、さらにチップ規模に応じてクロック信
号のスキューや遅延が極端に増大することがない。以上
より、クロック信号配線層をプレート状にすることによ
って、配線層内のＲＣバランスが良いためクロックスキ
ューがほぼ解消され、また配線層内でクロック遅延が低
減されるうえ、配線構造が簡素でレイアウト設計が容易
で作り易く、チップの大規模化に伴って面積が極端に増
大することがない優れたクロック分配が達成できる。

【００２３】第２実施形態本実施形態は、クロック信号配線層として、より下層の
配線層を用いた場合である。図４は、本実施形態に係る
半導体装置の配線の階層化構造例を示す斜視図、図５は
本実施形態に係る半導体装置の構造例を示す概略断面図
である。

【００２４】図４および図５において、半導体基板２に
形成されたＣＭＯＳ構成、層間絶縁層と接続プラグは、
第１実施形態と同様である。この半導体装置４０では、
第３層目の配線層をクロック信号配線層として用いてい
る。すなわち、本例における最上層の配線層４２は、所
定パターンに形成された通常の配線層とし、本例におけ
る第３層目の配線層（クロック信号配線層）４４は、第
１実施形態と同様にクロック信号を分配すべき機能回路
ブロック４ａ〜４ｇを覆うプレート状に形成されてい
る。ただし、本例のクロック信号配線層４４は、最上層
でない中間の配線層を用いている関係上、上下層の配線
層同士の電気的な接続を邪魔しない必要がある。このた
め、クロック信号配線層４４に、第３層目の層間絶縁層
２６内に形成された接続プラグ２７と第４層目の層間絶
縁層３０内に形成された接続プラグ３１との接続部分を
通す開口部４４ａが設けられている。

【００２５】本実施形態の半導体装置４０は、そのクロ
ック信号配線層が略プレート状に形成されていることに
よって、第１実施形態と同様な利点を有する。すなわ
ち、クロック信号配線層４４内のＲＣバランスが良いた
めクロックスキューがほぼ解消され、また配線層内でク
ロック遅延が低減されるうえ、配線構造が簡素でレイア
ウト設計が容易で作り易く、チップの大規模化に伴って
面積が極端に増大することがない優れたクロック分配が
達成できる。これに加え、とくに本実施形態の半導体装
置４０では、クロック信号配線層４４が最上層より下層
の配線層からなるため、第１実施形態に比較すると、接
続プラグ等におけるクロック遅延も低減される利点があ
る。

【００２６】

【発明の効果】本発明に係る半導体装置及びクロック信
号分配方法によれば、配線層内のＲＣバランスが良いた
めクロックスキューがほぼ解消され、また配線層内でク
ロック遅延が低減されるうえ、配線構造が簡素でレイア
ウト設計が容易で作り易く、チップの大規模化に伴って
面積が極端に増大することがない優れたクロック分配が
達成できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置の上面
図である。

【図２】本発明の第１実施形態に係る半導体装置の配線
の階層化構造例を示す斜視図である。

【図３】本発明の第１実施形態に係る半導体装置の構造
例を示す概略断面図である。

【図４】本発明の第２実施形態に係る半導体装置の配線
の階層化構造例を示す斜視図である。

【図５】本発明の第２実施形態に係る半導体装置の構造
例を示す概略断面図である。

【図６】従来の“Ｈツリー”と称されるクロック信号分
配構造の概略を示す平面図である。

【図７】従来の“Ｘツリー”と称されるクロック信号分
配構造の概略を示す平面図である。

【図８】従来の“ＭＭＭ”と称されるクロック信号分配
方法の概略を説明するための図である。

【図９】従来の“ＰＬＢ”と称されるクロック信号分配
方法の概略を説明するための図である。

【図１０】従来の“ＲＣバランスツリー”と称されるク
ロック信号分配構造例を示す図である。

【図１１】従来の“メッシュ／ループ配線法”と称され
るクロック信号分配方法の概略を説明するための平面図
である。

【図１２】従来の“一括分配法”と称されるクロック信
号ドライブ方法の概略を説明するための図である。

【図１３】従来の“ツリー分配法”と称されるクロック
信号ドライブ方法の概略を説明するための図である。

【符号の説明】

１，４０…半導体装置、１ａ…ボンディングパッド、２
…半導体基板、４ａ〜４ｂ…機能回路ブロック、６…ｎ
ウエル、８…ｐウエル、１０…素子分離領域、１２…ゲ
ート絶縁膜、１４…ゲート電極、１６…ソース・ドレイ
ン不純物領域、１８，２２，２６，３０，３４…層間絶
縁層、２０，２４，２８，３２，４２…配線層、１９，
２３，２７，３１，３５…接続プラグ、３６，４４…ク
ロック信号配線層、４４ａ…開口部。

Claims

【特許請求の範囲】

【請求項１】半導体集積回路の各機能回路ブロックにク
ロック信号を供給するクロック信号配線層を有する半導
体装置であって、前記クロック信号配線層が、前記半導体集積回路のうち
少なくともクロック信号を供給すべき機能回路ブロック
のほぼ全面を覆い、半導体基板上に層間絶縁層を介して
積層されている半導体装置。
【請求項２】前記クロック信号配線層は、プレート形状
を有し、最上層の配線層から構成されている請求項１に
記載の半導体装置。
【請求項３】前記クロック信号配線層は、最上層より下
層の配線層から構成され、より下層側と上層側との接続
を達成するための開口部を有するプレート形状を有する
請求項１に記載の半導体装置。
【請求項４】半導体集積回路の各機能回路ブロックにク
ロック信号を分配するクロック信号分配方法であって、クロック信号生成部により生成したクロック信号を、上
層に設けたほぼプレート状のクロック信号配線層を経由
して前記各機能回路ブロックに分配するクロック信号分
配方法。
【請求項５】半導体装置の多層配線構造において、前記
クロック信号配線層としてプレート形状を有した最上層
の配線層を用いる請求項１に記載のクロック信号分配方
法。
【請求項６】半導体装置の多層配線構造において、最上
層より下層の配線層から構成され、より下層側と上層側
との接続を達成するための開口部を有する略プレート形
状の配線層を、前記クロック信号配線層として用いる請
求項１に記載のクロック信号分配方法。