JPS58137230A - Ｍｏｓマスタ・スライスｌｓｉ - Google Patents
Ｍｏｓマスタ・スライスｌｓｉInfo
- Publication number
- JPS58137230A JPS58137230A JP1989682A JP1989682A JPS58137230A JP S58137230 A JPS58137230 A JP S58137230A JP 1989682 A JP1989682 A JP 1989682A JP 1989682 A JP1989682 A JP 1989682A JP S58137230 A JPS58137230 A JP S58137230A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- wiring
- poly
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、少量多品種のカスタムＬＳＩ０製造に好適な
ＭＯａｌｆｆスタ・スライスＬＳＩＫ関するものである
。
ＭＯａｌｆｆスタ・スライスＬＳＩＫ関するものである
。
従来この種のＭｏｌマスタ・スライスＬａｌにおいては
、基本セルとして仇えば第１図に示すような０Ｍ０１２
人力ＮＡＮＤゲートまたは０Ｍ０Ｉ２人力ＮＯｍ ゲー
トが構成できる２人カゲートを第２図に示すように１次
元的に配列し、そのセル列ｌＶ１に配線の九めの専用チ
ャネル領域を固定的に設ける構成が多く用いられて来た
。即ち、第１図において、１１はＰ拡散層、１２は勤
拡散層、１ｓはゲートおよび配線層を構成するポリシリ
コン層、１４は電源電圧Ｖｌ１ｍＶＩｍを供給するため
の第１金属配線層からなゐ電源配線層、１ｉＦｉスルー
ホール、１６はコンタクトホール、１１はバックゲート
である。また、第２図において、！１はチップ、２！は
１次元ゲートアレイ、２ｓは配線専用の固定チャネル領
域である。そしてカスタマイズは金属配線マスクの変更
のみによって行なわれる。
、基本セルとして仇えば第１図に示すような０Ｍ０１２
人力ＮＡＮＤゲートまたは０Ｍ０Ｉ２人力ＮＯｍ ゲー
トが構成できる２人カゲートを第２図に示すように１次
元的に配列し、そのセル列ｌＶ１に配線の九めの専用チ
ャネル領域を固定的に設ける構成が多く用いられて来た
。即ち、第１図において、１１はＰ拡散層、１２は勤
拡散層、１ｓはゲートおよび配線層を構成するポリシリ
コン層、１４は電源電圧Ｖｌ１ｍＶＩｍを供給するため
の第１金属配線層からなゐ電源配線層、１ｉＦｉスルー
ホール、１６はコンタクトホール、１１はバックゲート
である。また、第２図において、！１はチップ、２！は
１次元ゲートアレイ、２ｓは配線専用の固定チャネル領
域である。そしてカスタマイズは金属配線マスクの変更
のみによって行なわれる。
しかしながら、上記構成を有する従来ｏＭｏａマスタ・
スライスＬＩＩ においては、カスタマイズ時にポリシ
リ；ン層１４からなる配線層またはゲートに兼続された
ネットの結着変更を行なう場合、金属配線とコンタクト
ホールとを介−して行なわなければならないとζろ、チ
ャネル領域が固定してｉるため、金属配線の部分的な密
集が生じ易く、チップ全体にわたって一様に高集積化を
はかることを阻む要因となっていた。
スライスＬＩＩ においては、カスタマイズ時にポリシ
リ；ン層１４からなる配線層またはゲートに兼続された
ネットの結着変更を行なう場合、金属配線とコンタクト
ホールとを介−して行なわなければならないとζろ、チ
ャネル領域が固定してｉるため、金属配線の部分的な密
集が生じ易く、チップ全体にわたって一様に高集積化を
はかることを阻む要因となっていた。
本発明はこのような状況に麺みてなされたものでメジ、
その目的は、カスタマイズ時に全島配線マスクの変更と
共に切断工程により配線層またはゲートを構成する導電
体層の結線変更を行なうことが可能なＭＯ８マスク・ス
ライスＬＳＩを提供するものである。
その目的は、カスタマイズ時に全島配線マスクの変更と
共に切断工程により配線層またはゲートを構成する導電
体層の結線変更を行なうことが可能なＭＯ８マスク・ス
ライスＬＳＩを提供するものである。
このような目的を連成するために、本発明は、基本セル
として単一のトランジスタもしくはゲートを共通にする
複数のトランジスタを用い、この基本セルをチップの所
望領域に多数−面に敷きつめると共ＫＳ＃記ゲートと基
本セル間の配線層とをカスタマイズ時切断部分を含んだ
共通導電体層によ砂一体に形成したものである。
として単一のトランジスタもしくはゲートを共通にする
複数のトランジスタを用い、この基本セルをチップの所
望領域に多数−面に敷きつめると共ＫＳ＃記ゲートと基
本セル間の配線層とをカスタマイズ時切断部分を含んだ
共通導電体層によ砂一体に形成したものである。
即ち、専用のチャネル領域を設けず、ゲートおよび配線
層を含む共通の導電体層を予め形成しておくコトにより
、カスタマイズ時に、金属配線マスクによる金属配線変
更と徘用して上記導電体層をエツチングするととＫよ）
ゲートと配線層間もしくは配線層相互間の配線を変更し
て搭載論理の変更を行なうことを可能にしたものである
。以下、実施例を用いて本発明の詳細な説明する。
層を含む共通の導電体層を予め形成しておくコトにより
、カスタマイズ時に、金属配線マスクによる金属配線変
更と徘用して上記導電体層をエツチングするととＫよ）
ゲートと配線層間もしくは配線層相互間の配線を変更し
て搭載論理の変更を行なうことを可能にしたものである
。以下、実施例を用いて本発明の詳細な説明する。
第３図は、本発明の一爽施例におけるレイアウト構成を
示す平ＩＴ［ＩｒＩ！Ｊである。同図において３１はチ
ップ％３２ｔ−１２次元ゲートアレイを示す。即ち、こ
こでｔｉ第２図に示した従来のもののように専用の固定
チャネル領域は設けず、基本セルを２次元的に敷きつめ
配列した構成を有している。各基本セルは、単一のトラ
ンジスタもしくはゲートを共通にした複数のトランジス
タからなり、各ゲートは各基本セル間のチップ表面に配
設した配線層と共通にポリシリコン層によって構成され
ている。
示す平ＩＴ［ＩｒＩ！Ｊである。同図において３１はチ
ップ％３２ｔ−１２次元ゲートアレイを示す。即ち、こ
こでｔｉ第２図に示した従来のもののように専用の固定
チャネル領域は設けず、基本セルを２次元的に敷きつめ
配列した構成を有している。各基本セルは、単一のトラ
ンジスタもしくはゲートを共通にした複数のトランジス
タからなり、各ゲートは各基本セル間のチップ表面に配
設した配線層と共通にポリシリコン層によって構成され
ている。
従って、カスタマイズ時に敷きつめられ７ｊ −ｋ ｋ
の結線を適ｍＫ変更することにより、所望の論理をｖ４
現することができる。即ち、配線が密となる部分は配線
チャネル領域とし、その部分のトランジスタは使用しな
い。このような選択を任意に行なうことができるため、
結線の自由度が高く、高集積化をはかることができる。
の結線を適ｍＫ変更することにより、所望の論理をｖ４
現することができる。即ち、配線が密となる部分は配線
チャネル領域とし、その部分のトランジスタは使用しな
い。このような選択を任意に行なうことができるため、
結線の自由度が高く、高集積化をはかることができる。
その場合、上記不要なトランジスタのゲートは、当該ゲ
ートおよび配線層を構成するポリシリコンｌ−を、カス
タマイズ時切１部分においてエツチングによシ切除する
ことによって、他の全装なネットを構成するポリシリコ
ン層から切離すことができる。
ートおよび配線層を構成するポリシリコンｌ−を、カス
タマイズ時切１部分においてエツチングによシ切除する
ことによって、他の全装なネットを構成するポリシリコ
ン層から切離すことができる。
＃！４図に１このようなレイアウト構成に適した基本セ
ルの一例を示す。これは、ゲートが共通な４・組のベア
トランジスタによって構成されるものであり、このよう
な基本セルをリピート単位として多数連続に敷きつめる
ことにより、第３図に示すようなレイアウトが構成ｉれ
る。、なお、こむでペアトランジスタとは、ゲートが共
通な１個のｐチャネルＭＯ８）ランジスタとｎチャネル
ＭＯ８）ランジスメとからなシ、０ＭＯ８回路の基本単
鎖構成する屯のである。
ルの一例を示す。これは、ゲートが共通な４・組のベア
トランジスタによって構成されるものであり、このよう
な基本セルをリピート単位として多数連続に敷きつめる
ことにより、第３図に示すようなレイアウトが構成ｉれ
る。、なお、こむでペアトランジスタとは、ゲートが共
通な１個のｐチャネルＭＯ８）ランジスタとｎチャネル
ＭＯ８）ランジスメとからなシ、０ＭＯ８回路の基本単
鎖構成する屯のである。
そ仁で、第４図において、４１ｒｉｎ形基板に設は友Ｐ
ウェル、４２はｐチャネル領域−トランジスタのドレイ
ンもしくはソースを構成するｐ十拡散層◆ａ １１ ｔ
ｈチャネルトランジスタのドレインもしくはソースを構
成するｎ 拡散層、４４ｔｉ上記トランジスＩのケート
および配１ｆＩＮ１１を構成するポリシリコン層、４５
は＄６Ｎ１ｍ圧ＶＤＤ、Ｖ＠−を供給すルタめの第２金
輌配線層からなる電源配線層、４６はこの電源配線層を
ｎ溢基板およびｐウェル４１にｔ続するためのバックゲ
ートであり、ポリシリコン層尋４には適宜、他よりも幅
の狭い部分、即ち鷺〈びれ４◆”＋４４ｂが設けである
。このくびれ４４１゜４４ｂは、カスタマイズ時におけ
るポリシリコンＦｆＩＩ＋５の切断を行ない易くするた
めに、切断が予肋される部分に設は九龜のであり、カス
タマイズ時に、このくびれ４４ａｓ４４ｂのいずれかの
部分でポリシリコン層４４を切断すると共に、図示しな
い第１金栖配線層を形成することにより、最終的ｋＰｊ
ｒ望の論１１回路が得られる。なお、前記電源配線層４
δを構成する第２金属配一層は、実際には上記第１金属
配線層を形成した彼に絶縁層を介して構成されるもので
あるが、このように電源配線層４５を給２金属配線層に
よシＹ方向に設けることは、信号配線の引回しをより自
由に行なえるようにする効果を有−る。更に、）ランジ
スタのゲートがＩｌ［Ｌ易いようＫｉｌ接するトランジ
スタの紀ｐ＋拡散層４２と鳳拡散層４１とを分離すゐ絶
縁層は、基本セルの配列方向に対して約４５＠すれた斜
方向に配設しである。即ち、Ｍｏ８）ランジスタの端面
な斜形状Ｋｍ成しであるが、これは、集＆皺を高める効
来を有する。
ウェル、４２はｐチャネル領域−トランジスタのドレイ
ンもしくはソースを構成するｐ十拡散層◆ａ １１ ｔ
ｈチャネルトランジスタのドレインもしくはソースを構
成するｎ 拡散層、４４ｔｉ上記トランジスＩのケート
および配１ｆＩＮ１１を構成するポリシリコン層、４５
は＄６Ｎ１ｍ圧ＶＤＤ、Ｖ＠−を供給すルタめの第２金
輌配線層からなる電源配線層、４６はこの電源配線層を
ｎ溢基板およびｐウェル４１にｔ続するためのバックゲ
ートであり、ポリシリコン層尋４には適宜、他よりも幅
の狭い部分、即ち鷺〈びれ４◆”＋４４ｂが設けである
。このくびれ４４１゜４４ｂは、カスタマイズ時におけ
るポリシリコンＦｆＩＩ＋５の切断を行ない易くするた
めに、切断が予肋される部分に設は九龜のであり、カス
タマイズ時に、このくびれ４４ａｓ４４ｂのいずれかの
部分でポリシリコン層４４を切断すると共に、図示しな
い第１金栖配線層を形成することにより、最終的ｋＰｊ
ｒ望の論１１回路が得られる。なお、前記電源配線層４
δを構成する第２金属配一層は、実際には上記第１金属
配線層を形成した彼に絶縁層を介して構成されるもので
あるが、このように電源配線層４５を給２金属配線層に
よシＹ方向に設けることは、信号配線の引回しをより自
由に行なえるようにする効果を有−る。更に、）ランジ
スタのゲートがＩｌ［Ｌ易いようＫｉｌ接するトランジ
スタの紀ｐ＋拡散層４２と鳳拡散層４１とを分離すゐ絶
縁層は、基本セルの配列方向に対して約４５＠すれた斜
方向に配設しである。即ち、Ｍｏ８）ランジスタの端面
な斜形状Ｋｍ成しであるが、これは、集＆皺を高める効
来を有する。
上記＃ａにおいて、くびれ４４ｍは、配線チャネル−域
厘下にめ走る不要なペアトランジスタのゲートを全景な
ネットの一部を構成する配線層から切離すためのカスタ
マイズ時切断部分に相幽し、ここを切断するととにより
、必１！な配線部分に付加されるゲート容量を低減し、
論理動作速匿の高速化をはかゐことができる。また、く
びれ４４には、Ｙ方向Ｋｌｉ、在する２個の配線層を構
成するポリシリコン層を相互ＫｆＪＯ１ｌＩＪすことＫ
よル不要な配線層を必ｌＬＬなネツ［）一部を構成する
配線層から切鐘すためのカスタマイズ時切断部分に相白
し、ζこを切鵬することにより、必要な配線に付加され
為配−容負を低減し、論理の＆連化をはかることがてき
る。ポリシリ；ン配線層は、金属配線層に比較してシー
ト抵抗凡の値が大きいため、付加容量０の値が太きいと
、伝搬色号の波形のなまりによって生じるＢと０との極
の形で表わされる時定数の値に比例した伝搬ｆ！延が大
きくなることから、付加容量を小さくすることは極めて
重要な意味を有する。
厘下にめ走る不要なペアトランジスタのゲートを全景な
ネットの一部を構成する配線層から切離すためのカスタ
マイズ時切断部分に相幽し、ここを切断するととにより
、必１！な配線部分に付加されるゲート容量を低減し、
論理動作速匿の高速化をはかゐことができる。また、く
びれ４４には、Ｙ方向Ｋｌｉ、在する２個の配線層を構
成するポリシリコン層を相互ＫｆＪＯ１ｌＩＪすことＫ
よル不要な配線層を必ｌＬＬなネツ［）一部を構成する
配線層から切鐘すためのカスタマイズ時切断部分に相白
し、ζこを切鵬することにより、必要な配線に付加され
為配−容負を低減し、論理の＆連化をはかることがてき
る。ポリシリ；ン配線層は、金属配線層に比較してシー
ト抵抗凡の値が大きいため、付加容量０の値が太きいと
、伝搬色号の波形のなまりによって生じるＢと０との極
の形で表わされる時定数の値に比例した伝搬ｆ！延が大
きくなることから、付加容量を小さくすることは極めて
重要な意味を有する。
このように、ポリシリコン配線層４４にカスタマイズ時
切断部分としてくひれ４４ｍ、４４ｂを設けたことによ
如、これを適宜切断することによって、ゲート致きつめ
レイアウトの有する高集積性のメリットを十分に生かし
たのみならず、高速性のメリットをも有すゐ０Ｍ０５１
マスタースライスＬＪｉＩｌ実埃することができる。
切断部分としてくひれ４４ｍ、４４ｂを設けたことによ
如、これを適宜切断することによって、ゲート致きつめ
レイアウトの有する高集積性のメリットを十分に生かし
たのみならず、高速性のメリットをも有すゐ０Ｍ０５１
マスタースライスＬＪｉＩｌ実埃することができる。
ｆａ５図は、１／ｓ４図の基本セル上に上述したポリシ
リコン層４４の切断工程と第１金稠配線看５１による接
続１握とを施して完成し九〇ＭＯＪｉ回路の一例ヲ示す
シンポリツタ、図である。ｌｓｓ図に＞ｈて、第４図と
同一記号を付した部分はそれぞれ第４図において、轟鋏
配号を付し先部分に相幽する部分を示すが、ここで、ポ
リシリコシ層４４ｔｉ、シンボリック的に破ＩＩＫより
て示した。曾た、上記ポリシリコン層略４ＫＸ印を付し
た部分は、第４図のくびれ４４ｍ、４４にのうちで、ポ
リシリコン層４４の切断を行なわず、ゲートまたは配線
層を接続状態のまま残した部分を示すが、この例では、
残した部分はすべてくびれ４４ａＫ相当す石部分である
。これに対し、〈ひれ４◆ｂに相当する部分はすべてエ
ツチングにより切断しである。ま九、ｓ２はコンタクト
ホール、５３はスルーホールを示ス。
リコン層４４の切断工程と第１金稠配線看５１による接
続１握とを施して完成し九〇ＭＯＪｉ回路の一例ヲ示す
シンポリツタ、図である。ｌｓｓ図に＞ｈて、第４図と
同一記号を付した部分はそれぞれ第４図において、轟鋏
配号を付し先部分に相幽する部分を示すが、ここで、ポ
リシリコシ層４４ｔｉ、シンボリック的に破ＩＩＫより
て示した。曾た、上記ポリシリコン層略４ＫＸ印を付し
た部分は、第４図のくびれ４４ｍ、４４にのうちで、ポ
リシリコン層４４の切断を行なわず、ゲートまたは配線
層を接続状態のまま残した部分を示すが、この例では、
残した部分はすべてくびれ４４ａＫ相当す石部分である
。これに対し、〈ひれ４◆ｂに相当する部分はすべてエ
ツチングにより切断しである。ま九、ｓ２はコンタクト
ホール、５３はスルーホールを示ス。
この＃Ｉｂ図＃：ｔ４人力ＮＡＮＤゲートを構成した例
でるり、図中、１〜４は各入力端子位置を、５は出力端
子位−をそれぞれ示している。
でるり、図中、１〜４は各入力端子位置を、５は出力端
子位−をそれぞれ示している。
このように、本発明を適用した０Ｍ０Ｓマスク・スライ
スＬ８１によれば、敷きつめレイアウト構成の有する、
１００チ配線が常に可能でありかつチップ全体にわたっ
て一様に高密度化をはかることができるという萄長を十
分に生かすと共に、動作の高速化Ｖｒ＃−ｉかることが
できる。また、ポリシリコン層４４１に切断することＫ
よってポリシリコン配線層の結線を完成させることによ
）、金属配線層およびコンタクトホールの数の増加を抑
えることができ、Ｌ−！量産時の歩８勤低下を防ぐこと
ができる。ポリシリコン層４４をエツチングに１１１断
するために、カスタマイズ時に必要なマスクが１枚増加
するが、前述したようなくびれ４４＆。
スＬ８１によれば、敷きつめレイアウト構成の有する、
１００チ配線が常に可能でありかつチップ全体にわたっ
て一様に高密度化をはかることができるという萄長を十
分に生かすと共に、動作の高速化Ｖｒ＃−ｉかることが
できる。また、ポリシリコン層４４１に切断することＫ
よってポリシリコン配線層の結線を完成させることによ
）、金属配線層およびコンタクトホールの数の増加を抑
えることができ、Ｌ−！量産時の歩８勤低下を防ぐこと
ができる。ポリシリコン層４４をエツチングに１１１断
するために、カスタマイズ時に必要なマスクが１枚増加
するが、前述したようなくびれ４４＆。
４４ｂ０１ｉｉ分におけるエツチングによる切断は、Ｌ
８Ｉプロセス上、比較的低い精度で行なうことかてき、
特に困難はない。
８Ｉプロセス上、比較的低い精度で行なうことかてき、
特に困難はない。
なお、上述した実施例は、０Ｍ０ａ構造を用いたマスタ
・スライスＬ８１ Ｋ適用した場合０ｆＩｌについての
み説明し九が、本発明はこれに限定されるものではな（
、ＮＭＯａ、ＰＭＯｌ等、他のＭｏｌ系マスク・スライ
スＩＪＩＫＭルえ場合でも同様Ｏ効果を得ることができ
る。
・スライスＬ８１ Ｋ適用した場合０ｆＩｌについての
み説明し九が、本発明はこれに限定されるものではな（
、ＮＭＯａ、ＰＭＯｌ等、他のＭｏｌ系マスク・スライ
スＩＪＩＫＭルえ場合でも同様Ｏ効果を得ることができ
る。
また、カスタマイズ時切断部分を含んでゲートおよび配
線層を一体に構成す”る共通導電体層はポリシリコンに
＠定されず他Ｏ任意の導電体Ｎ７Ｉ′を用いても同様の
効果が得られることは勿論である。
線層を一体に構成す”る共通導電体層はポリシリコンに
＠定されず他Ｏ任意の導電体Ｎ７Ｉ′を用いても同様の
効果が得られることは勿論である。
以上説明したように１本発明によれば、カスタマイズ時
に、実質的に金属配線層に加え、共通導電体層からなる
配線層をも用いて論理回路を完成することができるため
、結線の自由匿が高く、金員マスクの変更のみＫよって
カスタマイズを行なうものに比べ、チップ全体にわたっ
てよ）集積度の高い論理回路な実現することが可能にな
るという優れた効果を有する。
に、実質的に金属配線層に加え、共通導電体層からなる
配線層をも用いて論理回路を完成することができるため
、結線の自由匿が高く、金員マスクの変更のみＫよって
カスタマイズを行なうものに比べ、チップ全体にわたっ
てよ）集積度の高い論理回路な実現することが可能にな
るという優れた効果を有する。
第１図は従来のＭＯ８マスク・スライスＬ８Ｉの基本セ
ルの一例を示す平面構成図１、第２図は従来０ＭＯ８マ
スタースライスＩ、ＳＩの固定チャネル形レイアウトを
示す構成図、第３図は本発明の一実施例のゲート！ｌ７
ｊｔきつめ形レイアウトを示す構成図、９４図はその基
本セルの一例を示す平面構成図、弗５図Ｆｉ第４図の基
本セルを用いて構成した４人力ＮＡＮＤゲートを示すシ
ンボリック図である。 ３１・・・・チップ、３２・・・・２次元ゲートアレイ
、４１・・・・ｐフェル、４２・・・・＋ ｐ 拡散層、４Ｂ・・・・ｎ 拡散層、４尋・・・・ポ
リシリコン層、４４ｍ、４４ｂ−・・−くびれ。 特許出願人 日本電信電話公社
ルの一例を示す平面構成図１、第２図は従来０ＭＯ８マ
スタースライスＩ、ＳＩの固定チャネル形レイアウトを
示す構成図、第３図は本発明の一実施例のゲート！ｌ７
ｊｔきつめ形レイアウトを示す構成図、９４図はその基
本セルの一例を示す平面構成図、弗５図Ｆｉ第４図の基
本セルを用いて構成した４人力ＮＡＮＤゲートを示すシ
ンボリック図である。 ３１・・・・チップ、３２・・・・２次元ゲートアレイ
、４１・・・・ｐフェル、４２・・・・＋ ｐ 拡散層、４Ｂ・・・・ｎ 拡散層、４尋・・・・ポ
リシリコン層、４４ｍ、４４ｂ−・・−くびれ。 特許出願人 日本電信電話公社
Claims (1)
- チップの所望領域に多数−面に敷きつめられた基本セル
と、各基本セル間のチップ表面に配設し九配線層とを有
し、前記基本セルは単一のトランジスタもしくはゲート
を共通にし゛た複数のトランジスタからなり、かつ轟該
トランジスＪＯゲートと前記配線層とはカスタマイズ時
切期部分を含む共通の導電体層によ）一体に構成されて
いる仁とを肴黴とするＭｏ１ｆｆスタ・スライスＩＪＩ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989682A JPS58137230A (ja) | 1982-02-09 | 1982-02-09 | Ｍｏｓマスタ・スライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989682A JPS58137230A (ja) | 1982-02-09 | 1982-02-09 | Ｍｏｓマスタ・スライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137230A true JPS58137230A (ja) | 1983-08-15 |
Family
ID=12011955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989682A Pending JPS58137230A (ja) | 1982-02-09 | 1982-02-09 | Ｍｏｓマスタ・スライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137230A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142545A (ja) * | 1982-02-18 | 1983-08-24 | Mitsubishi Electric Corp | マスタスライス方式ゲ−トアレイ形半導体集積回路装置 |
| JPS6074549A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
| JPS60123042A (ja) * | 1983-12-08 | 1985-07-01 | Toshiba Corp | 半導体集積回路 |
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