JP3989213B2

JP3989213B2 - パストランジスタ論理回路

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Inventors: 副烈李; 繁規今井; 裕之越智
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Filing date: 2001-09-25
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Description

【０００１】
【発明の属する技術分野】
本発明は、パストランジスタ論理回路に関し、特に、スイッチ回路の新規なレイアウトを有するパストランジスタ論理回路に関するものである。
【０００２】
【従来の技術】
論理回路の一種であるパストランジスタ論理は、ＭＯＳトランジスタを入力信号の選択スイッチとして用いることで論理を構成するものである。特に、Ｎ型ＭＯＳトランジスタを選択スイッチに用いる場合、もっとも普及しているＣＭＯＳ論理に比べ、より少数のトランジスタで同機能の論理回路を実現できる。このため、パストランジスタ論理によれば、チップ面積や消費電力を低減することができ、更には動作速度を向上させることも可能である。
【０００３】
パストランジスタ論理の特徴や回路例については、「低電力ＬＳＩの技術白書（日経マイクロデバイス編、日経ＢＰ社）」の第９８頁に記載されている。
【０００４】
パストランジスタ論理を容易に実現することができる手法として、二分決定グラフ（ＢＤＤ：ＢｉｎａｒｙＤｅｃｉｓｉｏｎＤｉａｇｒａｍ）を用いた回路が注目されている。二分決定グラフ（以下、「ＢＤＤグラフ」と称する。）は、論理関数をグラフ的に表現したものであり、計算機を用いた論理回路の設計に極めて重要である。ＢＤＤグラフは、例えば「論理回路−スイッチング回路理論」（笹尾勤、近代科学社）」の第４５頁に説明されている。
【０００５】
以下、図面を参照しながら、ＢＤＤグラフとＢＤＤグラフを用いたパストランジスタ論理回路を説明する。
【０００６】
図３（ａ）は、「論理式Ｆ１＝Ａ＋Ｂ＋Ｃ」を表すＢＤＤグラフである。図示されているＢＤＤグラフは、複数の接点と、各競接点を結ぶブランチとから構成されており、１つの始点１と、２つの終点２および３とを有している。ＢＤＤグラフの各節点４には、入力変数Ａ、Ｂ、およびＣが割り当てられている。
【０００７】
入力変数Ａ、Ｂ、およびＣの値が与えられると、ＢＤＤグラフの始点１から下向きに節点４をたどることによって、与えられた入力変数値を論理式Ｆ１に代入した場合の論理出力値が求められる。以下、このことをより具体的に説明する。
【０００８】
各節点４からは、その節点４に割り当てられた入力変数の値に対応して２つのブランチ５および６が下方に延びている。例えば、入力変数Ｃが割り当てられている最初の節点４からは、左下に「０」のブランチ５が延び、右下に「１」のブランチ６が延びている。入力変数Ｃの値が「０」ならば、０ブランチ５をたどり、入力変数Ｃの値が「１」ならば、１ブランチ６をたどる。次の節点４でも、同様の処理が行われる。
【０００９】
このように、各節点４に対して入力変数の値が与えられると、始点１から終点２または終点３へつながる１つのパスが決定されることになる。パスの終わりが「０」の終点（終点２）ならば、論理出力値は「０」であり、パスの終わりが「１」の終点（終点３）ならば論理出力値は「１」である。
【００１０】
図３（ｂ）は、図３（ａ）のＢＤＤグラフに対応するパストランジスタ論理回路の一例を示している。
【００１１】
図示されているパストランジスタ論理回路においては、Ｎ型ＭＯＳトランジスタ１３および１４がスイッチング素子として機能し、ＢＤＤグラフの各節点４に対応する。ＢＤＤグラフの始点１にはパストランジスタ回路の論理出力Ｆ１が対応している。また、ＢＤＤグラフの「０」の終点２には上記回路のＧＮＤ端子が対応し、ＢＤＤグラフの「１」の終点３には上記回路の電源電圧端子が対応している。
【００１２】
図３（ｄ）は、パストランジスタ回路の他の例を示している。この回路は、図３（ｂ）の回路から、入力変数Ａに対応する論理素子を削除したものである。図３（ｄ）の回路に対応するＢＤＤグラフを図３（ｃ）に示す。
【００１３】
図４（ａ）は、Ｆ１と、Ｆ１の反転論理（＊Ｆ１）とを出力するＢＤＤグラフを示している。図４（ｂ）は、「論理式Ｆ２＝Ａ＋Ｂ＋Ｃ＋Ｄ」に関するＢＤＤグラフを示している。
【００１４】
図３および図４に示すように、パストランジスタ論理回路には、トランジスタがソース／ドレインを介して環状に接続された回路部分７〜１０が複数個含まれている。従って、これらの回路部分７〜１０のレイアウト面積を小さくすることができれば、パストランジスタ回路全体のレイアウト面積を小さくすることができる。
【００１５】
上記の回路部分７〜１０の構成は、図２（ａ）の回路構成と等価である。図２（ａ）から明らかなように、４つのＭＯＳトランジスタが環状に接続されている。上記の回路を実現するために用いられる不純物拡散領域およびゲート配線は、典型的には、図２（ｂ）に示すレイアウトを有している。図示される不純物拡散領域は、半導体基板の表面に形成された不純物拡散領域か、または、絶縁性表面を有する基板上に堆積されたアイランド状半導体薄膜パターンである。
【００１６】
上記の不純物拡散領域は、図２（ｃ）に示すような配線によって接続され、図２（ａ）の回路が構成される。
【００１７】
図２（ａ）の回路は、ＢＤＤのノード単位で２つのグループに分割される。第１のグループは、Ｎ型ＭＯＳトランジスタＴＲ５およびＴＲ６を含んでおり、第２のグループは、Ｎ型ＭＯＳトランジスタＴＲ７およびＴＲ８を含んでいる。
【００１８】
図２（ｂ）からわかるように、各グループには、それぞれ、別の不純物拡散領域が割り当てられている。具体的には、第１のグループには、第１の不純物拡散領域が割り当てられ、第１のグループに属するＮ型ＭＯＳトランジスタＴＲ５およびＴＲ６のソース領域とドレイン領域とが第１の不純物拡散領域内に形成されている。一方、第２のグループには、第２の不純物拡散領域が割り当てられ、第２のグループに属するＮ型ＭＯＳトランジスタＴＲ７およびＴＲ８のソース領域とドレイン領域とが第２の不純物拡散領域内に形成されている。
【００１９】
各トランジスタＴＲ５〜ＴＲ８のチャネル領域は、不純物拡散領域においてゲート配線の下方に位置している。２つのゲート配線に挟まれた領域では、両側に位置する２つのトランジスタによってソース／ドレイン領域が共有されている。
【００２０】
【発明が解決しようとする課題】
上記のレイアウトを有するパストランジスタ論理回路では、図２（ｂ）に示すように、２つのトランジスタで不純物拡散領域を効率的に利用するため、ＭＯＳトランジスタ１つあたりの占有面積は小さくできる。
【００２１】
しかし、４つのＭＯＳトランジスタが環状に接続されるため、図２（ｃ）に示すように、相互接続配線の経路が複雑になり、回路全体の面積は小さくならないことがある。回路全体のレイアウト面積の増加は、製造コストや消費電力の増大を招くため、できる限り避けなければならない。
【００２２】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、信号の配線経路の複雑度を下げ、レイアウト面積を小さくすることが可能なパストランジスタ論理回路を提供することにある。
【００２３】
【課題を解決するための手段】
パストランジスタ論理回路は、スイッチング素子のチャネル領域を含む複数の不純物拡散領域と、前記不純物拡散領域を介して環状に接続された複数のスイッチング素子とを備えたパストランジスタ論理回路であって、前記複数の不純物拡散領域の各々の一端が回路の入力端子として機能し、前記複数の不純物拡散領域の各々の他端が回路の出力端子として機能する。
【００２４】
好ましい実施形態においては、前記スイッチング素子の数が４個以上である。
【００２５】
好ましい実施形態において、前記複数のスイッチ素子を接続する導電部分の電位は、前記入力端子または前記出力端子の電位に等しい。
【００２６】
好ましい実施形態において、前記入力端子および前記出力端子が交互に配置され、相互に接続されている。
【００２７】
好ましい実施形態において、前記スイッチング素子は、前記不純物拡散領域に形成されたソース領域およびドレイン領域を有するＭＯＳトランジスタである。
【００２８】
好ましい実施形態において、前記スイッチング素子は、Ｎ型ＭＯＳトランジスタである。
【００２９】
好ましい実施形態において、前記スイッチング素子は、Ｐ型ＭＯＳトランジスタである。
【００３０】
好ましい実施形態において、前記スイッチング素子は、ＣＭＯＳ伝送ゲートである。
【００３１】
本発明によるパストランジスタ論理回路は、ＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域を規定する複数の不純物拡散領域と、前記不純物拡散領域に形成されたソース領域およびドレイン領域を介して環状に接続された複数のＭＯＳトランジスタとを備えたパストランジスタ論理回路であって、前記複数の不純物拡散領域の各々の一端が回路の入力端子として機能し、前記複数の不純物拡散領域の各々の他端が回路の出力端子として機能する。
【００３２】
本発明によるパストランジスタ論理回路は、ソースおよびドレインを介して環状に接続された複数のＭＯＳトランジスタを含むパストランジスタ回路であって、前記ＭＯＳトランジスタの不純物拡散領域の一端が回路の入力端子として機能し、前記不純物拡散領域の他端が回路の出力端子として機能する。
【００３３】
本発明によるパストランジスタ論理回路は、各々が入力部、出力部、および制御部を有する複数の３端子型スイッチング素子を備えたパストランジスタ論理回路であって、前記複数の３端子型スイッチンング素子は、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、および第４のスイッチング素子を含み、第２から第４のスイッチング素子は、前記第１のスイッチング素子の入力部と出力部とを結ぶ第１の直線から離れ、前記第１の直線に平行な第２の直線上にこの順序で配列されており、前記第１のスイッチング素子の出力部は、前記第２のスイッチング素子の出力部と接続され、前記第２のスイッチング素子の入力部は、前記第３のスイッチング素子の入力部と接続され、前記第３のスイッチング素子の出力部は、前記第４のスイッチング素子の出力部と接続され、前記第４のスイッチング素子の入力部は、前記第１のスイッチング素子の入力部と接続され、前記第１のスイッチング素子の制御部は、前記第３のスイッチング素子の制御部と接続され、前記第２のスイッチング素子の制御部は、前記第４のスイッチング素子の制御部と接続されている。
【００３４】
本発明による表示装置は、上記いずれかのパストランジスタ論理回路を備えていることを特徴とする。
【００３５】
【発明の実施の形態】
図１（ａ）〜（ｃ）を参照しながら、本発明によるパストランジスタ論理回路の実施形態の主要部構成を説明する。
【００３６】
図１（ａ）は、本実施形態におけるパストランジスタ論理回路に含まれる主要な回路構成を示しており、図２（ａ）に対応している。図１（ｂ）は、図１（ａ）の回路部分を構成する４個のＮ型ＭＯＳトランジスタの不純物拡散領域およびゲート配線のレイアウトを示している。図１（ｃ）は、不純物拡散領域のレイアウトに加えて、上記ＭＯＳトランジスタを相互接続する配線のレイアウトをも示している。
【００３７】
本実施形態では、図１（ａ）に示される環状に接続される４個のＮ型ＭＯＳトランジスタを２つのグループに分割する。このとき、各グループの一端が入力信号を受け取る入力端子として機能し、他端が出力信号を受け取る出力端子として機能するようにする分割する。具体的には、ＭＯＳトランジスタＴＲ１をグループ１に割り当て、ＭＯＳトランジスタＴＲ２、ＴＲ３、およびＴＲ４をグループ２に割り当てる。そして、グループ１に属するＭＯＳトランジスタＴＲ１の不純物拡散領域の一端を入力端子ｉｎ１として機能させ、その不純物拡散領域の他端を出力端子ｏｕｔ１として機能させる。グループ２では、３つのＭＯＳトランジスタＴＲ２、ＴＲ３、およびＴＲ４に共有される不純物拡散領域を設け、この不純物拡散領域の一端を入力端子ｉｎ１として機能させ、その不純物拡散領域の他端を出力端子ｏｕｔ１として機能させる。
【００３８】
次に、図１（ｃ）の回路の接続をより詳述する。
【００３９】
まず、３つのＭＯＳトランジスタＴＲ２〜４は、ＭＯＳトランジスタＴＲ１の入力部と出力部とを結ぶ第１の直線から離れ、第１の直線に平行な第２の直線上にこの順序で配列されている。ここで、各ＭＯＳトランジスタの入力部および出力部は、そのＭＯＳトランジスタのソース／ドレインである。
【００４０】
第１のＭＯＳトランジスタＴＲ１の出力部は、第２のＭＯＳトランジスタＴＲ２の出力部と接続され、第２のＭＯＳトランジスタＴＲ２の入力部は、第３のＭＯＳトランジスタＴＲ３の入力部と接続されている。また、第３のＭＯＳトランジスタＴＲ３の出力部は、第４のＭＯＳトランジスタＴＲ４の出力部と接続され、第４のＭＯＳトランジスタＴＲ４の入力部は、第１のＭＯＳトランジスタＴＲ１の入力部と接続されている。
【００４１】
更に、第１のＭＯＳトランジスタＴＲ１の制御部（ゲート）は、第３のＭＯＳトランジスタＴＲ３の制御部（ゲート）と接続され、第２のＭＯＳトランジスタＴＲ２の制御部（ゲート）は、第４のＭＯＳトランジスタＴＲ４の制御部（ゲート）と接続されている。
【００４２】
本実施形態のレイアウトによれば、図２（ｂ）に示す従来のレイアウトに比べて、１つのトラジスタのソースまたはドレイン領域の長さだけ、回路部分の横方向サイズが大きくなっている（図１（ｂ））。しかし、図１（ｃ）に示されるように、回路部分の入力端子ｉｎ１および出力端子ｏｕｔ１が、それぞれ、回路部分の左右に配置されているため、配線経路が単純になり、相互接続配線が占める面積を低減することができる。
【００４３】
また、１つの不純物拡散領域が３つのＭＯＳトランジスタに割り当てられており、トランジスタ毎に拡散領域が分離される必要がない。これは、同一直線上に配列された３つのＭＯＳトランジスタのうちの隣接するＭＯＳトランジスタのソース／ドレインが入力部（入力端子）または出力部（出力端子）として同電位を有するようにレイアウトされているためである。このように、複数のＭＯＳトランジスタに１つの不純物拡散領域が割り当てられる結果、レイアウト面積が更に縮小される。
【００４４】
なお、本明細書における「不純物拡散領域」は、半導体基板または半導体層の表面に選択的に形成された活性領域（素子分離領域で囲まれたトランジスタ形成領域）を含むことはもちろんのこと、薄膜トランジスタ（ＴＦＴ）のためにアイランド状にパターニングされた半導体薄膜を含むものとする。上記不純物拡散領域が半導体薄膜である場合、ガラスやプラスチックなどの絶縁性基板上に好適に形成され得る。
【００４５】
不純物拡散領域の所定部分には、比較的高い濃度に不純物（ドーパント）が導入され、ソースまたはドレイン領域として機能することとなる。また、ソース／ドレイン領域の間に位置するチャネル領域には、通常、比較的低い濃度に不純物が導入され、閾値電位が調節される（チャネルドープ）。
【００４６】
（実施形態２）
次に、図４（ａ）に示すＢＤＤグラフを実現するパストランジスタ論理回路（３入力ＸＯＲ回路）の好ましいレイアウト例を説明する。
【００４７】
本実施形態のパストランジスタ回路によれば、ＭＯＳトランジスタ用の不純物拡散領域の一端が入力端子として機能し、他端が出力端子として機能する。このため、論理回路１１のレイアウトを設計する場合、回路部分９のレイアウトの入力部と、回路部分７のレイアウトの出力部とを、１つの不純物拡散領域によって実現できるため、回路全体のレイアウト面積を更に低減できる。
【００４８】
図５（ａ）は、本実施形態のＭＯＳトランジスタ部分のレイアウトを示し、図５（ｂ）は、相互接続配線のレイアウトも示している。本実施形態は、図１の回路部分が２個接続された構成を有している。このような回路構成は、図４（ａ）に示されるＢＤＤグラフを実現することができる。
【００４９】
図５（ａ）および（ｂ）に示されるように、本実施形態の論理回路は、図中左に位置する第１の回路部分と、右に位置する第２の回路部分とを備えており、第１の回路部分の出力端子（ｏｕｔ１、ｏｕｔ２）が第２の回路部分の入力端子（ｉｎ１、ｉｎ２）に接続されている。第１および第２の回路部分の各々は、図１（ａ）および（ｂ）に示す回路部分の構成と同様の構成を有している。
【００５０】
各回路部分に含まれるトランジスタは、２つのグルーブに分けられており、第２グールプに属するトランジスタは、第１および第２の回路部分に共有される不純物拡散領域中にソース、ドレイン、およびチャネル領域を有している。言い換えると、第１の回路の第２グループに含まれるトランジスタ、および、第２の回路の第２グループに含まれるトランジスタは、１つの不純物拡散領域に形成されている。これに対し、第１の回路の第１グループに含まれるトランジスタ、および、第２の回路の第１グループに含まれるトランジスタは、それぞれ、分離された２つの不純物拡散領域に形成されている。
【００５１】
なお、第２グループの不純物拡散領域は、第１の回路部分と第２の回路部分との間で分離されていてもよい。ただし、第１の回路部分と第２の回路部分との間で第２グループの不純物拡散領域が連続している方がレイアウト面積の減少という観点から好ましい。
【００５２】
比較のため、図６（ａ）および（ｂ）に、従来技術による対応回路部分のレイアウトを示す。
【００５３】
図５（ｂ）および図６（ｂ）を比較することにより、本実施形態のレイアウト面積が従来例のレイアウト面積よりも縮小していることが明らかである。
【００５４】
（実施形態３）
図７を参照しながら、本発明によるパストランジスタ論理回路の第３の実施形態を説明する。図７は、本実施形態のパストランジスタ論理回路の主要回路部分のレイアウトを示している。本実施形態の論理回路は、図１の回路部分が３個接続された構成を有している。このような回路構成は、図４（ｂ）に示されるＢＤＤグラフ（４入力ＸＯＲ回路に相当）を実現することができる。
【００５５】
図７に示されるように、本実施形態の論理回路は、図中左に位置する第１の回路部分と、中央に位置する第２の回路部分と、右に位置する第３の回路部分とを備えており、第１の回路部分の出力端子（ｏｕｔ１、ｏｕｔ２）が第２の回路部分の入力端子（ｉｎ１、ｉｎ２）に接続され、第２の回路部分の出力端子（ｏｕｔ１、ｏｕｔ２）が第３の回路部分の入力端子（ｉｎ１、ｉｎ２）に接続されている。
【００５６】
本実施形態における第１〜第３の回路部分の各々も、図１（ａ）および（ｂ）に示す回路部分の構成と同様の構成を有している。各回路部分に含まれるトランジスタは、２つのグルーブに分けられ、第２グループに属するトランジスタは、第１〜第３の回路部分に共有される不純物拡散領域中にソース、ドレイン、およびチャネル領域を有している。
【００５７】
第２グループの不純物拡散領域は、各回路部分の間で分離されていてもよい。ただし、各回路部分の間で第２グループの不純物拡散領域が連続している方がレイアウト面積の減少という観点から好ましい。
【００５８】
比較のため、図８に、従来技術による対応回路部分のレイアウトを示す。
【００５９】
図７および図８を比較することにより、本実施形態のレイアウト面積が従来例のレイアウト面積よりも縮小していることが明らかである。
【００６０】
このように本発明によれば、配線経路の複雑度を低減させることができるため、トランジスタが環状に接続された回路部分のレイアウト面積を低減することができる。また、不純物拡散領域を複数のＭＯＳトランジスタで共有するため、更に全体のレイアウト面積を低減できる。
【００６１】
以下の表１は、環状に接続された４個のトランジスタを含む回路部分の個数（回路数）と、その回路部分のレイアウト面積との関係を示している。
【００６２】
【表１】

【００６３】
ここで、レイアウト面積は、レイアウト平面上における単位矩形領域（１グリッド×１グリッド）の面積を１単位としている。
【００６４】
表１からわかるように、回路部分の個数が増加するほど、従来例のレイアウト面積に対する本発明のレイアウト面積の減少率が大きくなっている。
【００６５】
（実施形態４）
次に、図９を参照しながら、本発明による表示装置の実施形態を説明する。
【００６６】
図９（ａ）は、表示装置（ディスプレス装置）の表示パネル上に実装される表示用回路を示している。この表示用回路は、表示パネル上の画素領域の周辺（額縁部粉）に設けられる。表示パネルの構成は、公知の如何なるものを採用しても良い。本発明の特徴点は、表示動作に必要な信号を生成する表示用回路の構成として、前記実施形態のレイアウトを有するパストランジスタ論理回路を採用している点にある。
【００６７】
本実施形態における表示用回路内には、演算回路として機能する全加算器のＳｕｍ生成回路が含まれている。この演算回路は、パストランジスタ論理回路によって構成され、その等価回路図が図９（ａ）の破線部分内に示されている。図９（ｂ）は、上記Ｓｕｍ生成回路のレイアウトを示している。
【００６８】
本実施形態によれば、演算回路のレイアウト面積を従来のレイアウト面積よりも小さくできるため、表示装置の額縁部分を狭くすることが可能である。なお、このようなパストランジスタ論理回路は、上記Ｓｕｍ生成回路以外の回路にも用いられ得る。
【００６９】
以上の実施形態では、スイッチング素子としてＮ型ＭＯＳトランジスタを用いているが、本発明におけるスイッチング素子はＮ型ＭＯＳトランジスタに限定されない。このスイッチング素子は、Ｐ型ＭＯＳトランジスタであっても良いし、ＣＭＯＳ伝送ゲートであってもよい。
【００７０】
【発明の効果】
本発明によれば、複数のスイッチング素子が環状に接続されているパストランジスタ論理回路のレイアウト面積を低減することができる。また、スイッチング素子をＭＯＳトランジスタから構成する場合、ＭＯＳトランジスタ用の不純物拡散領域の寄生容量を削減することができるため、回路動作を高速化できる。
【図面の簡単な説明】
【図１】本発明によるパストランジスタ論理回路の第１の実施形態を示す図であり、（ａ）は、その等価回路図、（ｂ）は、ＭＯＳトランジスタ部分のレイアウト図、（ｃ）は、相互接続線を含むレイアウト図である。
【図２】パストランジスタ論理回路の従来例を示す図であり、（ａ）は、その等価回路図、（ｂ）は、ＭＯＳトランジスタ部分のレイアウト図、（ｃ）は、相互接続線を含むレイアウト図である。
【図３】（ａ）および（ｃ）は、３入力ＸＯＲ回路のＢＤＤグラフであり、（ｂ）および（ｄ）は、Ｎ型ＭＯＳトランジスタによって構成された３入力ＸＯＲ回路の等価回路図である。
【図４】（ａ）は、３入力ＸＯＲ回路のＢＤＤグラフであり、（ｂ）は、４入力ＸＯＲ回路のＢＤＤグラフである。
【図５】本発明によるパストランジスタ論理回路の第２の実施形態を示す図であり、（ａ）は、ＭＯＳトランジスタ部分のレイアウト図、（ｂ）は、相互接続線を含むレイアウト図である。
【図６】本発明の第２の実施形態に対応する従来例を示す図であり、（ａ）は、ＭＯＳトランジスタ部分のレイアウト図、（ｂ）は、相互接続線を含むレイアウト図である。
【図７】本発明によるパストランジスタ論理回路の第３の実施形態を示すレイアウト図である。
【図８】本発明の第３の実施形態に対応する従来例を示すレイアウト図である。
【図９】本発明による表示装置の実施形態を示す図であり、（ａ）は表示パネルの構成を示す平面図であり、（ｂ）は、表示装置上に実装された全加算器のＳｕｍ生成回路を示すレイアウト図である。
【符号の説明】
ＴＲ１〜ＴＲ８：Ｎ型ＭＯＳトランジスタ
グループ１〜グループ４：ＭＯＳトランジスタのグループ
１：始点
２、３：終点
４：節点
５、６：ブランチ
７、８、９、１０：環状に接続されたパストランジスタ回路部分
１１：環状に接続されたパストランジスタ回路部分が２個接続された回路
１２：環状に接続されたパストランジスタ回路部分が３個接続された回路
１３、１４：ＢＤＤ節点を構成するＮ型ＭＯＳパストランジスタ

Claims

各々が入力部、出力部、および制御部を有する複数の３端子型スイッチング素子を備えたパストランジスタ論理回路であって、
前記複数の３端子型スイッチング素子は、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、および第４のスイッチング素子を含み、
前記第１のスイッチング素子は、第１の不純物拡散領域に形成されたソース領域、チャネル領域、及びドレイン領域を備えるトランジスタであり、
前記第２から第４のスイッチング素子の各々は、第２の不純物拡散領域に形成されたソース領域、チャネル領域、及びドレイン領域を備えるトランジスタであり、
前記トランジスタのソース領域およびドレイン領域の一方がスイッチング素子の入力部として機能し、他方がスイッチング素子の出力部として機能し、
前記第２から第４のスイッチング素子は、前記第１のスイッチング素子の入力部と出力部とを結ぶ第１の直線から離れ、前記第１の直線に平行な第２の直線上にこの順序で配列されており、かつ、前記第３のスイッチング素子の制御部は、前記第１のスイッチング素子の制御部を通って前記第２の直線と直交する直線上に位置しており、
前記第１のスイッチング素子の出力部は、前記第２のスイッチング素子の出力部と接続され、
前記第２のスイッチング素子の入力部は、前記第３のスイッチング素子の入力部と接続され、
前記第３のスイッチング素子の出力部は、前記第４のスイッチング素子の出力部と接続され、
前記第４のスイッチング素子の入力部は、前記第１のスイッチング素子の入力部と接続され、
前記第１のスイッチング素子の制御部は、前記第３のスイッチング素子の制御部と接続され、
前記第２のスイッチング素子の制御部は、前記第４のスイッチング素子の制御部と接続されている、パストランジスタ論理回路。
画素領域と、前記画素領域の周辺に設けられた表示用回路とを備える表示装置であって、
前記表示用回路は、請求項１に記載のパストランジスタ論理回路を有している表示装置。